JP2905808B2 - 半導体デバイスとその製造方法 - Google Patents
半導体デバイスとその製造方法Info
- Publication number
- JP2905808B2 JP2905808B2 JP10109258A JP10925898A JP2905808B2 JP 2905808 B2 JP2905808 B2 JP 2905808B2 JP 10109258 A JP10109258 A JP 10109258A JP 10925898 A JP10925898 A JP 10925898A JP 2905808 B2 JP2905808 B2 JP 2905808B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- region
- conductivity type
- concentration
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 125000001475 halogen functional group Chemical group 0.000 description 37
- 150000002500 ions Chemical class 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特に短チャネル効果を改善し、電流駆動力を増加
させることができる半導体デバイスの製造方法に関す
る。
関し、特に短チャネル効果を改善し、電流駆動力を増加
させることができる半導体デバイスの製造方法に関す
る。
【０００２】
【従来の技術】以下、添付図面に基づいて従来の半導体
デバイス並びにその製造方法を説明する。図１は、従来
の半導体デバイスの構造図であり、図２は、その製造方
法を示す工程断面図である。従来の半導体デバイスは、
図１に示すように、半導体基板１の所定領域にゲート酸
化膜３、ゲート電極４、ゲートキャップ絶縁膜５が積層
されている。そして、ゲート酸化膜３、ゲート電極４、
ゲートキャップ絶縁膜５の両側面に側壁絶縁膜９が形成
されてい。半導体基板１のゲート電極４の両側にはＬＤ
Ｄ領域８があり、そのＬＤＤ領域８を囲んでＬＤＤ領域
８と同じ深さに第２ハロー領域７が形成されている。そ
して、半導体基板１の側壁絶縁膜９の両側にソース／ド
レイン領域１０が形成されている。さらに、第１ハロー
領域６が半導体基板１のゲート電極４の両側に形成され
ている。第２ハロー領域７は、第１ハロー領域６よりも
ゲート電極４の両側の下部内側へ入り込んでいる。第１
ハロー領域６は第２ハロー領域７よりも深く形成され、
ＬＤＤ領域８の先端部でそれらがオーバーラップされて
いる。
デバイス並びにその製造方法を説明する。図１は、従来
の半導体デバイスの構造図であり、図２は、その製造方
法を示す工程断面図である。従来の半導体デバイスは、
図１に示すように、半導体基板１の所定領域にゲート酸
化膜３、ゲート電極４、ゲートキャップ絶縁膜５が積層
されている。そして、ゲート酸化膜３、ゲート電極４、
ゲートキャップ絶縁膜５の両側面に側壁絶縁膜９が形成
されてい。半導体基板１のゲート電極４の両側にはＬＤ
Ｄ領域８があり、そのＬＤＤ領域８を囲んでＬＤＤ領域
８と同じ深さに第２ハロー領域７が形成されている。そ
して、半導体基板１の側壁絶縁膜９の両側にソース／ド
レイン領域１０が形成されている。さらに、第１ハロー
領域６が半導体基板１のゲート電極４の両側に形成され
ている。第２ハロー領域７は、第１ハロー領域６よりも
ゲート電極４の両側の下部内側へ入り込んでいる。第１
ハロー領域６は第２ハロー領域７よりも深く形成され、
ＬＤＤ領域８の先端部でそれらがオーバーラップされて
いる。
【０００３】上記のように構成された従来の半導体デバ
イスの製造方法は、図２ａに示すように、ｐ型の半導体
基板１に活性領域とフィールド領域を定め、フィールド
領域にフィールド酸化膜２を形成する。次いで、全面に
第１酸化膜、ポリシリコン、第２酸化膜を順次に堆積す
る。この後に、ゲート形成マスクを用いて記第１酸化
膜、ポリシリコン、第２酸化膜を異方性エッチングして
ゲート酸化膜３、ゲート電極４、ゲートキャップ絶縁膜
５を形成する。その後、半導体基板のゲート電極４の両
側に７〜２０゜でｐ型の不純物イオンをチルトイオン注
入して第１ハロー領域６を形成する。
イスの製造方法は、図２ａに示すように、ｐ型の半導体
基板１に活性領域とフィールド領域を定め、フィールド
領域にフィールド酸化膜２を形成する。次いで、全面に
第１酸化膜、ポリシリコン、第２酸化膜を順次に堆積す
る。この後に、ゲート形成マスクを用いて記第１酸化
膜、ポリシリコン、第２酸化膜を異方性エッチングして
ゲート酸化膜３、ゲート電極４、ゲートキャップ絶縁膜
５を形成する。その後、半導体基板のゲート電極４の両
側に７〜２０゜でｐ型の不純物イオンをチルトイオン注
入して第１ハロー領域６を形成する。
【０００４】図２ｂに示すように、さらに、同様にｐ型
の不純物イオンを３０〜６０゜でチルトイオン注入して
第２ハロー領域７を形成する。この第２ハロー領域７
は、第１ハロー領域６よりもゲート電極４の下部内側へ
より多く入り込み且つ浅い深さとなるように形成する。
上記のように、ｐ型不純物イオンで２種類のハロー領域
を形成させてから図２ｃに示すように、半導体基板１の
ゲート電極４の両側に低濃度ｎ型不純物イオンを注入し
てＬＤＤ領域８を形成する。
の不純物イオンを３０〜６０゜でチルトイオン注入して
第２ハロー領域７を形成する。この第２ハロー領域７
は、第１ハロー領域６よりもゲート電極４の下部内側へ
より多く入り込み且つ浅い深さとなるように形成する。
上記のように、ｐ型不純物イオンで２種類のハロー領域
を形成させてから図２ｃに示すように、半導体基板１の
ゲート電極４の両側に低濃度ｎ型不純物イオンを注入し
てＬＤＤ領域８を形成する。
【０００５】気相成長法で全面に酸化膜を堆積した後エ
ッチバックして、図２ｄに示すように、ゲート電極４の
両側面に側壁絶縁膜９を形成する。さらに、ゲート電極
４と側壁絶縁膜９をマスクに用いて半導体基板１に高濃
度ｎ型不純物イオンを注入してソース／ドレイン領域１
０を形成する。第１ハロー領域６はソース／ドレイン領
域１０の深さとほぼ一致するように形成し、第２ハロー
領域７はＬＤＤ領域８の深さとほぼ一致するように形成
して、短チャネル効果を改善する。このような過程を経
て従来の半導体デバイスの製造方法を完了する。
ッチバックして、図２ｄに示すように、ゲート電極４の
両側面に側壁絶縁膜９を形成する。さらに、ゲート電極
４と側壁絶縁膜９をマスクに用いて半導体基板１に高濃
度ｎ型不純物イオンを注入してソース／ドレイン領域１
０を形成する。第１ハロー領域６はソース／ドレイン領
域１０の深さとほぼ一致するように形成し、第２ハロー
領域７はＬＤＤ領域８の深さとほぼ一致するように形成
して、短チャネル効果を改善する。このような過程を経
て従来の半導体デバイスの製造方法を完了する。
【０００６】
【発明が解決しようとする課題】上記のように製造され
た従来の半導体デバイス及びその製造方法は、以下のよ
うな問題点があった。しきい値電圧及び短チャネル効果
を改善し、降伏電圧の特性を調節するために、２度のイ
オン注入工程でハロー領域を形成するが、サブマイクロ
ン以下の高集積デバイスでは注入されるイオンの深さが
より低くなるため、第１ハロー領域と第２ハロー領域と
が重なるという現象が現れる。高集積デバイスにおい
て、チャネルの長さが短くなるに伴い、降伏電圧を調節
するために第１ハロー領域の濃度を高くすることが要求
され、これにより、ゲート電極の下部の第１ハロー領域
と第２ハロー領域とがオーバーラップされる部分ではド
ーピング濃度が相対的に高くなり、ドーピング濃度が高
い部分でのしきい値電圧が増加するため、素子の動作特
性の調節が難しくなる。
た従来の半導体デバイス及びその製造方法は、以下のよ
うな問題点があった。しきい値電圧及び短チャネル効果
を改善し、降伏電圧の特性を調節するために、２度のイ
オン注入工程でハロー領域を形成するが、サブマイクロ
ン以下の高集積デバイスでは注入されるイオンの深さが
より低くなるため、第１ハロー領域と第２ハロー領域と
が重なるという現象が現れる。高集積デバイスにおい
て、チャネルの長さが短くなるに伴い、降伏電圧を調節
するために第１ハロー領域の濃度を高くすることが要求
され、これにより、ゲート電極の下部の第１ハロー領域
と第２ハロー領域とがオーバーラップされる部分ではド
ーピング濃度が相対的に高くなり、ドーピング濃度が高
い部分でのしきい値電圧が増加するため、素子の動作特
性の調節が難しくなる。
【０００７】本発明は、上記の問題を解決するためにな
されたもので、短チャネル効果を改善し、電流駆動力を
向上させることができる半導体デバイス並びにその製造
方法を提供することを目的とする。
されたもので、短チャネル効果を改善し、電流駆動力を
向上させることができる半導体デバイス並びにその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記した目的を達成する
ための本発明の半導体デバイスは、第１導電型の半導体
基板と、基板上に形成されるゲート電極と、ゲート電極
の両側面に形成される側壁絶縁膜と、ゲート電極の両側
の基板内に形成される第２導電型の低濃度第１不純物領
域と高濃度第２不純物領域と、第２導電型の第１不純物
領域を囲む所定の厚さの第１導電型の第１不純物領域
と、第２導電型の第２不純物領域を囲む所定の厚さの第
１導電型の第２不純物領域とを備えることを特徴とす
る。
ための本発明の半導体デバイスは、第１導電型の半導体
基板と、基板上に形成されるゲート電極と、ゲート電極
の両側面に形成される側壁絶縁膜と、ゲート電極の両側
の基板内に形成される第２導電型の低濃度第１不純物領
域と高濃度第２不純物領域と、第２導電型の第１不純物
領域を囲む所定の厚さの第１導電型の第１不純物領域
と、第２導電型の第２不純物領域を囲む所定の厚さの第
１導電型の第２不純物領域とを備えることを特徴とす
る。
【０００９】そして、上記のように構成された本発明の
半導体デバイスの製造方法は、第１導電型の半導体基板
上にゲート電極を形成する工程と、ゲート電極の両側の
半導体基板に第２導電型の低濃度第１不純物領域を形成
する工程と、第２導電型の低濃度第１不純物領域を囲む
ように第１導電型の第１不純物領域を所定の厚さで形成
する工程と、ゲート電極の両側面に側壁絶縁膜を形成す
る工程と、側壁絶縁膜の両側の基板内に第２導電型の高
濃度第２不純物領域を形成する工程と、第２導電型の高
濃度第２不純物領域を囲むように第１導電型の第２不純
物領域を所定の厚さで形成する工程とを備えることを特
徴とする。
半導体デバイスの製造方法は、第１導電型の半導体基板
上にゲート電極を形成する工程と、ゲート電極の両側の
半導体基板に第２導電型の低濃度第１不純物領域を形成
する工程と、第２導電型の低濃度第１不純物領域を囲む
ように第１導電型の第１不純物領域を所定の厚さで形成
する工程と、ゲート電極の両側面に側壁絶縁膜を形成す
る工程と、側壁絶縁膜の両側の基板内に第２導電型の高
濃度第２不純物領域を形成する工程と、第２導電型の高
濃度第２不純物領域を囲むように第１導電型の第２不純
物領域を所定の厚さで形成する工程とを備えることを特
徴とする。
【００１０】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体デバイス並びにその製造方法を説明す
る。図３は、本発明の一本実施形態の構造を示す図であ
り、図４、図５は、その製造方法を示す断面図である。
本実施形態は、図３に示すように、第１不純物であるｐ
型の半導体基板２１の一領域にゲート酸化膜２２、ゲー
ト電極２３、ゲートキャップ絶縁膜２４が積層され、そ
の両側の側壁絶縁膜２７が形成されている。そして、半
導体基板２１には第２不純物であるｎ型の不純物を注入
されたＬＤＤ領域２５とソース／ドレイン領域２８とが
形成されている。本実施形態における第１導電型の第１
不純物領域であるｐ型の第１ハロー領域２６はＬＤＤ領
域２５の先端部分からＬＤＤ領域２５ソース／ドレイン
領域２８を囲むように半導体基板２１の深い位置に形成
されている。また、第１導電型の第２不純物領域である
第２ハロー領域２９はソース／ドレイン領域２８の先端
部分からその領域を囲むように第１ハロー領域の内側に
形成されている。したがって、図示にように、第１ハロ
ー領域２６はその先端部分はゲート電極の下側にまで達
しており、第２ハロー領域２９の先端部分は側壁絶縁膜
２７の位置に留まっている。しかも、双方のハロー領域
とも先端部分を除いてＬＤＤ領域２５、ソース／ドレイ
ン領域２８より深い位置に薄い厚さで形成されている。
施形態の半導体デバイス並びにその製造方法を説明す
る。図３は、本発明の一本実施形態の構造を示す図であ
り、図４、図５は、その製造方法を示す断面図である。
本実施形態は、図３に示すように、第１不純物であるｐ
型の半導体基板２１の一領域にゲート酸化膜２２、ゲー
ト電極２３、ゲートキャップ絶縁膜２４が積層され、そ
の両側の側壁絶縁膜２７が形成されている。そして、半
導体基板２１には第２不純物であるｎ型の不純物を注入
されたＬＤＤ領域２５とソース／ドレイン領域２８とが
形成されている。本実施形態における第１導電型の第１
不純物領域であるｐ型の第１ハロー領域２６はＬＤＤ領
域２５の先端部分からＬＤＤ領域２５ソース／ドレイン
領域２８を囲むように半導体基板２１の深い位置に形成
されている。また、第１導電型の第２不純物領域である
第２ハロー領域２９はソース／ドレイン領域２８の先端
部分からその領域を囲むように第１ハロー領域の内側に
形成されている。したがって、図示にように、第１ハロ
ー領域２６はその先端部分はゲート電極の下側にまで達
しており、第２ハロー領域２９の先端部分は側壁絶縁膜
２７の位置に留まっている。しかも、双方のハロー領域
とも先端部分を除いてＬＤＤ領域２５、ソース／ドレイ
ン領域２８より深い位置に薄い厚さで形成されている。
【００１１】次ぎに、上記のように構成された本実施形
態の製造方法を図４、５に基づいて説明する。ｐ型の半
導体基板２１にしきい値電圧調節用イオンを注入し、パ
ンチ・スルー・ストップのためのイオンを注入する。こ
の後に、半導体基板に酸化膜、ポリシリコン、絶縁膜を
気相成長法で順次に堆積する。この後に、全面に感光膜
を塗布し、所定領域の感光膜を露光及び現像工程で選択
的にパターニングする（図示せず）。そして、パターニ
ングされた感光膜をマスクに用いて第１酸化膜、ポリシ
リコン、第２酸化膜を順次に異方性エッチングして所定
領域にゲート酸化膜２２、ゲート電極２３、ゲートキャ
ップ絶縁膜２４を図４ａに示すように形成する。ゲート
キャップ絶縁膜２４は形成しなくてもよい。また、ゲー
ト電極２３は、金属層、シリサイド、ポリシリコンと金
属層との二重構造、ポリシリコンと金属とシリサイドと
の三重構造など、従来一般的に用いられている構造を任
意に選択することができる。
態の製造方法を図４、５に基づいて説明する。ｐ型の半
導体基板２１にしきい値電圧調節用イオンを注入し、パ
ンチ・スルー・ストップのためのイオンを注入する。こ
の後に、半導体基板に酸化膜、ポリシリコン、絶縁膜を
気相成長法で順次に堆積する。この後に、全面に感光膜
を塗布し、所定領域の感光膜を露光及び現像工程で選択
的にパターニングする（図示せず）。そして、パターニ
ングされた感光膜をマスクに用いて第１酸化膜、ポリシ
リコン、第２酸化膜を順次に異方性エッチングして所定
領域にゲート酸化膜２２、ゲート電極２３、ゲートキャ
ップ絶縁膜２４を図４ａに示すように形成する。ゲート
キャップ絶縁膜２４は形成しなくてもよい。また、ゲー
ト電極２３は、金属層、シリサイド、ポリシリコンと金
属層との二重構造、ポリシリコンと金属とシリサイドと
の三重構造など、従来一般的に用いられている構造を任
意に選択することができる。
【００１２】図４ｂに示すように、ゲート電極２３の両
側のｐ型の半導体基板２１にｎ型の低濃度不純物イオン
を注入してＬＤＤ領域２５を形成する。図４ｃに示すよ
うに、ゲート電極の両側のｐ型の半導体基板２１にｐ型
の不純物イオンを０〜６０゜の角度でチルトイオン注入
して第１ハロー領域２６を形成する。この第１ハロー領
域２６はゲート電極２３の両側のＬＤＤ領域２５の縁部
を囲むように深い位置に所定の厚さで形成する。
側のｐ型の半導体基板２１にｎ型の低濃度不純物イオン
を注入してＬＤＤ領域２５を形成する。図４ｃに示すよ
うに、ゲート電極の両側のｐ型の半導体基板２１にｐ型
の不純物イオンを０〜６０゜の角度でチルトイオン注入
して第１ハロー領域２６を形成する。この第１ハロー領
域２６はゲート電極２３の両側のＬＤＤ領域２５の縁部
を囲むように深い位置に所定の厚さで形成する。
【００１３】図５ｄに示すように、全面に気相成長法で
絶縁膜を堆積した後、異方性エッチングで側壁絶縁膜２
７を形成する。ここで、側壁絶縁膜２７は熱酸化膜或い
はポリシリコンを使用して形成してもよい。図５ｅに示
すように、ゲート電極２３を除いた側壁絶縁膜２７の両
側にｎ型の高濃度不純物イオンを注入してソース／ドレ
イン領域２８を形成する。図５ｆに示すように、ｐ型の
不純物イオンを０〜６０゜の角度でチルトイオン注入し
て第２ハロー領域２９を形成する。この第２ハロー領域
２９は、ソース／ドレイン領域２８を囲み、且つＬＤＤ
領域２５を横切って基板内部にのび第１ホロー領域２６
に沿うように形成される。これにより、ソース／ドレイ
ン領域２８とＬＤＤ領域２５の下縁から発生可能なパン
チスルー現象を防止することができる。このとき、第２
ハロー領域２９は、側壁用絶縁膜を形成した後、側壁絶
縁膜２７を形成せず、チルトイオン注入で形成してもよ
い。そして、第１ハロー領域２６はＬＤＤ領域２５を形
成する前に予め形成させても良く、また第２ハロー領域
２９もソース／ドレイン領域２８を形成するに前に形成
してもよい。ここで、上記で述べたｐ型の不純物イオン
はＢ或いはＢＦ2を使用し、ｎ型の不純物イオンはＰ或
いはＡｓを使用する。
絶縁膜を堆積した後、異方性エッチングで側壁絶縁膜２
７を形成する。ここで、側壁絶縁膜２７は熱酸化膜或い
はポリシリコンを使用して形成してもよい。図５ｅに示
すように、ゲート電極２３を除いた側壁絶縁膜２７の両
側にｎ型の高濃度不純物イオンを注入してソース／ドレ
イン領域２８を形成する。図５ｆに示すように、ｐ型の
不純物イオンを０〜６０゜の角度でチルトイオン注入し
て第２ハロー領域２９を形成する。この第２ハロー領域
２９は、ソース／ドレイン領域２８を囲み、且つＬＤＤ
領域２５を横切って基板内部にのび第１ホロー領域２６
に沿うように形成される。これにより、ソース／ドレイ
ン領域２８とＬＤＤ領域２５の下縁から発生可能なパン
チスルー現象を防止することができる。このとき、第２
ハロー領域２９は、側壁用絶縁膜を形成した後、側壁絶
縁膜２７を形成せず、チルトイオン注入で形成してもよ
い。そして、第１ハロー領域２６はＬＤＤ領域２５を形
成する前に予め形成させても良く、また第２ハロー領域
２９もソース／ドレイン領域２８を形成するに前に形成
してもよい。ここで、上記で述べたｐ型の不純物イオン
はＢ或いはＢＦ2を使用し、ｎ型の不純物イオンはＰ或
いはＡｓを使用する。
【００１４】
【発明の効果】上記のような本発明の半導体デバイス並
びにその製造方法は、以下のような効果がある。本発明
半導体デバイス並びに本発明方法によって得られた半導
体デバイスは、ＬＤＤ領域を所定の厚さの第１ハロー領
域で囲い、ソース／ドレイン領域を所定の厚さの第２ハ
ロー領域で覆っており、ＬＤＤ領域の先端部で第１、第
２ハロー領域がオーバーラップされないため、パンチ・
スルーが発生することを防止することができる。そのた
め、電力駆動力が改善される。さらに、素子が高集積化
され、チャネルの長さが極めて短くなる場合には、素子
のしきい値電圧が増加するリバース短チャネル効果が発
生するが、このような問題を本発明は双方のハロー領域
がオーバラップしないので第２ハロー領域のドーピング
濃度を調節することにより改善することができる。
びにその製造方法は、以下のような効果がある。本発明
半導体デバイス並びに本発明方法によって得られた半導
体デバイスは、ＬＤＤ領域を所定の厚さの第１ハロー領
域で囲い、ソース／ドレイン領域を所定の厚さの第２ハ
ロー領域で覆っており、ＬＤＤ領域の先端部で第１、第
２ハロー領域がオーバーラップされないため、パンチ・
スルーが発生することを防止することができる。そのた
め、電力駆動力が改善される。さらに、素子が高集積化
され、チャネルの長さが極めて短くなる場合には、素子
のしきい値電圧が増加するリバース短チャネル効果が発
生するが、このような問題を本発明は双方のハロー領域
がオーバラップしないので第２ハロー領域のドーピング
濃度を調節することにより改善することができる。
【図１】 従来の半導体デバイスの構造図。
【図２】 従来の半導体デバイスの製造方法を示す工程
断面図。
断面図。
【図３】 本発明実施形態半導体デバイスの構造図。
【図４】 本発明実施形態半導体デバイスの製造方法を
示す工程断面。
示す工程断面。
【図５】 本発明実施形態半導体デバイスの製造方法を
示す工程断面図。
示す工程断面図。
２１ 半導体基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ ゲートキャップ絶縁膜 ２５ ＬＤＤ領域 ２６ 第１ハロー領域 ２７ 側壁絶縁膜 ２８ ソース／ドレイン領域 ２９ 第２ハロー領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、 基板上に形成されるゲート電極と、 ゲート電極の両側面に形成される側壁絶縁膜と、 ゲート電極の両側の基板内に形成される第２導電型の低
濃度第１不純物領域と高濃度第２不純物領域と、 第２導電型の第１不純物領域を囲む所定の厚さの第１導
電型の第１不純物領域と、 第２導電型の第２不純物領域を囲む所定の厚さの第１導
電型の第２不純物領域と、を備えることを特徴とする半
導体デバイス。 - 【請求項２】 第１導電型の第１不純物領域は、第２導
電型の低濃度第１不純物領域と高濃度第２不純物領域と
を囲むように形成させ、第１導電型の第２不純物領域
は、第２導電型の低濃度第１不純物領域の一部と第２導
電型の高濃度不純物領域を囲むように形成されることを
特徴とする請求項１に記載の半導体デバイス。 - 【請求項３】 第１導電型の半導体基板上にゲート電極
を形成する工程と、 ゲート電極の両側の半導体基板に第２導電型の低濃度第
１不純物領域を形成する工程と、 第２導電型の低濃度第１不純物領域を囲むように第１導
電型の第１不純物領域を所定の厚さで形成する工程と、 ゲート電極の両側面に側壁絶縁膜を形成する工程と、 側壁絶縁膜の両側の基板内に第２導電型の高濃度第２不
純物領域を形成する工程と、 第２導電型の高濃度第２不純物領域を囲むように第１導
電型の第２不純物領域を所定の厚さで形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。 - 【請求項４】 第１導電型の第２不純物領域は、第２導
電型の高濃度第２不純物領域を囲むことができるように
第２導電型の第２不純物領域形成に先立って形成するこ
とを特徴とする請求項３に記載の半導体デバイスの製造
方法。 - 【請求項５】 第１導電型の第１不純物領域は、第２導
電型の低濃度第１不純物領域を囲むことができるように
第２導電型の低濃度第１不純物領域を形成する前に形成
することを特徴とする請求項３に記載の半導体デバイス
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR21319/1997 | 1997-05-28 | ||
| KR1019970021319A KR100223846B1 (ko) | 1997-05-28 | 1997-05-28 | 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335647A JPH10335647A (ja) | 1998-12-18 |
| JP2905808B2 true JP2905808B2 (ja) | 1999-06-14 |
Family
ID=19507532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109258A Expired - Fee Related JP2905808B2 (ja) | 1997-05-28 | 1998-04-20 | 半導体デバイスとその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5937293A (ja) |
| JP (1) | JP2905808B2 (ja) |
| KR (1) | KR100223846B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2316224B (en) * | 1996-06-14 | 2000-10-04 | Applied Materials Inc | Ion implantation method |
| JP3429654B2 (ja) * | 1997-12-24 | 2003-07-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| US6172401B1 (en) * | 1998-06-30 | 2001-01-09 | Intel Corporation | Transistor device configurations for high voltage applications and improved device performance |
| US6774001B2 (en) * | 1998-10-13 | 2004-08-10 | Stmicroelectronics, Inc. | Self-aligned gate and method |
| US6211023B1 (en) * | 1998-11-12 | 2001-04-03 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
| US6198131B1 (en) * | 1998-12-07 | 2001-03-06 | United Microelectronics Corp. | High-voltage metal-oxide semiconductor |
| KR100289810B1 (ko) * | 1999-05-10 | 2001-05-15 | 김영환 | 반도체 소자 제조를 위한 할로 이온 주입 방법 |
| US6194278B1 (en) * | 1999-06-21 | 2001-02-27 | Infineon Technologies North America Corp. | Device performance by employing an improved method for forming halo implants |
| JP2001111040A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US6344405B1 (en) * | 2000-04-11 | 2002-02-05 | Philips Electronics North America Corp. | Transistors having optimized source-drain structures and methods for making the same |
| US6589847B1 (en) * | 2000-08-03 | 2003-07-08 | Advanced Micro Devices, Inc. | Tilted counter-doped implant to sharpen halo profile |
| US20020058385A1 (en) * | 2000-10-26 | 2002-05-16 | Taiji Noda | Semiconductor device and method for manufacturing the same |
| US6509241B2 (en) | 2000-12-12 | 2003-01-21 | International Business Machines Corporation | Process for fabricating an MOS device having highly-localized halo regions |
| US6630385B1 (en) * | 2001-04-27 | 2003-10-07 | Advanced Micro Devices, Inc. | MOSFET with differential halo implant and annealing strategy |
| JP3426587B2 (ja) * | 2001-07-06 | 2003-07-14 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6830966B2 (en) * | 2002-06-12 | 2004-12-14 | Chartered Semiconductor Manufacturing Ltd. | Fully silicided NMOS device for electrostatic discharge protection |
| US6756276B1 (en) * | 2002-09-30 | 2004-06-29 | Advanced Micro Devices, Inc. | Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication |
| JP4535669B2 (ja) * | 2002-09-13 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6743684B2 (en) * | 2002-10-11 | 2004-06-01 | Texas Instruments Incorporated | Method to produce localized halo for MOS transistor |
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7071069B2 (en) * | 2003-12-22 | 2006-07-04 | Chartered Semiconductor Manufacturing, Ltd | Shallow amorphizing implant for gettering of deep secondary end of range defects |
| WO2009157237A1 (ja) * | 2008-06-23 | 2009-12-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010021253A (ja) * | 2008-07-09 | 2010-01-28 | Renesas Technology Corp | 固体撮像素子の製造方法 |
| US20130032876A1 (en) | 2011-08-01 | 2013-02-07 | International Business Machines Corporation | Replacement Gate ETSOI with Sharp Junction |
| CN104078360B (zh) * | 2013-03-28 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| CN108573869B (zh) * | 2017-03-07 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166765A (en) * | 1991-08-26 | 1992-11-24 | At&T Bell Laboratories | Insulated gate field-effect transistor with pulse-shaped doping |
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP3050717B2 (ja) * | 1993-03-24 | 2000-06-12 | シャープ株式会社 | 半導体装置の製造方法 |
| DE4400842C2 (de) * | 1994-01-13 | 1998-03-26 | Gold Star Electronics | MOS Transistor und Verfahren zu seiner Herstellung |
| US5675166A (en) * | 1995-07-07 | 1997-10-07 | Motorola, Inc. | FET with stable threshold voltage and method of manufacturing the same |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| JPH1050988A (ja) * | 1996-07-31 | 1998-02-20 | Sharp Corp | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
-
1997
- 1997-05-28 KR KR1019970021319A patent/KR100223846B1/ko not_active IP Right Cessation
-
1998
- 1998-04-09 US US09/057,537 patent/US5937293A/en not_active Expired - Lifetime
- 1998-04-20 JP JP10109258A patent/JP2905808B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-07 US US09/326,694 patent/US6078081A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6078081A (en) | 2000-06-20 |
| KR19980085261A (ko) | 1998-12-05 |
| KR100223846B1 (ko) | 1999-10-15 |
| US5937293A (en) | 1999-08-10 |
| JPH10335647A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2905808B2 (ja) | 半導体デバイスとその製造方法 | |
| US7301208B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2826924B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JP2932434B2 (ja) | 半導体デバイスの構造及びその製造方法 | |
| JPH10189970A (ja) | 半導体素子の製造方法 | |
| JPH09181307A (ja) | 半導体装置及びその製造方法 | |
| JPH10200110A (ja) | 半導体装置及びその製造方法 | |
| US6472284B2 (en) | Method for fabricating a MOSFET having a thick and thin pad oxide at the gate sides | |
| JPS6055665A (ja) | 半導体装置の製造方法 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| KR100349367B1 (ko) | 반도체 소자의 제조방법 | |
| JP3307972B2 (ja) | 電界効果トランジスタの作製方法および電界効果トランジスタ | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR20040002215A (ko) | 트랜지스터의 제조 방법 | |
| JP2003163220A (ja) | 半導体装置の製造方法 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR20010057381A (ko) | 반도체 소자의 제조 방법 | |
| KR100772115B1 (ko) | 모스펫 소자의 제조방법 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| KR100810430B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |