JP2932434B2 - 半導体デバイスの構造及びその製造方法 - Google Patents

半導体デバイスの構造及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴに関
し、特にチャネル領域のドーピングプロファイルを変化
させてデバイスの特性を向上させた半導体デバイスの構
造及びその製造方法に関する。
【０００２】
【従来の技術】半導体デバイス、例えばＭＯＳＦＥＴ
は、高集積化が進むことによりチャネル長が短くなり、
短チャネル効果が発生する。これを改善するための多く
の方法が提示されている。その１つが、チャネル領域の
ドーピングプロファイルを変化させて短チャネル効果を
改善する方法であり、代表的なものとしては、ハロード
ーピング(halo doping)を用いるものと、パルスシェー
プドーピング(pulse-shapeddoping)を用いるものとがあ
る。
【０００３】以下、図１に基づき従来の技術の半導体デ
バイスについて説明する。従来の技術の半導体デバイス
は、図１ａに示すように、ハロードーピングを用いて短
チャネル効果を改善していた。すなわち、トランジスタ
のチャネル領域にソースとドレインの互いに向き合った
先端部分をソース／ドレインと反対導電型で高ドーピン
グしてソース／ドレインを覆うものである。以下さらに
具体的に説明する。ハロー構造のトランジスタは、第１
導電型、例えばｐ型の半導体基板１のチャネル領域上に
ゲート酸化膜２とゲート電極３とを形成し、それらの側
面にゲート側壁４が形成された構造であり、基板１の表
面部にはゲート側壁４の下側に第２導電型、すなわちｎ
型の低濃度Ｓ／Ｄ領域５とその外側に高濃度Ｓ／Ｄ領域
６を形成させるとともに、低濃度Ｓ／Ｄ領域５を覆うよ
うに基板と同じ導電型のハロードーピング領域７が形成
されている。
【０００４】上記のハロー構造を形成するための方法
は、ゲート酸化膜上にゲート電極を形成した後に、４５
度以下の傾斜角度でソース／ドレインの反対導電型の不
純物イオンを注入する方法と、ゲート側壁スペーサを形
成した後に、同様にチルトイオン注入を施す方法とがあ
る。この際、ｎＭＯＳの場合にはＢ或いはＢＦ2 を使用
する。かかるハロー構造のトランジスタは、ドレイン領
域をそれと反対導電型のハイドーピング領域で覆うの
で、ドレインバイアスによる空乏領域の拡張を抑制する
ことができ、短チャネルでのパンチ・スルー現象の発生
を抑制させ、ＤＩＢＬ(Drain Induced Barrier Lowerin
g)を減少させることができる。
【０００５】図１ｂは、パルスシェープ(pulse-shaped)
ドーピングチャネル（又はＳＳＲ(Super Steep Retrogr
ade)チャネル）のトランジスタを示す。これはチャネル
領域のドーピングプロファイルをゲート酸化膜と接する
表面はドーピング濃度を低くし、その下方の一定の深さ
はドーピング濃度を高くしたものである。この構造のト
ランジスタは、第１導電型、例えばｐ型の半導体基板１
のチャネル領域上にゲート酸化膜２とゲート電極３とを
形成し、それらの側面にゲート側壁４が形成された構造
であり、基板１の表面部にはゲート側壁４の下側に第２
導電型、すなわちｎ型の低濃度Ｓ／Ｄ領域５とその外側
に高濃度Ｓ／Ｄ領域６を形成させる。さらに、ゲート酸
化膜２と接する部分の低濃度ドーピング領域の下側に第
１導電型のパルスシェープドーピング領域８を形成した
構造である。
【０００６】かかるパルスシェープドーピングチャネル
構造のトランジスタにおいては、ドレインバイアスによ
る空乏領域の拡張を抑制するためにソース／ドレイン接
合の深さの付近に高ドーピング領域を形成したのが構造
的な特徴であるが、この高ドーピング領域が表面付近に
まで影響を及ぼしてしきい値電圧の変動をもたらすこと
がある。このようなしきい値電圧の変動を防ぐために、
高ドーピング領域とゲート酸化膜との間に低ドーピング
領域を形成する。このパルスシェープドーピングチャネ
ル構造のトランジスタは、Ｉｎ（ｎＭＯＳの場合）、Ｓ
ｂ、Ａｓ（ｐＭＯＳの場合）のような重イオンをイオン
注入して形成する方法と、チャネルインプラントで高ド
ーピング領域を形成した後、エピタクシで低ドーピング
領域を形成する方法とがある。
【０００７】
【発明が解決しようとする課題】上述した短チャネル効
果を抑制するために提示された従来の技術の半導体デバ
イスの製造方法においては、以下の問題点があった。こ
れらはいずれも短チャネル効果を抑制することはできる
が、ソース／ドレインの抵抗が増加し、電流が減少する
という問題点があった。さらに、高ドーピング領域がソ
ース／ドレイン領域を覆う構造であるため、接合キャパ
シタンスが増加し、素子の特性を低下させる。特に、パ
ルスシェープドーピングチャネル構造のトランジスタに
おいては、高ドーピング領域によりボディ効果(body ef
fect) が増加し、回路において基板バイアスの変化によ
ってしきい値電圧が変化するという短所がある。さら
に、ハロードーピング構造のトランジスタでは、ハロー
構造を実現するための方法として使われるチルトイオン
注入工程の条件に基づいてしきい値電圧が変わるため、
その均一性の確保が難しい。
【０００８】本発明は、上記した従来の技術の半導体デ
バイスの問題点を解決するためになされたもので、チャ
ネル領域のドーピングプロファイルを変化させて素子の
特性を向上させることができる半導体デバイスの構造及
びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体デバイス
の構造は、基板のチャネルとなる箇所、すなわちチャネ
ル領域に中央部分では深く、両側すなわちソース／ドレ
イン領域と接する部分では浅く、基板の導電型と同じ導
電型のチャネルドーピング領域を形成させたことを特徴
とする。また、本発明の製造方法は、第１導電型の半導
体基板にポリシリコン層を形成し、そのポリシリコン層
のチャネル領域となる箇所の表面に窪み部を形成して、
その窪み部を形成させたポリシリコン層を介して半導体
基板内に第１導電型の第１不純物領域を形成する。その
後、ポリシリコン層をエッチングして基板のチャネル領
域の上側にゲート電極を形成し、ゲート電極の両側の半
導体基板に第２導電型の第２不純物領域を形成すること
を特徴とする。さらに、他の方法は、ポリシリコン層の
ゲート電極となる部分の表面を酸化させて、その表面の
一部を酸化させた状態のまま通常のＭＯＳＦＥＴの製造
工程を実施した後、最後に、すなわち、ソース／ドレイ
ン領域を形成させた後、ゲート電極表面に残った酸化物
層を除去してチャネルドーピング領域を形成させるため
のイオン注入を行うことを特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態の半導体デバイスの構造及び製造方法を説明す
る。図２〜図１１は、一実施形態の工程断面図である。
本実施形態は、ソース／ドレインの先端部付近では、そ
の接合の深さと同じ深さでチャネル濃度が高く、チャネ
ル領域の中央に行くほど、基板の深い位置でチャネル濃
度を高くするものである。まず、図２に示すように、半
導体基板２０上に４０Å〜１００Å程度の厚さにゲート
酸化膜２１を形成し、その上にポリシリコン層２２を１
５００Å〜２５００Å程度の厚さに形成する。次いで、
ポリシリコン層２２上に窒化物層２３を５００Å〜２０
００Å程度の厚さに形成し、フォトリソグラフィ工程で
チャネル領域となる箇所を選択的にエッチングする。
【００１１】図３に示すように、パターニングされた窒
化物層２３をマスクにしてチャネル領域上のポリシリコ
ン層２２を酸化させて酸化膜層２４ａを形成する。次い
で、図４に示すように、形成させた酸化膜層２４ａを除
去してポリシリコン層２２に略円形の一部の曲線を有す
る窪み部を形成する。その窪み部を形成させた状態で窒
化物層２３をマスクにしてチャネルイオン注入工程を施
し、ソース／ドレイン領域側に近づくほど濃度が高くな
る高濃度チャネルドーピング領域２５を形成する。この
高濃度チャネルドーピング領域２５は、ポリシリコン層
２２の窪み部のために、チャネルの中央部分で最も深い
位置に形成され、ソース／ドレイン領域側では浅い位置
に形成される。高濃度チャネルドーピング領域２５が形
成されない領域、つまり高濃度チャネルドーピング領域
２５とゲート酸化膜２１との間は低濃度チャネルドーピ
ング領域２９となる。この高濃度チャネルドーピング領
域２５を形成するためのイオン注入工程は、ｎＭＯＳの
場合にはＢ或いはＢＦ2 などを使用し、ｐＭＯＳの場合
にはＡｓ或いはＰ等を使用する。その際のイオン注入エ
ネルギーはポリシリコン層２２の厚さに基づいて調整す
る。
【００１２】図５に示すように、露出されたポリシリコ
ン層２２を含めた窒化物層２３の全面に酸化膜層２４ｂ
を形成する。この酸化膜層２４ｂの形成は窒化物層２３
がパターニングされた部分を完全に埋め込むようにす
る。次いで、図６に示すように、酸化膜層２４ｂをエッ
チバックして窪み部を埋め込みチャネル領域上に一定の
厚さが残るようにし、その後窒化物層２３を除去する。
さらに、図７に示すように、酸化膜層２４ｂをマスクに
してポリシリコン層２２を選択的に異方性エッチングし
てゲート電極２３ａを形成する。
【００１３】次いで、図８に示すように、上側に酸化膜
層２４ｂを有するゲート電極をマスクにして低濃度の不
純物を注入してソース／ドレインを形成するための低濃
度Ｓ／Ｄ領域２６を形成する。図９に示すように、ゲー
ト電極２３ａを含めた全面に窒化物層を５００Å〜２０
００Åの厚さに形成し、エッチバックしてゲート電極２
３ａの側面にゲート側壁２７を形成する。次いで、図１
０に示すように、ゲート側壁２７を含めたゲート電極２
３ａをマスクにして高濃度の不純物イオンを注入して高
濃度Ｓ／Ｄ領域２８を形成し、ゲート電極２３ａの上部
の酸化膜層２４ｂを除去して完成する。
【００１４】次ぎに本発明の他の実施形態を図１２〜図
１９に基づいて説明する。この第２実施形態の半導体デ
バイスも、チャネル領域では、同様にソース／ドレイン
側では表面の近くの濃度が高く、中央部分に行くほど、
基板側の深い位置での濃度を高くするもので、その製造
工程は以下の通りである。まず、図１２に示すように、
半導体基板３０上に４０Å〜１００Å程度の厚さを有す
るゲート酸化膜３１を形成し、その上にポリシリコン層
３２を１５００Å〜２５００Å程度の厚さに形成する。
次いで、ポリシリコン層３２上に窒化物層３３を５００
Å〜２０００Å程度の厚さに形成し、フォトリソグラフ
ィ工程で選択的にエッチングしてチャネル領域の部分の
窒化物層３３を除去する。
【００１５】図１３に示すように、パターニングされた
窒化物層３３をマスクにしてチャネル領域上のポリシリ
コン層３２を酸化させて酸化膜層３４を形成する。この
酸化膜層３４は図示のように卵形に形成され、ポリシリ
コン層３２の表面に略円形の一部の形状の窪み部が形成
される。次いで、図１４に示すように、上記の酸化工程
でマスクとして使われた窒化物層３３を除去し、酸化膜
層３４をマスクにして露出されたポリシリコン層３２を
選択的にエッチングしてゲート電極３２ａを形成する。
図１５に示すように、上側に酸化膜層３４を有するゲー
ト電極３２ａをマスクにして低濃度の不純物を注入して
ソース／ドレインを形成するための低濃度Ｓ／Ｄ領域３
６を形成する。
【００１６】次いで、図１６に示すように、ゲート電極
３２ａを含めた全面に窒化物層を５００〜２０００Åの
厚さに形成し、エッチバックしてゲート電極３２ａの側
面にゲート側壁３７を形成する。図１７に示すように、
ゲート側壁３７を含めたゲート電極３２ａをマスクにし
て高濃度の不純物イオンを注入して高濃度Ｓ／Ｄ領域３
８を形成する。その後、図１８に示すように、ゲート電
極３２ａの上部の酸化膜層３４と露出されているゲート
酸化膜３１を除去する。次いで、図１９に示すように、
ゲート側壁３７を含めたゲート電極３２ａをマスクにし
て高濃度チャネルイオン注入工程で高濃度チャネルイオ
ンドーピング領域３５を形成する。酸化膜層３４が除去
されて、ゲート電極３２ａの表面には窪み部が形成され
ているので、ゲート電極３２ａをマスクにしてイオン注
入を行うと、高濃度チャネルドーピング領域３５は、ソ
ース／ドレイン領域側に行くほど浅い箇所の濃度が高く
なり、チャネルの中央部分では深い部分の濃度が高くな
る。すなわち、チャネル領域はソース／ドレイン領域に
近づくほどドーピング濃度が高くなる。この高濃度チャ
ネルドーピング領域３５が形成されない領域、つまり高
濃度チャネルドーピング領域３５とゲート酸化膜３１と
の間は低濃度チャネルドーピング領域３９となる。高濃
度チャネルドーピング領域３５を形成するためのイオン
注入工程は、ｎＭＯＳの場合にはＢ、ＢＦ2 などを使用
し、ｐＭＯＳの場合にはＡｓ、Ｐ等を使用する。この
際、イオン注入エネルギーはポリシリコン層の厚さに基
づいて調整する。
【００１７】チャネル領域にのみ高濃度チャネルドーピ
ング領域が形成されるようにし、その以外の部分には形
成されないようにするために、上記図１７の工程におい
て、ソース／ドレイン領域の基板を選択的にエピタキシ
ャル成長させるか、或いは選択的ＣＶＤ工程でシリコン
を堆積させ（その厚さは、ゲート電極３２ａを形成する
ポリシリコン層の厚さと同じ又は厚く形成される。その
際、ゲート電極上には酸化膜層３４があるので、シリコ
ン層が形成されない。）、ゲート電極３２ａ上の酸化膜
層３４を除去した後、高濃度のチャネルイオン注入工程
を施してソース／ドレインの下側には高濃度チャネルド
ーピング領域が形成されないようにすることも可能であ
る。
【００１８】
【発明の効果】かかる本発明の半導体デバイスは、ソー
ス／ドレイン領域の先端部付近に浅く形成される高濃度
チャネルドーピング領域が基板の表面から発生するパン
チ・スルー現象を抑制し、バルク領域から発生するパン
チ・スルー現象はチャネル領域の中央の付近の深い位置
にある高濃度チャネルドーピング領域が抑制する。そし
て、しきい値電圧に影響を与えるゲート電極の下方には
低濃度チャネルドーピング領域が形成されているため、
低いしきい値電圧を有する素子を実現することができる
ようになる。
【００１９】また、上述した本発明の半導体デバイス
は、高濃度チャネルドーピング領域が、基板のチャネル
領域にソース／ドレイン側が表面の濃度が高く、チャネ
ル領域の中央部分では基板の内部の濃度が高くなるよう
に形成されているので、ハロー構造に比べて、チャネル
領域の抵抗が少ないのでソース／ドレインの抵抗の増加
に拘わらず電流の特性が改善され、高濃度チャネルドー
ピング領域がソース／ドレイン領域の全体、特にソース
／ドレイン領域の下を覆わないため接合キャパシタンス
が減少するという効果がある。
【００２０】本発明による製造方法は、高濃度チャネル
ドーピング領域を形成する際に、ゲート電極の表面形状
を湾曲させてそのゲートの表面の形状を利用しているの
で、チャネル領域のドーピングプロファイルがゲート電
極の形態に応じて決定されるため、工程が単純化され
る。ゲート電極となるポリシリコン層の表面に窪み部を
形成させるにあたっては単にチャネル領域となる箇所を
酸化させるだけであるので、工程が複雑にならず、簡単
に製造することができる。さらに、本発明方法は、従来
のようにある角度で傾斜させてイオンを注入するという
調整が困難なイオン注入を用いる必要がないので、正確
に制御することができる。
【００２１】さらに、請求項５の発明のように、ソース
／ドレインイオン注入及びアニーリング工程が終わった
後にチャネルイオン注入工程を行うと、ソース／ドレイ
ンを形成するためのイオン注入工程時に生じる瞬間的な
過拡散(Transient enhanceddiffusion)により発生する
不純物の再分配(dopant redistribution) を無くすこと
ができる。従って、リバース短チャネル現象が発生せ
ず、素子の特性を均一にする効果がある。
【図面の簡単な説明】
【図１】 従来の技術の半導体デバイスの構造断面図、
【図２】 本発明実施形態の半導体デバイスの工程断面
図、
【図３】 本発明実施形態の半導体デバイスの工程断面
図、
【図４】 本発明実施形態の半導体デバイスの工程断面
図、
【図５】 本発明実施形態の半導体デバイスの工程断面
図、
【図６】 本発明実施形態の半導体デバイスの工程断面
図、
【図７】 本発明実施形態の半導体デバイスの工程断面
図、
【図８】 本発明実施形態の半導体デバイスの工程断面
図、
【図９】 本発明他の実施形態の半導体デバイスの他の
工程断面図。
【図１０】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１１】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１２】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１３】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１４】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１５】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１６】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１７】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１８】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【図１９】 本発明他の実施形態の半導体デバイスの他
の工程断面図。
【符号の説明】
２０、３０ 半導体基板 ２１、３１ ゲート酸化膜 ２２、３２ ポリシリコン層 ２２ａ、３２ａ ゲート電極 ２３、３３ 窒化物層 ２４ａ、２４ｂ、３４ 酸化膜層 ２５、３５ 高濃度不純物ドーピング領域 ２６、３６ 低濃度Ｓ／Ｄ領域 ２７、３７ ゲート側壁 ２８、３８ 高濃度Ｓ／Ｄ領域 ２９、３９ 低濃度チャンネルドーピング領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キ・ゼ・ホ 大韓民国・チュンチョンブク−ド・ジン チョン−グン・イワル−ミョン・シンワ ル−リ・651 (56)参考文献 特開 平７−221305（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成されるゲート電極と、 前記ゲート電極の両側に形成される第２導電型のソース
    ／ドレイン領域と、前記ゲート電極の下側に形成されるチャネル領域と、 前記チャネル領域に形成される半円状の第１導電型のチ
    ャネルドーピング領域であって、その両端部分が前記チ
    ャネル領域の前記ソース／ドレイン領域先端側では浅い
    位置に形成されるが、前記チャネルドーピング領域の中
    央部分が前記チャネル領域の中央では前記浅い位置より
    も深い位置に形成され、かつ前記ソース／ドレイン領域
    先端側に近づくほど濃度が高くなる前記チャネルドーピ
    ング領域と、 を備えることを特徴とする半導体デバイスの構造。
  2. 【請求項２】 第１導電型の半導体基板にポリシリコン
    層を形成し、そのポリシリコン層のチャネル領域となる
    箇所の表面に窪み部を形成する工程と、 前記窪み部を形成させたポリシリコン層を介して半導体
    基板内に第１導電型の第１不純物領域を形成する工程
    と、 前記ポリシリコン層をエッチングしてチャネル領域の上
    側にゲート電極を形成する工程と、 半導体基板の前記ゲート電極の両側に第２導電型の第２
    不純物領域を形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。
  3. 【請求項３】 第１導電型の第１不純物領域は、チャネ
    ル領域の中央部分では両側よりも深く形成されることを
    特徴とする請求項２に記載の半導体デバイスの製造方
    法。
  4. 【請求項４】 半導体基板上にゲート酸化膜、ポリシリ
    コン層、そして窒化物層を順次に形成し、チャネル領域
    の箇所で窒化物層を選択的にエッチングする工程と、 前記パターニングされた窒化物層をマスクにしてチャネ
    ル領域上のポリシリコン層を酸化させて酸化膜層を形成
    する工程と、 前記窒化物層を除去し、前記酸化膜層をマスクにして露
    出されたポリシリコン層を選択的にエッチングしてゲー
    ト電極を形成する工程と、 上側に酸化膜を有するゲート電極をマスクにして低濃度
    の不純物を注入してソース／ドレイン領域に低濃度ソー
    ス／ドレイン領域を形成する工程と、 前記ゲート電極を含めた全面に窒化物層を形成し、エッ
    チバックしてゲート電極の側面にゲート側壁を形成する
    工程と、 前記ゲート側壁を含めたゲート電極をマスクにして高濃
    度の不純物イオンを注入して高濃度ソース／ドレイン領
    域を形成する工程と、 前記ゲート側壁を含めたゲート電極をマスクにして高濃
    度チャネルイオン注入工程で高濃度チャネルイオンドー
    ピング領域を形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。
  5. 【請求項５】 高濃度チャネルドーピング領域は、ポリ
    シリコン層の窪み部のためにチャネルの中央部分の深さ
    が深く形成されることを特徴とする請求項４に記載の半
    導体デバイスの製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812521B1 (en) * 1999-11-16 2004-11-02 Advanced Micro Devices, Inc. Method and apparatus for improved performance of flash memory cell devices
US6501139B1 (en) * 2001-03-30 2002-12-31 Matrix Semiconductor, Inc. High-voltage transistor and fabrication process
JP3902426B2 (ja) * 2001-07-13 2007-04-04 株式会社日立製作所 負圧アクチュエータの制御装置
US6764909B2 (en) * 2002-01-14 2004-07-20 Texas Instruments Incorporated Structure and method of MOS transistor having increased substrate resistance
US6867103B1 (en) * 2002-05-24 2005-03-15 Taiwan Semiconductor Manufacturing Company Method of fabricating an ESD device on SOI
US6743291B2 (en) * 2002-07-09 2004-06-01 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth
US6821855B2 (en) * 2002-08-29 2004-11-23 Micron Technology, Inc. Reverse metal process for creating a metal silicide transistor gate structure
EP1498958B1 (en) * 2003-07-18 2014-10-15 Imec Method for forming a mutiple gate semiconductor device
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
EP1519420A2 (en) * 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Multiple gate semiconductor device and method for forming same
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
EP1742271A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP2007073578A (ja) * 2005-09-05 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4751705B2 (ja) * 2005-11-18 2011-08-17 富士通セミコンダクター株式会社 半導体装置の製造方法
US7485536B2 (en) * 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
US7517746B2 (en) * 2007-04-24 2009-04-14 United Microelectronics Corp. Metal oxide semiconductor transistor with Y shape metal gate and fabricating method thereof
JP5178209B2 (ja) * 2008-01-16 2013-04-10 岩手東芝エレクトロニクス株式会社 半導体装置の製造方法
EP2304803A1 (en) * 2008-06-11 2011-04-06 Solar Implant Technologies Inc. Solar cell fabrication using implantation
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
JP2011199195A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
CN102110614B (zh) * 2011-01-05 2014-11-05 北京大学深圳研究生院 高k金属栅mos晶体管的制造方法
US8803242B2 (en) * 2011-09-19 2014-08-12 Eta Semiconductor Inc. High mobility enhancement mode FET
EP2777069A4 (en) 2011-11-08 2015-01-14 Intevac Inc SUBSTRATE PROCESSING SYSTEM AND METHOD
MY178951A (en) 2012-12-19 2020-10-23 Intevac Inc Grid for plasma ion implant

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166765A (en) * 1991-08-26 1992-11-24 At&T Bell Laboratories Insulated gate field-effect transistor with pulse-shaped doping
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5413949A (en) * 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5448094A (en) * 1994-08-23 1995-09-05 United Microelectronics Corp. Concave channel MOS transistor and method of fabricating the same
US5489543A (en) * 1994-12-01 1996-02-06 United Microelectronics Corp. Method of forming a MOS device having a localized anti-punchthrough region
US5650350A (en) * 1995-08-11 1997-07-22 Micron Technology, Inc. Semiconductor processing method of forming a static random access memory cell and static random access memory cell
US5698461A (en) * 1996-03-12 1997-12-16 United Microelectronics Corp. Method for fabricating lightly doped drain metal oxide semiconductor field effect transistor
US5677218A (en) * 1996-09-11 1997-10-14 Vanguard International Semiconductor Corp. Method of fabricating FET device with narrow gate length
JPH10270687A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
US5773348A (en) * 1997-05-21 1998-06-30 Powerchip Semiconductor Corp. Method of fabricating a short-channel MOS device
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US6074920A (en) * 1998-08-26 2000-06-13 Texas Instruments Incorporated Self-aligned implant under transistor gate
TW412794B (en) * 1999-03-01 2000-11-21 United Microelectronics Corp Manufacturing method of semiconductor devices

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