KR100223918B1 - 반도체 소자의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 게이트가 이온주입에 의해 기판에 형성되므로 게이트에 의한 불규칙한 평면을 최소화 하고 전류 용량을 극대화 시키는데 적당한 반도체 소자의 구조 및 제조방법에 관한 것이다.
본 발명은 반도체 소자의 구조는 기판내의 소정영역에 형성되는 게이트 전극과, 상기 게이트 전극 및 기판상에 형성되는 게이트 절연막, 상기 게이트 절연막에 형성되는 채널영역 및 소오스/드레인 불순물 확산영역과, 상기 소오스/드레인 불순물 확산영역상에 콘택홀을 갖고 전면에 형성되는 절연막과, 상기 콘택홀을 통하여 상기 소오스/드레인 불순물 확산영역과 연결되는 소오스/드레인 전극을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 기판내에 게이트 전극을 형성하도록 한 반도체 소자의 구조 및 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구조 및 제조방법을 설명하면 다음과 같다.
도 1은 종래의 MOS 트랜지스터의 구조단면도이다.
먼저, 종래의 MOS 트랜지스터는 도1에 도시된 바와같이 활성영역과 필드영역으로 정의되어 필드영역에 필드 산화막(2)이 형성된 반도체 기판(1)과, 상기 활성영역의 소정부분에 게이트 절연막(3)과 게이트 전극(6) 및 캡 게이트 절연막(5)이 차례로 형성된다.
그리고 상기 게이트 전극(6)의 양측면에 측벽 스페이서(8)가 형성되고, 상기 게이트 전극(6) 양측의 반도체 기판(1)에 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(9)이 형성된다.
이하, 상기와 같은 구조를 갖는 종래의 MOS 트랜지스터의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도2a -도2d는 종래의 MOS 트랜지스터의 제조방법을 나타낸 공정단면도이다.
먼저, 도2a에 도시된 바와 같이 활성영역과 필드영역으로 정의된 반도체 기판(1)의 필드영역에 필드 산화막(2)을 형성하고, 상기 활성영역 전면에 문턱 전압(Threshold Voltage) 조정용 이온주입을 실시한다.
이어서, 도2b에 도시된 바와같이 상기 반도체 기판(1)의 전면에 게이트 산화막(3) 및 폴리 실리콘막(4) 그리고 캡 게이트 절연막(5)을 차례로 형성한다.
다음에, 도2c에 도시된 바와같이 상기 캡 게이트 절연막(5)위에 감광막(도면에 도시 하지 않음)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 캡 게이트 절연막(5) 및 폴리 실리콘막(4) 그리고 게이트 산화막(3)을 선택적으로 제거하여 게이트 전극(6)을 형성한 후, 상기 게이트 전극(6)을 마스크로 이용하여 게이트 전극(6) 양측의 반도체 기판(1)에 저농도 불순물 이온을 주입하여 저농도 불순물 영역(7)을 형성한다.
이어서, 도2d에 도시된 바와같이 상기 게이트 전극(6)을 포함한 반도체 기판(1) 전면에 절연막(도면에 도시하지 않음)을 증착한 후, 에치 백(etch back)하여 상기 게이트 전극(6) 양측면에 측벽 스페이서(8)을 형성한다.
그리고 상기 게이트 전극(6) 및 측벽 스페이서(8)을 마스크로 이용하여 게이트 전극(6) 양측의 반도체 기판(1)에 소오스/드레인용 고농도 불순물 이온을 주입하므로써 LDD구조를 갖는 소오스/드레인 불순물 확산영역(9)을 형성한다.
그러나 이와같은 종래의 MOS 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 기판상에 게이트전극이 형성됨으로 평면이 불규칙하다.
둘째, MOS 트랜지스터의 집적도를 향상시키는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 전극을 기판내에 형성하여 전류 용량(Current Capability)을 향상시키는데 적당한 반도체 소자의 구조 및 제조방법을 제공하는데 그 목적이 있다.
도1은 종래의 반도체 소자의 구조단면도
도2a - 도2d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도3은 본 발명의 반도체 소자의 구조단면도
도4a - 도4g는 본 발명의 반도체 소자의 제1 실시예의 제조방법을 나타낸 공정 단면도
도5는 본 발명의 반도체 소자의 제2실시예의 제조방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 제1질화막
23 : 게이트 전극 24 : 게이트 절연막
25 : 제2질화막 26 : 열산화막
27 : 폴리 크리스탈라인 실리콘층 28 : 제3질화막
29 : 소오스/드레인 불순물 확산영역 30 : 채널영역
31 : 절연막 32 : 소오스/드레인 전극
33 : 제2게이트 절연막 34 : 제2게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구조는 기판내의 소정영역에 형성되는 게이트 전극과, 상기 게이트 전극 및 기판상에 형성되는 게이트 절연막, 상기 게이트 절연막상에 형성되는 채널영역 및 소오스/드레인 불순물 확산영역과, 상기 소오스/드레인 불순물 확산영역상에 콘택홀을 갖고 전면에 형성되는 절연막과, 상기 콘택홀을 통하여 상기 소오스/드레인 불순물 확산영역과 연결되는 소오스/드레인 전극을 포함하여 구성됨을 특징으로 하고, 상기와 같은 구조를 갖는 반도체 소자의 제조방법은 기판내에 일정한 폭을 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 채널영역 및 소오스/드레인 불순물 확산영역을 형성하는 단계; 상기 소오스/드레인 불순물 확산영역을 포함한 전면에 절연막을 증착하여 상기 소오스/드레인 불순물 확산영역 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 소오스/드레인 불순물 확산영역과 연결되도록 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구조 및 제조방법을 설명하면 다음과 같다.
도3은 본 발명의 MOS 트랜지스터의 구조를 나타낸 구조단면도이다.
본 발명의 반도체 소자의 구조는 도3에 도시된 바와같이 실리콘 기판(21)내에 일정한 폭을 갖고 형성되는 게이트 전극(23)과, 상기 게이트 전극(23) 및 실리콘 기판(21)상에 형성되는 게이트 산화막(24) 및 열산화막(26)과, 상기 게이트 산화막(24) 및 열산화막(26)상에 형성되는 소오스/드레인 불순물 확산영역(29) 및 채널영역(30)과, 상기 소오스/드레인 불순물 확산영역(29) 상에 콘택홀을 갖고 형성되는 절연막(31)과, 상기 콘택홀을 통해 상기 소오스/드레인 불순물 확산영역(29)과 연결되도록 형성되는 소오스/드레인 전극(32)을 포함한 구조를 갖는다.
이하, 첨부된 도면을 참조하여 상기와 같이 반도체 소자의 구조를 갖는 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도4a -도4f는 본 발명의 제1실시예를 나타낸 MOS트랜지스터의 제조방법을 나타낸 공정단면도이다.
먼저, 도4a에 도시된 바와같이 실리콘 기판(21)에 제1질화막(22)을 0.3um 두께로 증착하고, 게이트 패터닝 마스크(Gate Patterning Mask)를 이용하여 게이트가 형성될 영역의 상기 제1질화막(22)을 선택적으로 제거하여 상기 실리콘 기판(21)을 노출시킨다,
그리고 낮은 저항을 갖는 게이트 전극을 형성하기 위하여 상기 실리콘 기판(21)과 다른 도전형의 불순물을 1015atoms/cm2이상의 고농도로 이온주입(기판이 P형 이라면 As, P를 또는 기판이 N형이라면 Boron이나 Bf2)을 실시한다.
이어서, 도4b에 도시된 바와같이 상기 고농도로 이온주입된 실리콘 기판(21)을 800℃이상으로 어닐링(Annealling)시켜 노출된 실리콘 기판(21)내에 게이트 전극(23)을 형성하고, 상기 제1질화막(22)을 제거한다.
다음, 도4c에 도시된 바와같이 상기 게이트 전극(23)을 포함한 전면에 800-900℃사이에서 CVD(Chemical Vapour Deposition)법으로 MOS 트랜지스터의 동작특성을 결정하는 게이트 산화막(24)을 형성한다.
이어서, 도4d에 도시된 바와같이 상기 게이트 산화막(24)상에 제2질화막(25)을 증착하고, 게이트 패터닝 마스크를 이용하여 게이트 전극(23) 상측부위만 남도록 상기 제2질화막(25)을 선택적으로 제거한다.
그리고 소오스/드레인 이온주입 할 때 과량의 이온이 상기 실리콘 기판(21)으로 들어 가는 것을 방지하기 위하여 800-1000℃로 열공정을 실시하여 0.05-0.1um 정도로 상기 제2질화막(25)양측에 열산화막(26)을 성장시킨다.
즉, 게이트 전극(23) 상측의 게이트 산화막(24)보다 게이트 전극(23) 양측의 열산화막을 더 두껍게 형성한다.
이어서, 도4e에 도시된 바와같이 상기 제2질화막(25)을 제거한 후, 소오스/드레인 영역과 채널영역을 형성하기 위하여 전면에 0.2-0.4um정도의 저농도(도스량1017atms/cm3) 폴리 크리스탈라인 실리콘층(27)을 형성하고, 상기 폴리 크리스탈라인 실리콘층(27)상에 제3질화막(28)을 증착한다.
이어서, 게이트 패터닝 마스크를 이용하여 상기 제3질화막(28)을 상기 게이트 전극(23) 상측에만 남도록 선택적으로 제거한다.
이어서, 도4f에 도시된 바와같이 상기 패터닝된 제3질화막(28)을 마스크로 이용하여 상기 폴리 크리스탈라인 실리콘층(27)내에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 확산영역(29)과 상기 소오스/드레인 불순물 확산영역(29)사이에 채널영역(30)을 형성한다.
그리고 도4g에 도시된 바와같이 상기 소오스/드레인 불순물 확산영역(29)을 포함한 전면에 절연막(31)을 증착한 후, 상기 소오스/드레인 불순물 확산영역(29)의 소정부분이 노출되도록 상기 절연막(31)을 선택적으로 제거하여 콘택홀을 형성한다.
이어서, 상기 콘택홀을 포함한 전면에 소오스/드레인 전극용 금속을 증착하여 상기 콘택홀을 통하여 상기 소오스/드레인 불순물 확산영역(29)과 연결되도록 상기 금속을 선택적으로 제거하여 소오스/드레인 전극(32)을 형성한다.
이하, 도5는 본 발명의 제2실시예를 나타낸 MOS 트랜지스터의 제조방법을 나타낸 공정단면도이다.
여기서, 소오스/드레인 불순물 확산영역(29)을 형성하는 공정까지는 제1실시예와 동일하므로 이하 생략한다.
즉, 도5에 도시된 바와 같이 소오스/드레인 불순물 확산영역(29)을 형성한 후, 전면에 제2게이트 절연막(33)과 고농도 폴리 크리스탈라인 실리콘층을 차례로 증착한다.
이어서, 상기 폴리 크리스탈라인 실리콘층상에 감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 상기 감광막을 제1게이트 전극상에만 남도록 패터닝한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리 크리스탈라인 실리콘층을 선택적으로 제거하여 제2게이트 전극(34)을 형성한다.
이상 설명한 바와 같이 본 발명의 반도체 소자의 구조 및 제조방법은 게이트 전극이 이온주입에 의해 기판내에 형성되므로 게이트 전극에 의한 불규칙한 평면을 최소로 할 수 있고, 활성영역의 상단에도 함께 게이트 전극을 형성시켜 주면 전류 용량을 극대화 시킬 수 있는 효과가 있다.
Claims (7)
- (정정) 기판내의 소정영역에 기판과 반대 도전형의 불순물 이온이 주입되어 형성되는 게이트 전극과, 상기 게이트 전극 및 기판상에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 채널영역 및 소오스/드레인 불순물 확산영역과, 상기 소오스/드레인 불순물 확산영역상에 콘택홀을 갖고 전면에 형성되는 절연막과, 상기 콘택홀을 통하여 상기 소오스/드레인 불순물 확산영역과 연결되는 소오스/드레인 전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
- (정정) 기판내에 가판과 반대 도전형의 불순물 이온을 주입하여 일정한 폭을 갖는 게이트 전극을 형성하는 단계 ; 상기 게이트 전극을 포함한 전면에 게이트 절연막을 형성하는 단계 ; 상기 게이트 절연막상에 채널영역 및 소오스/드레인 불순물 확산영역을 형성하는 단계 ; 상기 소오스/드레인 불순물 확산영역을 포함한 전면에 절연막을 증착하여 상기 소오스/드레인 불순물 확산영역의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계 ; 상기 콘택홀을 통해 상기 소오스/드레인 불순물 확산영역과 연결되도록 소오스/드레인 전극을 형성하는 단계를 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 게이트 절연막은 800-900℃에서 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 게이트 전극은1015atoms/cm2이상의 고농도 이온을 주입하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 소오스/드레인 불순물 확산영역은 상기 게이트 절연막상에 도전층을 형성하는 공정과, 상기 도전층상에 제2절연막을 증착한 후, 상기 게이트 전극상부에만 남도록 선택적으로 제거하는 공정과, 상기 제2절연막을 마스크로하여 전면에 불순물 이온을 주입함으로 소오스/드레인 불순물 확산영역을 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 도전층은 폴리 크리스탈라인 실리콘으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- (정정) 기판내에 기판과 반대 도전형의 불순물 이온을 주입하여 일정한 폭을 갖는 제1게이트 전극을 형성하는 단계 ; 상기 게이트 전극을 포함한 전면에 제1게이트 절연막을 형성하는 단계 ; 상기 제1게이트 절연막상에 도전층을 형성하는 단계 ; 상기 도전층에 소오스/드레인 불순물 확산영역 및 채널영역을 형성하는 단계 ; 상기 소오스/드레인 불순물 확산영역을 포함한 전면에 제2게이트 절연막을 형성하는 단계 ; 상기 제1게이트 전극 상측부의 제2게이트 절연막상에 제2게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960031651A KR100223918B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 소자의 구조 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960031651A KR100223918B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 소자의 구조 및 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR980012237A KR980012237A (ko) | 1998-04-30 |
| KR100223918B1 true KR100223918B1 (ko) | 1999-10-15 |
Family
ID=19468259
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031651A KR100223918B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 소자의 구조 및 제조방법 |
Country Status (1)
| Country | Link |
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- 1996-07-31 KR KR1019960031651A patent/KR100223918B1/ko not_active IP Right Cessation
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|---|---|
| KR980012237A (ko) | 1998-04-30 |
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