KR100434715B1 - 반도체소자및그제조방법 - Google Patents

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Abstract

본 발명은 접합 영역과 웰사이에 발생되는 접합 캐패시턴스를 줄일 수 있는 반도체 소자 및 그 제조방법을 개시한다.
개시된 본 발명의 반도체 소자는, 제 1 도전형의 웰이 형성된 반도체 기판과, 반도체 기판상의 소정 부분에 적층된 게이트 절연막과,게이트 전극과, 게이트 전극 양측 기판에 형성되는 제 2 도전형의 접합 영역 및 상기 접합 영역중에서, 상기 게이트 전극과 이격된 접합 영역면과 접하면서, 상기 접합 영역의 저면을 둘러싸도록 형성된 트랜치 소자 분리막을 포함한다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 접합 영역과 웰 영역간에 발생되는 접합 캐패시턴스를 감소시킬 수 있는 모스페트및 그 제조방법에 관한 것이다.
일반적으로 모스페트(MOSFET:metal oxide semiconductor field effect transistor)는 명칭에서 내포되어 있드시 반도체 기판상에 절연막과 금속 소재의 게이트 전극이 적층되어 형성된 소자로서, 이 게이트 전극 양측에는 기판과 다른 형태의 불순물들이 이온 주입되어 소오스, 드레인 영역을 이룬다.
이러한 모스페트를 첨부한 도면 도 1에 도시된 바와 같이, 반도체 기판(1)내에 소정의 도전 타입을 갖는 웰(2)을 형성한다. 이때, 웰(2)은 예를들어, P웰이다. 이어, 웰(2)이 형성된 반도체 기판(1)의 소정 부분에 소자 분리막(3)을 공지의 방식으로 형성한다. 이어서, 반도체 기판(1) 상부에 게이트 산화막(4)과 도핑된 폴리실리콘막을 순차적으로 적층한다음, 패터닝하여, 게이트 전극(5)을 형성한다. 게이트 전극(5)의 양측에 저농도 불순물 예를들어, 저농도 N형 불순물을 이온 주입하여, 저농도 불순물 영역(6)을 형성한다. 그리고나서, 게이트 전극(5) 양측벽에 공지의 방식으로 절연 스페이서(7)을 형성한다. 그후, 절연 스페이서(7) 양측에 고농도 불순물 예를들어, 고농도를 갖는 N형 불순물을 이온주입하여, 고농도 불순물 영역(8)을 형성한다. 이때, 저농도 불순물 영역(6)과 고농도 불순물 영역(8)은 소오스, 드레인 접합 영역(9)을 이루어, 모스페트를 완성한다.
그러나, 상기한 모스페트는 다음과 같은 문제점을 갖는다.
즉, 일반적으로 반도체 제조 기술 및 집적도가 증대될수록, 웰(2)의 도즈량을 증대시켜야 한다. 이는, 일예를들어, N모스페트와 P모스페트로 구성되는 C모스페트의 경우, N모스페트와 P모스페트 사이에 래치업(latch up)이라는 기생 회로가 발생된다. 이때, 이러한 래치업을 방지하기 위하여는 웰 농도를 증가시키어, 기판 저항을 감소시켜야 한다. 그러나, 이와같이 웰(2)의 농도를 증가시키게 되면, 웰(2)과 접합 영역(9) 경계면 부근에는 접합 캐패시턴스를 증대시키게 된다. 이는 "Silicon Processing for the VLSI volume 2 p307"에 설명되어 있다.
상기와 같이 접합 영역(9)과 웰(2)사이에 접합 캐패시턴스가 증대되면, 모스펫트의 스피드가 감소되는 문제점이 발생된다.
따라서, 본 발명은 웰의 농도가 증대되더라도, 접합 캐패시턴스가 증대되는 않는 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 상기한 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 기판 11 : 제 1 웰
12 : 소자 분리막 13 :패드 산화막
14 : 실리콘층 15 : 제 2 웰
16 : 게이트 산화막 17 : 폴리실리콘막
18 : 게이트 전극 19 : 저농도 불순물 영역
20 : 스페이서 21 : 고농도 불순물 영역
22 : 접합 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 소자는, 소자영역과 격리영역이 구비된 반도체기판; 기판 위에 형성된 제 1웰; 제 1웰을 포함한 기판 상의 소자영역의 이외의 부분에 형성된 트렌치 구조의 소자격리막; 소자격리막의 트렌치 구조를 매립시키는 제 2웰; 제 2웰을 포함한 기판 상의 소자영역에 각각 형성된 게이트 절연막 및 게이트 전극; 및 게이트 전극 양측 기판에 형성되되, 상기 트렌치의 깊이보다도 얕은 접합 영역을 포함하며, 상기 트렌치 구조의 소자격리막은 상기 접합 영역의 저면을 감싸안을 수 있도록 "┗" 및 "┛"형상으로 형성되어, 상기 접합영역과 상기 제 1웰의 접하는 면적을 줄이는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제 1 도전형을 갖는 제 1 웰을 형성하고, 반도체 기판의 소정 부분에 트랜치 소자 분리막을 형성하는 것으로, 상기 트랜치 소자 분리막의 폭은 소자 분리 예정 영역으로 정하여진 폭보다 큰 폭으로 트랜치 소자 분리막을 형성한다. 이어서, 소자 분리막 상부에 패드 산화막을 형성하고, 소자 분리 예정 영역에 해당하는 트랜치 소자 분리막 상에 마스크 패턴을 형성한다. 그런다음, 마스크 패턴의 형태로 노출된 패드 산화막, 상기 패드 산화막 하부의 반도체 기판 및 소자 분리막을 소정 깊이로 식각하는 것으로, 트랜치 소자 분리막의 깊이보다는 얕게 식각하여, 소정의 홈을 형성한다. 그리고나서, 상기 반도체 기판의 홈내에 제 1 도전형의 제 2 웰을 형성하고, 제 2 웰 상부의 소정 부분에 게이트 전극을 형성한다음, 게이트 전극 양측에 접합 영역을 형성한다. 이때, 접합 영역의 저면이 상기 트랜치 소자 분리막의 저면에 닿도록 접합 영역을 형성한다.
본 발명에 의하면, 소자 분리막을 트랜치 구조로 형성하고, 이 소자 분리막이 접합 영역의 저면을 감싸도록 형성하여, 접합 영역과 웰간에 형성되는 접합 캐패시턴스를 줄이게 된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 제조 공정 별 단면도이다.
본 실시예에서는 모스페트의 접합 영역과 웰 간의 경계부분에 비교적 두꺼운 절연층을 개재하여, 접합 캐패시턴스의 증대를 방지한다.
이를 도면을 참조하여 보다 자세히 설명하면, 도 2a에 도시된 바와 같이, 반도체 기판(10)내에 불순물 이온 주입 공정으로 제 1 웰(11)을 형성한다. 본 실시예에서는 제 1 웰(11)은 예를들어, P웰이다. 이어서, 공지된 트랜치 소자 분리 공정에 의하여 트랜치 소자 분리막(12)을 형성한다. 이때, 트랜치 소자 분리막(12)의 폭(TW)은 반도체 소자에서 소자 분리 영역(iso)으로 정하여진 폭보다는 소정 폭만큼 크게, 바람직하게는, 소자 분리 영역(iso)로 정하여진 폭보다는 크고, 게이트 전극 영역(G)으로 정하여진 폭보다는 작게 형성됨이 바람직하다. 그후, 소자 분리막(12)이 형성된 반도체 기판(10) 상부에 패드 산화막(13)을 형성한다.
도 2b를 참조하여, 반도체 기판(10)상의 소자 분리 예정 영역(iso) 상부에 마스크 패턴(도시되지 않음)을 형성한다음, 노출된 패드 산화막(13), 소자 분리막(12) 및 반도체 기판(10)을 소정 깊이로 식각하여, 홈(H)을 형성한다. 이때, 반도체 기판(10)의 식각되는 깊이(d1), 즉 홈(H)의 깊이는 트랜치 소자 분리막(12)의 깊이(d2)보다 작으며, 더욱 바람직하게는 홈(H)의 깊이(d1)는 이후 모스페트의 접합 영역 예정 깊이만큼이 되도록 한다. 이에따라, 식각이 이루어진 소자 분리막(12)은 "┗"자 및 "┛"자 형상이 된다.
그리고나서, 도 2c에 도시된 바와 같이, 반도체 기판(10)의 결과물 상부에 실리콘층(14)을 소정 두께로, 바람직하게는, 상기 반도체 기판(10)이 식각되어진 깊이(d1)보다는 큰 두께로 증착한다.
그후, 도 2d에 도시된 바와 같이, 패드 산화막(13) 표면이 노출되도록 실리콘층(14)을 화학적 기계적 연마하여, 홈(H)내에 매립시킨다. 이어서, 매립되어진 실리콘층(14)에 제 1 웰(11)과 동일한 타입의 불순물 예를들어, P형 불순물을 이온주입하여, 이후에 소자가 형성되는 제 2 웰(15)을 형성한다.
도 2e를 참조하여, 반도체 기판(10)상에 형성되어 있던 패드 산화막(13)을 공지의 방법으로 제거한다음, 반도체 기판(10) 상부에 게이트 산화막(16)과 게이트 전극용 폴리실리콘막(17)을 순차적으로 적층한다.
이어서, 도 2f에 도시된 바와 같이, 게이트 전극용 폴리실리콘막(17)과 게이트 산화막(16)을 소정 부분 식각하여, 게이트 전극(18)을 형성한다. 게이트 전극(18) 양측에 저농도 불순물, 예를들어, 저농도를 갖는 N형의 불순물을 이온 주입하여, 저농도 불순물 영역(19)을 형성한다.
도 2g에서와 같이, 게이트 전극(18)의 양측벽에는 공지의 기술에 따라, 절연 스페이서(20)을 형성한다음, 스페이서(20)의 양측에 고농도 불순물, 예를들어, 고농도를 갖는 N형 불순물을 이온 주입하여, 고농도 불순물 영역(21)을 형성한다. 여기서, 저농도 불순물 영역(19)과 고농도 불순물 영역(21)은 모스페트의 접합 영역(22)을 이룬다.
본 실시예와 같이, 소자 분리막(12)이 접합 영역(22)의 저면을 감싸안을수 있도록 "┗"자 및 "┛"자 형상으로 형성하게 되면, 접합 영역(22)과 웰(11)이 직접 접하는 면적을 줄이게 되어, 접합 캐패시턴스가 종래에 비하여 현저히 감소된다.
본 발명은 상기한 실시예에만 한정되는 것만은 아니다.
본 실시예에서는 N형 모스페트를 예를들어 설명하였지만, P형 모스페트에도 동일하게 적용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 소자 분리막을 트랜치 구조로 형성하고, 이 소자 분리막이 접합 영역의 저면을 감싸도록 형성하여, 접합 영역과 웰간에 형성되는 접합 캐패시턴스를 줄이게 된다.
이에 따라, 모스페트의 동작속도가 크게 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 소자영역과 격리영역이 구비된 반도체기판;
    상기 기판 위에 형성된 제 1웰;
    상기 제 1웰을 포함한 기판 상의 소자영역의 이외의 부분에 형성된 트렌치 구조의 소자격리막;
    상기 소자격리막의 트렌치 구조를 매립시키는 제 2웰;
    상기 제 2웰을 포함한 기판 상의 소자영역에 각각 형성된 게이트 절연막 및 게이트 전극; 및
    상기 게이트 전극 양측 기판에 형성되되, 상기 트렌치의 깊이보다도 얕은 접합 영역을 포함하며,
    상기 트렌치 구조의 소자격리막은 상기 접합 영역의 저면을 감싸안을 수 있도록 "┗" 및 "┛"형상으로 형성되어, 상기 접합영역과 상기 제 1웰의 접하는 면적을 줄이는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판 상에 제 1 도전형을 갖는 제 1 웰을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 트랜치 소자 분리막을 형성하는 단계로, 상기 트랜치 소자 분리막의 폭은 소자 분리 예정 영역으로 정하여진 폭보다 큰 폭으로 트랜치 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상부에 패드 산화막을 형성하는 단계;
    상기 소자 분리 예정 영역에 해당하는 트랜치 소자 분리막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로 노출된 패드 산화막, 상기 패드 산화막 하부의 반도체 기판 및 소자 분리막을 소정 깊이로 식각하여, 홈을 형성하는 단계로, 상기 트랜치 소자 분리막의 깊이보다는 얕게 식각하는 단계;
    상기 반도체 기판의 홈내에 제 1 도전형의 제 2 웰을 형성하는 단계;
    상기 제 2 웰 상부의 소정 부분에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측에 접합 영역을 형성하는 단계로, 상기 접합 영역의 저면이 상기 트랜치 소자 분리막의 저면에 닿도록 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 홈의 깊이는, 접합 영역의 예정 깊이인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 반도체 기판의 홈내에 제 1 도전형의 제 2 웰을 형성하는 단계는, 상기 소정 부분 식각이 이루어진 반도체 기판 결과물 상부에 실리콘층을 소정 두께로 증착하는 단계; 상기 실리콘층을 상기 반도체 기판상의 패드 산화막이 노출될때까지 화학적 기계적 연마하는 단계; 및 상기 실리콘층에 제 1 도전형의 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 실리콘층의 두께는 상기 반도체 기판의 식각 깊이 보다 두꺼운 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서, 상기 접합 영역을 형성하는 단계는, 상기 게이트 전극 양측의 반도체 기판에 제 2 도전형의 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 절연 스페이서를 형성하는 단계; 및 상기 절연 스페이서 양측의 반도체 기판에 고농도 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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