KR20020010790A - 메탈콘택의 형성 방법 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003014 reinforcing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
본 발명은 필드산화막의 언더컷에 의한 콘택의 누설을 방지하는데 적합한 메탈콘택의 형성 방법에 관한 것으로, 반도체기판에 소자분리를 위한 트렌치를 형성하는 제 1 단계; 상기 트렌치의 측벽에 틸트이온주입을 실시하여 고농도의 제 1 불순물층을 형성하는 제 2 단계; 상기 트렌치에 매립되는 필드산화막을 형성하는 제 3 단계; 상기 제 3 단계의 결과물상에 게이트전극을 형성하는 제 4 단계; 상기 게이트전극을 마스크로 이용한 고농도 불순물 이온주입으로 상기 제 1 불순물층에 접합는 제 2 불순물층을 형성하는 제 5 단계; 상기 제 5 단계의 결과물상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판과 필드산화막의 소정부분을 노출시키는 제 6 단계; 및 상기 노출된 콘택영역에 메탈을 형성한 후, 선택적으로 식각하여 상기 제 2 불순물층에 접하는 콘택을 형성하는 제 7 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 필드산화막(Field oxide)의 언더컷(Undercut)에 의해 발생되는 메탈콘택의 누설전류를 개선시킨 반도체소자의 제조 방법에 관한 것이다.
도 1은 종래기술에 따른 메탈콘택과 필드산화막의 오버랩을 도시한 도면으로서, 메탈콘택의 CD(Critical Dimension)가 크게 정의되거나, 오버레이(Overlay)가 흔들려 반도체기판(11)의 활성영역에 형성되는 메탈콘택(19b)이 필드산화막(13)에 오버랩된다. 즉, 메탈콘택마스크시 콘택크기가 커지고 +X축으로 오버레이가 흔들려 필드산화막(13)의 오버랩이 발생한다(A).
도 2는 종래기술에 따라 형성된 메탈콘택을 도시한 도면으로서, 상기 메탈콘택의 형성 방법을 간략히 설명하면, 반도체기판(11)을 소정깊이만큼 식각하여 STI(Shallow Trench Isolation)형 트렌치(12)를 형성한다. 이어 상기 트렌치(12)에 매립되는 필드산화막(13)을 형성한 다음, 상기 반도체기판(11)상에 폴리실리콘을 증착한 후, 상기 폴리실리콘을 선택적으로 식각하여 게이트전극(14)을 형성한다.
이어 상기 게이트전극(14)을 마스크로 이용한 저농도 불순물 이온주입으로 LDD(Lightly Doped Drain)를 위한 N- 도핑층(15)을 형성하고, 상기 게이트전극(14)을 포함한 전면에 측벽용 절연막을 형성한다. 이어 상기 측벽용 절연막을 에치백하여 상기 게이트전극(14)에 접하는 스페이서(16)를 형성한 후, 상기 스페이서(16)및 게이트전극(14)을 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인을 위한 N+ 도핑층(17)을 형성한다.
이어 상기 구조 전면에 층간절연막(18)을 형성한 다음, 콘택마스크를 이용하여 상기 층간절연막(18)을 선택적으로 식각하여 후속 메탈콘택이 형성될 부분을 오픈시킨다. 이어 오픈된 반도체기판(11)상에 배리어메탈(19a), 콘택메탈(19b)의 적층구조로 이루어지는 메탈콘택을 형성한다.
상술한 종래기술은 셀동작시 'B'부분이 얕아진 N+ 도핑층(17)을 통해 터널링 누설전류(Tunneling leakage current)가 발생하는 원인이 되며, 필드산화막(13)과 활성영역간 오버랩 마진(Overlap margin)을 충분하게 줄 수 없는 즉, 칩크기를 감소시키는 최근의 기술에서 다발되고 있는 문제점이다.
상기한 문제점은 메탈콘택뿐만이 아닌 활성영역으로 콘택되는 모든 메탈콘택에서 발생하고 있는 문제점이다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 필드산화막 언더컷에 의한 접합의 손실 부분에 해당하는 접합을 보강해주어 콘택의 누설전류를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 필드산화막과 활성영역의 오버랩을 도시한 도면,
도 2는 종래기술에 따른 메탈콘택의 형성방법을 개략적으로 도시한 도면,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 메탈콘택의 형성 방법을 도시한 도면,
도 4는 본 발명의 다른 실시예에 따른 메탈콘택의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 질화막 24 : 소자분리마스크
25 : 트렌치 26 : 제 1 N+ 도핑층
27 : 게이트전극 28 : N- 도핑층
29 : 스페이서 30 : 제 2 N+ 도핑층
31 : 층간절연막 32 : 배리어메탈
33 : 메탈콘택
상기의 목적을 달성하기 위한 본 발명의 메탈콘택의 형성 방법은 반도체기판에 소자분리를 위한 트렌치를 형성하는 제 1 단계; 상기 트렌치의 측벽에 틸트이온주입을 실시하여 고농도의 제 1 불순물층을 형성하는 제 2 단계; 상기 트렌치에 매립되는 필드산화막을 형성하는 제 3 단계; 상기 제 3 단계의 결과물상에 게이트전극을 형성하는 제 4 단계; 상기 게이트전극을 마스크로 이용한 고농도 불순물 이온주입으로 상기 제 1 불순물층에 접합는 제 2 불순물층을 형성하는 제 5 단계; 상기 제 5 단계의 결과물상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판과 필드산화막의 소정부분을 노출시키는 제 6 단계; 및 상기 노출된 콘택영역에 메탈을 형성한 후, 선택적으로 식각하여 상기 제 2 불순물층에 접하는 콘택을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 메탈콘택의 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 패드산화막(22), 질화막(23)을 순차적으로 증착한 다음, 상기 질화막(23)상에 감광막을 도포하고 노광 및 현상공정으로 선택적으로 패터닝하여 소자분리마스크(24)를 형성한다.
이어 상기 소자분리마스크(Isolation Mask)(24)를 이용하여 하부의 질화막(23) 및 패드산화막(22)을 식각하여 필드산화막이 형성될 부분을 노출시킨 다음, 계속해서 하부의 반도체기판(21)을 소정깊이만큼 식각하여 STI(Shallow Trench Isolation)형 트렌치(25)를 형성한다.
도 3b에 도시된 바와 같이, 상기 소자분리마스크(24)를 제거한 다음, 상기 트렌치(25)의 측벽에 틸트이온주입(Tilt ion implant)을 실시하여 얕은 제 1 N+ 도핑층(26)을 형성한다. 이 때, 상기 질화막(23)은 틸트이온주입시 과도하게 깊이 도핑되는 것을 방지하는 역할을 한다.
도 3c에 도시된 바와 같이, 상기 트렌치(25)에 매립되는 필드산화막(25a)을 형성한 다음, 상기 패드산화막(22) 및 질화막(23)을 제거하고, 상기 반도체기판 (21)상에 폴리실리콘을 증착한 후, 상기 폴리실리콘을 선택적으로 식각하여 게이트전극(27)을 형성한다.
이어 상기 게이트전극(27)을 마스크로 이용한 저농도 불순물 이온주입으로 상기 제 1 N+ 도핑층(26)에 접하는 LDD(Lightly Doped Drain)를 위한 N- 도핑층 (28)을 형성하고, 상기 게이트전극(27)을 포함한 전면에 측벽용 절연막을 형성한다. 이어 상기 측벽용 절연막을 에치백하여 상기 게이트전극(27)에 접하는 스페이서(29)를 형성한 후, 상기 스페이서(29) 및 게이트전극(27)을 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인을 위한 제 2 N+ 도핑층(30)을 형성한다.
도 3d에 도시된 바와 같이, 상기 도 4c의 구조 전면에 층간절연막(31)을 형성한 다음, 콘택마스크를 이용하여 상기 층간절연막(31)을 선택적으로 식각하여 메탈콘택을 오픈시킨다.
이어 오픈된 반도체기판(21)상에 배리어메탈(32)을 증착한 다음, 선택적으로 식각하고, 상기 배리어메탈(32)상에 콘택메탈을 증착한다. 이어 상기 콘택메탈을 선택적으로 식각하여 메탈콘택(33)을 형성한다.
도 4는 본 발명의 다른 실시예에 따른 메탈콘택의 형성 방법을 개략적으로 도시한 도면으로서, PMOS영역에 이중 P+ 도핑층(34,35)을 형성한다. 여기서, 나머지 부분은 본 발명의 일실시예와 동일한 도면부호를 부여하였다.
상술한 바와 같이, 본 발명의 실시예는 STI형성을 위한 반도체기판에 트렌치를 형성한 후, 활성영역측의 접합에 해당하는 N+, P+ 도핑층 즉, N-/N+/N+ 또는 P-/P+/P+의 3중구조를 형성하므로써 필드산화막의 언더컷에 의한 접합의 손실 부분에 해당하는 접합을 보강해주어 후속 셀동작시 메탈콘택에서의 누설전류를 방지한다.
상기한 방법을 콘택플러그에 적용할 시, GIDL(Gate Induced Drain Leakage)에 의한 누설전류를 유발하지 않으면서 콘택누설을 방지할 수 있는 방법이 될 수 있다. 즉, 얕은 접합에는 영향을 주지 않으면서 콘택 누설의 원인이 되는 부분에 대해서만 선택적으로 접합을 보강하여 누설전류를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 소스/드레인을 형성하기 전에 N+ 도핑층을 먼저 형성해주므로써, 후속 필드산화막의 언더컷에 의한 콘택의 누설전류를 방지하여 소자의 소율을 향상시킬 수 있는 효과가 있다.
또한, 콘택 대 필드산화막의 오버랩에 영향을 받지 않으므로 충분한 오버레이 마진을 확보할 수 있어 셀 크기를 줄일 수 있는 효과가 있다.
Claims (4)
- 반도체소자의 제조 방법에 있어서,반도체기판에 소자분리를 위한 트렌치를 형성하는 제 1 단계;상기 트렌치의 측벽에 틸트이온주입을 실시하여 고농도의 제 1 불순물층을 형성하는 제 2 단계;상기 트렌치에 매립되는 필드산화막을 형성하는 제 3 단계;상기 제 3 단계의 결과물상에 게이트전극을 형성하는 제 4 단계;상기 게이트전극을 마스크로 이용한 고농도 불순물 이온주입으로 상기 제 1 불순물층에 접합는 제 2 불순물층을 형성하는 제 5 단계상기 제 5 단계의 결과물상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판과 필드산화막의 소정부분을 노출시키는 제 6 단계; 및상기 노출된 콘택영역에 메탈을 형성한 후, 선택적으로 식각하여 상기 제 2 불순물층에 접하는 콘택을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 1 불순물층은 N 또는 P형 도전형이고, 상기 제 2 불순물층은 N 또는P형 도전형인 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 1 단계는,상기 반도체기판상에 패드산화막, 질화막을 순차적으로 형성하는 단계;상기 질화막 및 패드산화막을 선택적으로 식각하여 후속 필드산화막이 형성될 부분을 노출시키는 단계; 및상기 선택적으로 식각된 질화막 및 패드산화막을 마스크로 이용하여 하부의 상기 반도체기판을 소정깊이만큼 식각하여 상기 트렌치를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 2 단계에서,상기 틸트이온주입시 상기 질화막을 마스크로 이용하는 것을 특징으로 하는 메탈콘택의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000044270A KR20020010790A (ko) | 2000-07-31 | 2000-07-31 | 메탈콘택의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000044270A KR20020010790A (ko) | 2000-07-31 | 2000-07-31 | 메탈콘택의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020010790A true KR20020010790A (ko) | 2002-02-06 |
Family
ID=19680972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000044270A KR20020010790A (ko) | 2000-07-31 | 2000-07-31 | 메탈콘택의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020010790A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688563B1 (ko) * | 2005-07-26 | 2007-03-02 | 삼성전자주식회사 | 공유 콘택 구조의 반도체 소자 및 그 제조 방법 |
| US8211769B2 (en) | 2010-04-30 | 2012-07-03 | Hynix Semiconductor Inc. | Method for forming junctions of vertical cells in semiconductor device |
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2000
- 2000-07-31 KR KR1020000044270A patent/KR20020010790A/ko not_active Application Discontinuation
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Legal Events
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| WITN | Withdrawal due to no request for examination |