KR20020096739A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트가 형성되지 않는 영역의 반도체 기판에 선택적으로 이온 주입 공정을 실시한 후 산화막을 성장시켜 게이트 산화막으로 사용되는 부분과 스크린 산화막으로 사용되는 부분의 두께를 다르게 하여 이후 게이트를 형성한 후 게이트 에지에서 버즈빅이 발생되도록 함으로써 전기장을 완화시켜 GIDL 현상을 방지하고 자기정렬 식각 공정을 실시함으로써 이후 공정에서의 문제점을 해결할 수 있게 되어 반도체 소자의 리프레쉬 특성 및 셀 트랜지스터의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.

Description

반도체 소자의 게이트 전극 형성 방법{Method of forming a gate electrode in a semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 반도체 기판에 선택적으로 이온 주입 공정을 실시한 후 산화막을 성장시켜 게이트 산화막으로 사용되는 부분과 스크린 산화막으로 사용되는 부분의 두께를 다르게 하여 게이트 에지에서 버즈빅이 발생되도록 함으로써 전기장을 완화시켜 GIDL 현상을 방지하고 반도체 소자의 리프레쉬 특성 및 셀 트랜지스터의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서 셀 사이즈 또한 급격히 축소되고 있다. 이에 따라 셀 트랜지스터의 소오스 및 드레인 콘택 사이즈도 축소되게 된다. 이러한 콘택 사이즈의 축소에 따른 콘택 불량을 해결하기 위한 하나의 방법으로 자기정렬 식각 공정을 이용하여 게이트 전극을 형성한다. 이러한 자기정렬 식각 공정을 실시하기 위해 게이트로 사용되는 도전층 상부에 질화막을 형성하게 된다.
그럼, 도 1을 이용하여 상기한 질화막을 형성한 후 자기정렬 식각 공정을 실시하여 게이트 전극을 형성하는 방법을 설명하면 다음과 같다.
반도체 기판(11) 상의 소정 영역에 소자 분리막(12)이 형성된다. 소자 분리막(12)은 예를들어, 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 산화막을 형성하는 트렌치형 소자 분리막이 사용된다. 그리고, 전체 구조 상부에 게이트 산화막(13), 폴리실리콘막(14) 및 텅스텐막(15)을 순차적으로 형성한 후 그 상부에 질화막(16)을 형성한다. 질화막(16)은 상기한 바와 같이 자기정렬 식각 공정으로 게이트 전극을 형성할 때 마스크로 사용하기 위해 형성하는 것이다. 게이트 마스크를 이용한 사진 및 식각 공정으로 질화막(16)을 패터닝한다. 그리고, 패터닝된 질화막(16)을 마스크로 이용한 자기정렬 식각 공정으로 텅스텐막(15), 폴리실리콘막(14) 및 게이트 산화막(13)을 패터닝하여 게이트 전극을 형성한다. 그리고, 산화 공정을 실시하여 폴리실리콘막(14) 측벽 및 반도체 기판(11) 상부에 얇은 산화막(17)을 형성한다. 여기서, 반도체 기판(11) 상부에 형성된 산화막(17)은 이후 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 저농도 불순물 영역을 형성하는 공정에서 스크린 산화막으로 사용된다.
상기와 같은 공정에서 산화막(17)을 형성하기 위한 산화 공정을 실시할 때 질화막(16)의 스트레스, 즉 질화막(16)이 반도체 기판(11)쪽으로 누르는 압력으로 인해 게이트 전극의 에지(edge)에서 버즈빅 성장을 억제하게 된다. 버즈빅이 성장되지 않는 게이트 에지에서의 형상(A)을 도 2에 도시하였다. 이와 같이 게이트 에지에서 버즈빅이 성장되지 않기 때문에 전기장(electric field)이 증가하게 된다. 이로 인하여 GIDL(Gate Induced Drain Leakage) 현상이 증가하게 되며, 이는 반도체 소자의 리프레쉬(refresh) 특성을 저하시키며, 셀 트랜지스터의 수명을 단축시켜 신뢰성 문제를 야기시킨다.
본 발명의 목적은 GIDL 현상을 억제하여 반도체 소자의 리프레쉬 특성을 향상시키고, 트랜지스터의 수명을 연장시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 에지에서 버즈 빅을 유발시켜 전기장의 증가를 억제할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.
본 발명의 또다른 목적은 게이트 산화막을 성장시킬 때 게이트 전극이 형성되는 부분과 다른 부분의 성장 속도를 다르게 하여 버즈빅을 유발시킴으로써 전기장의 증가를 억제할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.
도 1은 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 도 1의 A 부분의 확대 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4(a) 및 도 4(b)는 도 3의 B 부분 및 C 부분의 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판12 및 22 : 소자 분리막
13 : 게이트 산화막14 및 25 : 폴리실리콘막
15 및 26 : 텅스텐막16 및 27 : 질화막
17 및 24 : 산화막23 : 감광막 패턴
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 반도체 기판상에 선택적으로 불순물 이온 주입 공정을 실시하는 단계와, 상기 감광막 패턴을 제거한 후 산화 공정을 실시하여 상기 불순물 이온이 주입된 영역에서 상기 불순물 이온이 주입되지 않은 영역보다 산화막이 더 두껍게 성장되도록 하는 단계와, 전체 구조 상부에 도전체막 및 질화막을 형성하는 단계와, 상기 질화막 및 도전체막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(21) 상의 소정 영역에 소자 분리막(22)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 소자 분리막(22)은 예를들어 반도체 기판(21)의 소정 영역을 식각하여 트렌치를 형성한 후 트렌치를 산화막으로 매립하는 소위 트렌치형 소자 분리막으로 형성한다. 전체 구조 상부에 감광막을 도포한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 액티브 영역의 반도체 기판(21) 상부에 감광막 패턴(23)을 형성한다. 감광막 패턴(23)은 게이트 마스크를 이용한 노광 및 현상 공정에 의해 형성되므로 게이트 패턴과 동일하게 형성된다. 감광막 패턴(23)을 마스크로 반도체 기판(21)상에 붕소 이온 주입 공정을 실시한다.
도 3(b)를 참조하면, 선택적으로 붕소 이온이 주입된 반도체 기판(21)에 산화 공정을 실시하여 산화막(24)을 성장시킨다. 이때, 산화막(24)은 "B" 부분 및 이의 확대 단면도인 도 4(a)에 도시된 바와 같이 붕소 이온이 주입된 영역의 산화막 성장 속도가 붕소 이온이 주입되지 않은 영역의 산화막 성장 속도보다 빠르기 때문에 성장 두께가 다르게 된다. 여기서, h는 붕소 이온이 주입되지 않은 영역의 게이트 산화막 성장 두께이고, h'는 붕소 이온이 주입된 영역의 게이트 산화막 성장 두께이다. 따라서, 산화막(24)은 붕소 이온이 주입되지 않은 영역, 즉 게이트 산화막으로 사용될 영역의 산화막 성장 두께를 기준으로 성장시킨다. 한편, 붕소 이온이주입된 영역의 산화막(24) 성장 두께는 붕소 이온이 주입되지 않은 영역의 산화막(24) 성장 두께보다 약 20∼25% 정도 더 두껍게 되도록 한다. 이는 붕소 이온의 주입량에 따라 조절된다. 즉, h:h'=1:1.2∼1:1.25정도의 비율을 갖도록 한다. 예를들어, 붕소 이온이 주입되지 않은 영역의 산화막 성장 두께가 50∼100Å일 경우 붕소 이온이 주입된 영역의 산화막 성장 두께는 60∼125Å 정도가 된다.
도 3(c)를 참조하면, 전체 구조 상부에 폴리실리콘막(25), 텅스텐막(26) 및 질화막(27)을 순차적으로 형성한다. 여기서는 텅스텐막(26)을 예로하였지만 그밖의 금속막을 사용할 수도 있다. 질화막(27) 상부에 감광막(도시안됨)을 도포한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막을 패터닝한다. 감광막 패턴을 마스크로 질화막(27)을 식각하여 패터닝한 후 감광막 패턴을 제거한다. 그리고, 패터닝된 질화막(27)을 마스크로 텅스텐막(26) 및 폴리실리콘막(25)을 식각하여 산화막(24)을 노출시킴으로써 게이트 전극을 형성한다. 이때, "C" 부분 및 이의 확대 단면도인 도 4(b)에 도시된 바와 같이 게이트 에지에서 버즈빅이 형성되어 있다. 여기서, 게이트 전극을 폴리실리콘막(25) 및 텅스텐막(26)의 이중 구조로 형성하였지만, 텅스텐막(26) 대신에 텅스텐 실리사이드막등의 실리사이드막을 형성할 수 있다. 한편, 게이트 전극 하부에 잔류하는 산화막(24)은 게이트 산화막으로 작용하고, 그 이외의 산화막(24)은 저농도 불순물 주입 공정을 실시할 때 스크린 산화막으로 사용된다. 이후 스크린 산화막으로 사용된 산화막은 저농도 불순물 이온 주입 공정을 실시한 후 제거된다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판에 선택적으로 이온 주입 공정을 실시한 후 산화막을 성장시킴으로써 게이트 산화막으로 사용되는 부분과 스크린 산화막으로 사용되는 부분의 두께를 다르게 하여 게이트 에지에서 버즈빅이 발생되도록 한다. 이에 따라 전기장을 완화시켜 GIDL 현상을 방지하고 자기정렬 식각 공정을 실시함으로써 이후 공정에서의 문제점을 해결할 수 있게 되어 반도체 소자의 리프레쉬 특성 및 셀 트랜지스터의 신뢰성을 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판의 소정 영역에 선택적으로 불순물 이온 주입 공정을 실시하는 단계와,
    산화 공정을 실시하여 상기 반도체 기판 상부에 산화막을 성장시키는 단계와,
    전체 구조 상부에 도전체막 및 질화막을 형성하는 단계와,
    상기 질화막 및 도전체막을 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 상기 불순물 이온은 붕소 이온인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서, 상기 불순물 이온은 게이트 전극이 형성되는 영역 이외의 영역에만 선택적으로 주입되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서, 상기 산화막은 상기 불순물 이온이 주입된 영역에서 상기 불순물 이온이 주입되지 않은 영역보다 두껍게 성장되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 4 항에 있어서, 상기 불순물 이온이 주입된 영역에서 성장된 산화막 두께의 비와 상기 불순물 이온이 주입되지 않은 영역에서 성장된 산화막 두께의 비는 1.2:1 내지 1.25:1인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 1 항에 있어서, 상기 도전체막은 폴리실리콘막 및 금속막의 적층 구조인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 1 항에 있어서, 상기 도전체막은 폴리실리콘막 및 실리사이드막의 적층 구조인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 반도체 기판 상부에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 상기 반도체 기판상에 선택적으로 불순물 이온주입 공정을 실시하는 단계와,
    상기 감광막 패턴을 제거한 후 산화 공정을 실시하여 상기 불순물 이온이 주입된 영역에서 상기 불순물 이온이 주입되지 않은 영역보다 산화막이 더 두껍게 성장되도록 하는 단계와,
    전체 구조 상부에 도전체막 및 질화막을 형성하는 단계와,
    상기 질화막 및 도전체막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제 8 항에 있어서, 상기 감광막 패턴은 게이트 마스크를 이용한 노광 및 현상 공정에 의해 패터닝되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제 8 항에 있어서, 상기 불순물 이온은 붕소 이온인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  11. 제 8 항에 있어서, 상기 불순물 이온이 주입된 영역에서 성장된 산화막 두께의 비와 상기 불순물 이온이 주입되지 않은 영역에서 성장된 산화막 두께의 비는1.2:1 내지 1.25:1인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  12. 제 8 항에 있어서, 상기 도전체막은 폴리실리콘막 및 금속막의 적층 구조인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  13. 제 8 항에 있어서, 상기 도전체막은 폴리실리콘막 및 실리사이드막의 적층 구조인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  14. 제 8 항에 있어서, 상기 게이트 전극은 상기 질화막 상부에 감광막을 형성한 후 게이트 마스크를 이용한 노광 및 현상 공정으로 상기 감광막을 패터닝하는 단계와,
    상기 패터닝된 감광막을 마스크로 상기 질화막을 식각하는 단계와,
    상기 패터닝된 감광막을 제거한 후 상기 식각된 질화막을 마스크로 자기정렬 식각 공정을 실시하여 상기 도전체막을 식각하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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