JP2005142528A - モストランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】本発明の目的は、電流漏れを防止し、オフ電流の調節にあたってより大きな工程マージンを確保できる、モストランジスタ及びその製造方法を提供することにある。本発明の他の目的は、従来と同一なゲート線間幅でより安定した素子を実現するモストランジスタ及びその製造方法の提供にある。
【解決手段】モストランジスタ及びその製造方法に関し、本発明では、シリコンウエハーとゲート電極間にエピタキシャル層を配設し、ソース及びドレーンを含む不純物領域を、エピタキシャル層に形成する極低濃度不純物領域、シリコンウエハーに形成する低濃度不純物領域、及び高濃度不純物領域（ソース及びドレーン領域）の３領域から形成するモストランジスタ及びその製造方法を提供する。
【選択図】図２
【解決手段】モストランジスタ及びその製造方法に関し、本発明では、シリコンウエハーとゲート電極間にエピタキシャル層を配設し、ソース及びドレーンを含む不純物領域を、エピタキシャル層に形成する極低濃度不純物領域、シリコンウエハーに形成する低濃度不純物領域、及び高濃度不純物領域（ソース及びドレーン領域）の３領域から形成するモストランジスタ及びその製造方法を提供する。
【選択図】図２
Description
本発明は半導体素子及びその製造方法に関し、詳しくはモストランジスタ及びその製造方法に関する。
モストランジスタは、フィールド効果トランジスタ（field effect transistor、ＦＥＴ）の一種であって、半導体基板に形成されたソース、ドレーン領域と、このソース及びドレーン領域が形成された半導体基板上にゲート酸化膜及びゲートが形成された構造である。
このようなモストランジスタの構造で、電極であるソース、ドレーン、ゲート上部には、各々電気的信号を印加するための金属配線が連結されて素子を作動させる。
前記のような構造のモストランジスタの製造方法について説明する。
まず、シリコンウエハーの活性領域（active region）の表面に、ゲート酸化膜及びゲート電極として用いられるポリシリコンを順に積層し、ポリシリコンをマスクにして素子領域のシリコンウエハーにＰ型またはＮ型ドパントを低濃度にイオン注入してＬＤＤ（lightly doped drain）を形成し、ポリシリコンの両側壁にスペーサ（spacer）を形成する。
その後、スペーサ及びポリシリコンをマスクにして素子領域のシリコンウエハーにＬＤＤと同様の導電型のドパントを高濃度にイオン注入して素子領域のシリコンウエハーにソース、ドレーンを形成する。
前記方法によって製造されたモストランジスタにおいて、近来、集積度を上げるためにゲートの線間幅（critical dimension、ＣＤ）を縮少しているが、前記ゲートの線間幅が縮少されるとチャンネルの長さが短くなり、不純物イオンが注入されたソース及びドレーン領域で不純物イオンが拡散されて前記チャンネルの長さが更に短くなる。
これと関連する技術として、特許文献１にエピタキシャル層を用いてチャンネル領域を形成する技術が開示されており、また特許文献２に素子領域にエピタキシャル層を形成してソース/ドレーンの拡散領域を低減する技術が開示されている。
米国特許番号第５，６２７，０９７号公報
米国特許番号第５，８７２，０３９号公報
これと関連する技術として、特許文献１にエピタキシャル層を用いてチャンネル領域を形成する技術が開示されており、また特許文献２に素子領域にエピタキシャル層を形成してソース/ドレーンの拡散領域を低減する技術が開示されている。
このように、チャンネルの長さが過度に短くなると、上記のＬＤＤ構造を採用しても電流漏れが生じて直流でオフ電流（off-current）を調節し難いといった問題点があった。また、ソース/ドレーン接合空乏領域（depletion region）がぶつかって生じるブレークダウン（break down）現象が発生する問題点があった。ここで、前記電流漏れは動作電圧よりも低い電圧でキャリアがチャンネルを通じてソースからドレーンに移動することによって発生する。このため、小型化に有利な新たな構造のモストランジスタ及びその製造方法が要求されることとなる。
本発明の目的は、電流漏れを防止し、オフ電流の調節にあたってより大きな工程マージンを確保できるモストランジスタ及びその製造方法を提供することにある。また、本発明の目的は、従来と同一なゲート線間幅でより安定した素子を実現するモストランジスタ及びその製造方法の提供にある。
前記目的を達するために、請求項１に記載の発明は、モストランジスタ製造方法であって、半導体基板に低濃度不純物領域を形成する段階と、低濃度不純物領域間の半導体基板にエピタキシャル層及びゲート酸化膜を順に配設する段階と、ゲート酸化膜上に前記エピタキシャル層よりも小さい線間幅のゲートを形成する段階と、ゲートをマスクにして前記エピタキシャル層に極低濃度不純物領域を形成する段階と、ゲート及びエピタキシャル層の側壁にスペーサを形成する段階と、スペーサをマスクにして半導体基板にソース及びドレーン領域を形成する段階と、を含むことを特徴とする。
請求項１に記載の発明によれば、シリコンウエハーとゲート電極との間にエピタキシャル層を配設し、ソース及びドレーンを有する不純物領域を、エピタキシャル層に形成する極低濃度不純物領域、シリコンウエハーに形成する低濃度不純物領域、及び高濃度不純物領域（ソース及びドレーン領域）の３領域で形成した、モストランジスタの製造方法により達成することができる。
請求項２に記載の発明は、請求項１に記載のモストランジスタ製造方法であって、前記低濃度不純物領域を形成する段階は、前記半導体基板上に感光膜パターンを形成する段階と、前記感光膜パターンをマスクにして半導体基板に不純物を低濃度に注入する段階と、感光膜パターンを除去する段階と、を含むことを特徴とする。
請求項２に記載の発明によれば、前記低濃度不純物領域を形成する段階は、半導体基板上に感光膜パターンを形成する段階と、感光膜パターンをマスクにして半導体基板に不純物を低濃度に注入する段階と、及び感光膜パターンを除去する段階と、からなるのが好ましい。
請求項３に記載の発明は、請求項１に記載のモストランジスタ製造方法であって、前記エピタキシャル層及びゲート酸化膜を形成する段階は、半導体基板上に犠牲膜を形成する段階と、前記犠牲膜を選択的にエッチングして低濃度不純物領域間の空間を露出させるウインドーを形成する段階と、露出された半導体基板にエピタキシャル層及びゲート酸化膜を形成する段階と、を含み、前記犠牲膜は前記極低濃度不純物領域を形成した後に除去されることを特徴とする。
請求項３に記載の発明によれば、エピタキシャル層及びゲート酸化膜を形成する段階は、半導体基板上に犠牲膜を形成する段階と、前記犠牲膜を選択的にエッチングして低濃度不純物領域間の空間を露出させるウインドーを形成する段階と、及び露出された半導体基板にエピタキシャル（epitaxial）層及びゲート酸化膜を形成する段階と、を含み、犠牲膜は極低濃度不純物領域の形成段階以降に除去されるのが好ましい。
請求項４に記載の発明は、請求項３に記載のモストランジスタ製造方法であって、前記犠牲膜として１００〜１０００Åの厚さの窒化膜を用いることを特徴とする。
請求項４に記載の発明によれば、犠牲膜には１００〜１０００Åの厚さの窒化膜が用いられ、犠牲膜を除去する時には湿式エッチング処理を施すのが好ましい。
請求項５に記載の発明は、請求項３に記載のモストランジスタ製造方法であって、前記エピタキシャル層は１００〜５００Åの厚さに形成することを特徴とする。
請求項５に記載の発明によれば、半導体基板としてシリコンウエハーを使用し、エピタキシャル層は１００〜５００Åの厚さで形成するのが好ましい。
請求項６に記載の発明は、請求項１に記載のモストランジスタ製造方法であって、前記極低濃度不純物領域を形成する段階で、前記不純物イオンを極低濃度に注入する前に前記ゲート上に保護膜を形成する段階をさらに含むことを特徴とする。
請求項６に記載の発明によれば、極低濃度不純物領域を形成する段階で、不純物イオンを極低濃度に注入する前に、ゲート上に酸化膜などからなる保護膜を形成する段階をさらに含むのが好ましい。
請求項７に記載の発明は、請求項１に記載のモストランジスタ製造方法であって、前記スペーサを形成する段階の以前に、前記ゲートを含めて前記半導体基板の上部全面にキャップ酸化膜を形成する段階をさらに含むことを特徴とする。
請求項７に記載の発明によれば、スペーサとしては窒化膜が用いられ、スペーサを形成する段階の以前に、ゲートを含めて半導体基板上部の全面にキャップ酸化膜を形成する段階をさらに有するのが好ましい。
請求項８に記載の発明は、モストランジスタであって、半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層上に形成されたゲート酸化膜と、前記エピタキシャル層よりも小幅に前記ゲート酸化膜上に形成されるゲートと、前記ゲート及びエピタキシャル層の側壁に形成されたスペーサと、前記エピタキシャル層に形成される極低濃度不純物領域と、前記極低濃度不純物領域よりも高濃度の不純物注入によって半導体基板に形成される低濃度不純物領域と、前記低濃度不純物領域よりも高濃度の不純物注入によって半導体基板に形成されるソース及びドレーン領域と、を含むことを特徴とする。
請求項８に記載の発明によれば、シリコンウエハーとゲート電極との間にエピタキシャル層を配設し、ソース及びドレーンを有する不純物領域を、エピタキシャル層に形成する極低濃度不純物領域、シリコンウエハーに形成する低濃度不純物領域、及び高濃度不純物領域（ソース及びドレーン領域）の３領域で形成した、モストランジスタにより達成することができる。
請求項９に記載の発明は、請求項８に記載のモストランジスタであって、前記エピタキシャル層は１００〜５００Åの厚さに形成されることを特徴とする。
請求項９に記載の発明によれば、半導体基板としてシリコンウエハーを使用し、エピタキシャル層は１００〜５００Åの厚さで形成するのが好ましい。
請求項１０に記載の発明は、請求項８に記載のモストランジスタであって、前記ゲート上に形成される保護膜と、及び前記保護膜、エピタキシャル層、及び半導体基板上に形成されるキャップ酸化膜をさらに含むことを特徴とする。
請求項１０に記載の発明によれば、スペーサとしては窒化膜が用いられ、スペーサを形成する段階の以前に、ゲートを含めて半導体基板上部の全面にキャップ酸化膜を形成する段階をさらに有するのが好ましい。
本発明によれば、ＬＤＤ領域が極低濃度不純物領域１９と低濃度不純物領域とからなっているので、ＬＤＤ効果が一層大きくなり、電流漏れを防止し、素子の信頼性が向上する効果がある。したがって、電流漏れを防止し、オフ電流を調節するにあたってより大きな工程マージンを確保できる。また、同一なゲート幅でより安定した素子が実現できる。
以下、本発明の実施例によるモストランジスタ及びその製造方法に対して添付した図面を参照して詳細に説明する。
図２に示したように、半導体基板１１上にはエピタキシャル層１５が形成され、エピタキシャル層１５上にはゲート酸化膜１６が形成され、ゲート酸化膜１６上にはエピタキシャル層１５よりも小幅のゲート１７が形成され、ゲート１７及びエピタキシャル層１５の側壁にはスペーサ２１が形成されている。
また、ゲート１７の外側のエピタキシャル層１５には、不純物が極低濃度に注入された極低濃度不純物領域１９が形成され、エピタキシャル層１５の外側の半導体基板１１には極低濃度不純物領域１９よりも不純物濃度が高い低濃度不純物領域１３が形成され、スペーサ２１の外側の半導体基板１１には低濃度不純物領域１３よりも不純物濃度が高いソース及びドレーン領域２２が形成されている。
この時、半導体基板１１はシリコンウエハーであり、エピタキシャル層１５としてエピタキシャルシリコン層が１００〜５００Åの厚さでエピタキシャル成長されたものが好ましい。
この時、半導体基板１１はシリコンウエハーであり、エピタキシャル層１５としてエピタキシャルシリコン層が１００〜５００Åの厚さでエピタキシャル成長されたものが好ましい。
また、ゲート１７は多結晶シリコンからなることが好ましく、スペーサ２１は窒化膜からなるのが好ましい。
そして、ゲート１７上には酸化膜からなる保護膜１８が形成されることができ、保護膜１８、エピタキシャル層１５及び半導体基板１１の上にはキャップ酸化膜２０が形成されることができる。
そして、ゲート１７上には酸化膜からなる保護膜１８が形成されることができ、保護膜１８、エピタキシャル層１５及び半導体基板１１の上にはキャップ酸化膜２０が形成されることができる。
前記したように、本発明によるモストランジスタでは、不純物領域が互いに異なる不純物濃度の３つの領域、即ち極低濃度不純物領域１９、低濃度不純物領域１３、及び高濃度不純物領域であるソース及びドレーン領域２２からなるので、ＬＤＤ効果が一層増加する。
従来、不純物領域を低濃度不純物領域及び高濃度不純物領域の２つの領域から形成することによって、動作電圧よりも低い電圧でキャリアがチャンネルを通じてソースからドレーンに移動することで生じる電流漏れを防止し、動作電圧の安定性を向上させた。これをＬＤＤ効果と称し、本願発明の実施例では、前記不純物領域が３つの領域から構成され、前記ＬＤＤ効果が一層増加する。
従来、不純物領域を低濃度不純物領域及び高濃度不純物領域の２つの領域から形成することによって、動作電圧よりも低い電圧でキャリアがチャンネルを通じてソースからドレーンに移動することで生じる電流漏れを防止し、動作電圧の安定性を向上させた。これをＬＤＤ効果と称し、本願発明の実施例では、前記不純物領域が３つの領域から構成され、前記ＬＤＤ効果が一層増加する。
以下、前記構成のモストランジスタを製造する方法について詳細に説明する。
まず、図１Ａに示したように、半導体基板１１上に感光膜を塗布した後、通常の写真エッチング工程を行って感光膜をパターニングすることにより、半導体基板１１に設定幅の感光膜パターン１２を形成する。次いで、感光膜パターン１２をマスクにして半導体基板１１に不純物イオンを低濃度に注入して低濃度不純物領域１３を形成する。この時、低濃度不純物領域１３は、通常のＬＤＤ構造の低濃度不純物領域と同じレベルの不純物濃度を持つように形成する。
前記感光膜パターン１２は、低濃度不純物領域１３を形成した後に除去する。
まず、図１Ａに示したように、半導体基板１１上に感光膜を塗布した後、通常の写真エッチング工程を行って感光膜をパターニングすることにより、半導体基板１１に設定幅の感光膜パターン１２を形成する。次いで、感光膜パターン１２をマスクにして半導体基板１１に不純物イオンを低濃度に注入して低濃度不純物領域１３を形成する。この時、低濃度不純物領域１３は、通常のＬＤＤ構造の低濃度不純物領域と同じレベルの不純物濃度を持つように形成する。
前記感光膜パターン１２は、低濃度不純物領域１３を形成した後に除去する。
次に、図１Ｂに示したように、半導体基板１１の上部全面に犠牲膜１４を蒸着し、前記犠牲膜１４を選択的にエッチングして低濃度不純物領域１３間の半導体基板１１を露出させるウインドーＷを形成する。この時、前記犠牲膜１４として窒化膜を１００〜１０００Åの厚さで形成するのが好ましい。
次に、図１Ｃに示したように、前記ウインドーＷの内側に半導体基板１１にエピタキシャル層１５を成長させる。
半導体基板にシリコンウエハーを用いる場合、エピタキシャル層として半導体基板と同じ物質であるエピタキシャルシリコン層をエピタキシャル成長させるのが好ましい。このようなエピタキシャル層１５は、１００〜５００Åの厚さで形成するのが好ましい。次いで、エピタキシャル層１５上にゲート酸化膜１６を形成した後、ゲート酸化膜１６上にエピタキシャル層１５よりも小幅のゲート１７を形成する。
半導体基板にシリコンウエハーを用いる場合、エピタキシャル層として半導体基板と同じ物質であるエピタキシャルシリコン層をエピタキシャル成長させるのが好ましい。このようなエピタキシャル層１５は、１００〜５００Åの厚さで形成するのが好ましい。次いで、エピタキシャル層１５上にゲート酸化膜１６を形成した後、ゲート酸化膜１６上にエピタキシャル層１５よりも小幅のゲート１７を形成する。
上記のゲート１７は、ゲート酸化膜１６を含めて犠牲膜１４の上部全面に所望のゲートの高さに当たる厚さに多結晶シリコン層を形成した後、写真エッチング工程で多結晶シリコン層を選択的にエッチングすることによって形成できる。
次に、図１Ｄに示したように、ゲート１７をマスクにしてエピタキシャル層１５に不純物イオンを注入して極低濃度不純物領域１９を形成する。この時、極低濃度不純物領域１９は、低濃度不純物領域１３に比べて不純物濃度をより低く調節する。
極低濃度不純物領域１９の形成のための不純物イオンの注入前に、イオン注入工程時の損傷からゲート１７を保護するために、ゲート１７上に酸化膜などからなる保護膜１８を形成することもできる。次いで、犠牲膜１４を除去した後、保護膜１８、ゲート酸化膜１６を含めて半導体基板１１の上部全面にキャップ酸化膜２０を形成する。
極低濃度不純物領域１９の形成のための不純物イオンの注入前に、イオン注入工程時の損傷からゲート１７を保護するために、ゲート１７上に酸化膜などからなる保護膜１８を形成することもできる。次いで、犠牲膜１４を除去した後、保護膜１８、ゲート酸化膜１６を含めて半導体基板１１の上部全面にキャップ酸化膜２０を形成する。
次に、図２に示したように、ゲート１７及びエピタキシャル層１５の側方にスペーサ２１を形成する。
スペーサ２１は、キャップ酸化膜２０の上部全面に窒化膜を蒸着した後、ゲート１７上面上のキャップ酸化膜２０が露出されるまで窒化膜を全面エッチングし、ゲート１７及びエピタキシャル層１５の側方に窒化膜を残すことによって形成される。
次に、スペーサ２１及びゲート１７をマスクにして半導体基板１１に不純物イオンを高濃度に注入してソース及びドレーン領域２２を形成する。
スペーサ２１は、キャップ酸化膜２０の上部全面に窒化膜を蒸着した後、ゲート１７上面上のキャップ酸化膜２０が露出されるまで窒化膜を全面エッチングし、ゲート１７及びエピタキシャル層１５の側方に窒化膜を残すことによって形成される。
次に、スペーサ２１及びゲート１７をマスクにして半導体基板１１に不純物イオンを高濃度に注入してソース及びドレーン領域２２を形成する。
これで本発明によるモストランジスタの製造が完了する。
以上のことより、ＬＤＤ領域が極低濃度不純物領域１９と低濃度不純物領域とからなっているので、ＬＤＤ効果が一層大きくなり、電流漏れを防止し、素子の信頼性が向上する効果がある。したがって、電流漏れを防止し、オフ電流を調節するにあたってより大きな工程マージンを確保できる。また、同一なゲート幅でより安定した素子が実現できる。
１１ 半導体基板
１２ 感光膜パターン
１３ 低濃度不純物領域
１４ 犠牲膜
１５ エピタキシャル層
１６ ゲート酸化膜
１７ ゲート
１８ 保護膜
１９ 極低濃度不純物領域
２０ キャップ酸化膜
２１ スペーサ
２２ ソース及びドレーン領域
１２ 感光膜パターン
１３ 低濃度不純物領域
１４ 犠牲膜
１５ エピタキシャル層
１６ ゲート酸化膜
１７ ゲート
１８ 保護膜
１９ 極低濃度不純物領域
２０ キャップ酸化膜
２１ スペーサ
２２ ソース及びドレーン領域
Claims (10)
- 半導体基板に低濃度不純物領域を形成する段階と、
低濃度不純物領域間の半導体基板にエピタキシャル層及びゲート酸化膜を順に形成する段階と、
ゲート酸化膜上に前記エピタキシャル層よりも小さい線間幅のゲートを形成する段階と、
ゲートをマスクにして前記エピタキシャル層に極低濃度不純物領域を形成する段階と、
ゲート及びエピタキシャル層の側壁にスペーサを形成する段階と、
スペーサをマスクにして半導体基板にソース及びドレーン領域を形成する段階
を含む、モストランジスタ製造方法。 - 前記低濃度不純物領域を形成する段階は、
前記半導体基板上に感光膜パターンを形成する段階と、
前記感光膜パターンをマスクにして半導体基板に不純物を低濃度に注入する段階と、
感光膜パターンを除去する段階と、を含む、請求項１に記載のモストランジスタ製造方法。 - 前記エピタキシャル層及びゲート酸化膜を形成する段階は、
半導体基板上に犠牲膜を形成する段階と、
前記犠牲膜を選択的にエッチングして低濃度不純物領域間の空間を露出させるウインドーを形成する段階と、
露出された半導体基板にエピタキシャル層及びゲート酸化膜を形成する段階と、を含み、前記犠牲膜は前記極低濃度不純物領域を形成した後に除去される、請求項１に記載のモストランジスタ製造方法。 - 前記犠牲膜として１００〜１０００Åの厚さの窒化膜を用いる、請求項３に記載のモストランジスタ製造方法。
- 前記エピタキシャル層は１００〜５００Åの厚さに形成する、請求項３に記載のモストランジスタ製造方法。
- 前記極低濃度不純物領域を形成する段階で、前記不純物イオンを極低濃度に注入する前に前記ゲート上に保護膜を形成する段階をさらに含む、請求項１に記載のモストランジスタ製造方法。
- 前記スペーサを形成する段階の以前に、前記ゲートを含めて前記半導体基板の上部全面にキャップ酸化膜を形成する段階をさらに含む、請求項１に記載のモストランジスタ製造方法。
- 半導体基板上に形成されたエピタキシャル層と、
前記エピタキシャル層上に形成されたゲート酸化膜と、
前記エピタキシャル層よりも小幅に前記ゲート酸化膜上に形成されるゲートと、
前記ゲート及びエピタキシャル層の側壁に形成されたスペーサと、
前記エピタキシャル層に形成される極低濃度不純物領域と、
前記極低濃度不純物領域よりも高濃度の不純物注入によって半導体基板に形成される低濃度不純物領域と、
前記低濃度不純物領域よりも高濃度の不純物注入によって半導体基板に形成されるソース及びドレーン領域と、を含むモストランジスタ。 - 前記エピタキシャル層は１００〜５００Åの厚さに形成される、請求項８に記載のモストランジスタ。
- 前記ゲート上に形成される保護膜と、
前記保護膜、エピタキシャル層、及び半導体基板上に形成されるキャップ酸化膜をさらに含む、請求項８に記載のモストランジスタ。
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