KR100359164B1 - 트랜지스터의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000009977 dual effect Effects 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
본 발명은 엘디디(Lightly Doped Drain:LDD) 열산화 공정과 게이트 산화막 형성을 위한 열산화 공정을 한 후 게이트 전극을 형성하여 게이트 전극의 에지(Edge)부위에 듀얼(Dual) 게이트 산화막을 형성하기 위한 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 트랜지스터의 제조 방법은 LDD 열산화 공정과 게이트 산화막 형성을 위한 열산화 공정을 한 후 게이트 전극을 형성하여 게이트 전극의 에지 부위에 LDD 열산화막과 열산화막이 적층되어 일반적인 게이트 산화막보다 두껍게 형성된 듀얼 게이트 산화막을 형성하므로, 본 발명보다 두께가 얇은 게이트 산화막을 통하여 게이트 전극의 에지 부위에 발생된 게이트 차단 전류의 증가, 지아이디엘(Gate Induced Drain Leakage:GIDL)의 증가 및 붕소(B)의 확산 증가를 방지하며 그리고 웰(Well) 프로파일(Profile)의 변화 방지로 게이트 산화막의 손상을 억제하여 소자의 특성 및 수율을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 게이트 전극의 에지(Edge) 부위에 듀얼(Dual) 게이트 산화막을 형성시켜 소자의 특성 및 수율을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
소자의 집적화에 따라 게이트 전극의 저항을 저하시키기 위해 금속층 특히 텅스텐(W)층을 게이트 전극 물질로 사용하고 있는 추세이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, p형인 반도체 기판(11)상에 열산화 공정으로 산화막을 성장시킨 다음, 상기 산화막상에 다결정 실리콘층(21), 텅스텐(22), 하드 마스크(Hard Mask)층(23) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층, 다결정 실리콘층 및 산화막을 선택적으로 식각하여 게이트 산화막(12)과 게이트 전극(13)을 형성한다.
이어, 상기 감광막(15)을 제거한 후, 상기 게이트 전극(13)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 엘디디(Lightly Doped Drain:LDD) 영역(14)을 형성한다.
도 2b에서와 같이, 상기 게이트 전극(13)을 포함한 전면에 질화막을 형성하고, 상기 질화막을 에치백(Etch Back)하여 상기 게이트 전극(13) 양측의 반도체 기판(11)상에 질화막 스페이서(Spacer)(15)를 형성한다.
그리고, 상기 게이트 전극(13)과 질화막 스페이서(15)를 마스크로 고농도 n형 불순물 이온주입 공정을 실시하고, 드라이브 인 확산하므로써 상기 질화막 스페이서(15)를 포함한 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(16)을 형성한다.
그러나 종래의 트랜지스터의 제조 방법은 다음과 같은 이유에 의해 소자의 특성 및 수율이 저하되는 문제점이 있었다.
첫째, LDD 열산화막 성장 공정시 게이트 전극의 텅스텐층이 산화되기 때문에 LDD 열산화막 성장 공정을 하지 않아 게이트 전극의 중앙 부위보다 전기장이 큰 게이트 전극의 에지 부위에 게이트 누설 전류가 증가한다.
둘째, 게이트 전극의 에지 부위인 LDD 영역과 게이트 전극간의 오버랩(Overlap)이 증가하여 지아이디엘(Gate Induced Drain Leakage:GIDL)이 증가한다.
셋째, 게이트 전극을 제외한 선택 열산화 공정을 진행한 후 LDD 이온주입 공정을 할 경우, 열산화 공정의 고온에 의해 웰(Well) 프로파일(Profile)이 변화되고, 붕소(B)의 확산이 증가되어 게이트 산화막을 손상시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 LDD 열산화 공정과 게이트 산화막 형성을 위한 열산화 공정을 한 후 게이트 전극을 형성하여 게이트 전극의 에지 부위에 듀얼 게이트 산화막을 형성하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래의 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
31: 반도체 기판 32: LDD 열산화막
33: 더미층 34: 제 1 질화막 스페이서
35: 열산화막 36: 게이트 전극
37: LDD 영역 38: 제 2 질화막 스페이서
39: 소오스/드레인 영역
본 발명의 트랜지스터의 제조 방법은 채널 영역이 정의된 기판상에 제 1 열산화막과 더미층을 형성하는 단계, 상기 채널 영역의 더미층을 식각하는 단계, 상기 더미층의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서 사이의 제 1 열산화막을 식각하는 단계, 상기 질화막 스패이서를 제거하고, 열산화 공정으로 제 2 열산화막을 성장시켜 상기 채널 영역에 게이트 산화막을 형성하되, 상기 채널 영역의 에지 부분에 제 1, 제 2 열산화막 적층구조의 게이트 산화막을 형성하는 단계, 상기 게이트 산화막상에 게이트 전극을 형성하는 단계 및 상기 더미층을 제거하고, 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, p형이며 채널(Channel) 영역이 정의된 반도체 기판(31)상에 열산화 공정에 의해 LDD 열산화막(32)을 성장시킨다.
그리고, 상기 LDD 열산화막(32)상에 더미(Dummy)층(33)과 감광막을 형성한 후, 상기 감광막을 상기 채널 영역에만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 더미층(33)을 선택적으로 식각하여 상기 채널 영역의 LDD 열산화막(32)을 노출시킨 후, 상기 감광막을 제거한다.
도 2b에서와 같이, 상기 노출된 LDD 열산화막(32)을 포함한 더미층(33)상에 제 1 질화막을 형성하고 에치 백하여 상기 LDD 열산화막(32)상의 더미층(33)의 식각된 부위의 측면에 제 1 질화막 스페이서(34)를 형성한다.
그리고, 상기 더미층(33)과 제 1 질화막 스페이서(34)를 마스크로 상기 LDD 열산화막(32)을 선택적으로 식각하여 상기 제 1 질화막 스페이서(34) 사이의 LDD 열산화막(32)을 제거한다.
도 2c에서와 같이, 상기 제 1 질화막 스페이서(34)를 제거하고, 상기 LDD 열산화막(32)을 포함한 전면에 열산화 공정에 의해 열산화막(35)을 성장시켜 게이트 산화막을 형성한다.
여기서, 상기 채널 영역의 에지(Edge) 부분의 게이트 산화막은 상기 LDD 열산화막(32)상에 열산화막(35)이 적층되어 형성되기 때문에 상기 열산화막(35)만 성장된 채널 영역의 게이트 산화막보다 산화막 두께가 두껍다.
도 2d에서와 같이, 전면에 다결정 실리콘층(41), 텅스텐층(42) 및 하드 마스크층(도시하지 않음)을 순차적으로 형성한 후, 시엠피(Chemical Mechanical Polishing:CMP) 방법에 의해 평탄화 하여 상기 더미층(33)이 식각된 부위의 열산화막(35)상에 게이트 전극(36)을 형성한다.
그리고, 상기 더미층(33)을 습식 식각하여 제거한 다음, 상기 게이트 전극(36)과 LDD 열산화막(32)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인 확산함으로써 상기 게이트 전극(36) 양측의 반도체 기판(31) 표면내에 LDD 영역(37)을 형성한다.
도 2e에서와 같이, 상기 게이트 전극(36)을 포함한 전면에 제 2 질화막을 형성하고, 상기 제 2 질화막을 에치 백하여 상기 게이트 전극(36) 양측의 LDD 열산화막(32)상에 제 2 질화막 스페이서(38)를 형성한 후, 상기 제 2 질화막 스페이서(38)를 포함한 게이트 전극(36) 양측의 LDD 열산화막(32)을 제거한다.
그리고, 상기 게이트 전극(36)과 제 2 질화막 스페이서(38)를 마스크로 고농도 n형 불순물 이온주입 공정을 실시하고, 드라이브 인 확산하므로써 상기 제 2 질화막 스페이서(38)를 포함한 게이트 전극(36) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(39)을 형성한다.
본 발명의 트랜지스터의 제조 방법은 LDD 열산화 공정과 게이트 산화막 형성을 위한 열산화 공정을 한 후 게이트 전극을 형성하여 게이트 전극의 에지 부위에 LDD 열산화막과 열산화막이 적층되어 일반적인 게이트 산화막보다 두껍게 형성된 듀얼 게이트 산화막을 형성하므로, 본 발명보다 두께가 얇은 게이트 산화막을 통하여 게이트 전극의 에지 부위에 발생된 게이트 차단 전류의 증가, GIDL의 증가 및 붕소의 확산 증가를 방지하며 그리고 웰 프로파일의 변화 방지로 게이트 산화막의 손상을 억제하여 소자의 특성 및 수율을 향상시키는 효과가 있다.
Claims (1)
- 채널 영역이 정의된 기판상에 제 1 열산화막과 더미층을 형성하는 단계와,상기 채널 영역의 더미층을 식각하는 단계와,상기 더미층의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서 사이의 제 1 열산화막을 식각하는 단계와,상기 질화막 스패이서를 제거하고, 열산화 공정으로 제 2 열산화막을 성장시켜 상기 채널 영역에 게이트 산화막을 형성하되, 상기 채널 영역의 에지 부분에 제 1, 제 2 열산화막 적층구조의 게이트 산화막을 형성하는 단계와,상기 게이트 산화막상에 게이트 전극을 형성하는 단계와,상기 더미층을 제거하고, 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067979A KR100359164B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067979A KR100359164B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059983A KR20010059983A (ko) | 2001-07-06 |
| KR100359164B1 true KR100359164B1 (ko) | 2002-10-31 |
Family
ID=19635067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067979A KR100359164B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100359164B1 (ko) |
-
1999
- 1999-12-31 KR KR1019990067979A patent/KR100359164B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059983A (ko) | 2001-07-06 |
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