JP2003197907A - エピタキシャル層を利用するトランジスター構造及びその製造方法 - Google Patents
エピタキシャル層を利用するトランジスター構造及びその製造方法Info
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- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Abstract
(57)【要約】 （修正有）
【課題】 エピタキシャル層を利用したトランジスター
構造及びその製造方法を提供する。 【解決手段】 第１及び第２エピタキシャル層が半導体
基板の表面上に互いに一定間隔離れている。ゲート電極
は前記基板の表面上に形成され、第１エピタキシャル層
と第２エピタキシャル層との間に設けられたギャップ内
に延び、ギャップに隣接した第１及び第２エピタキシャ
ル層の各々に部分的にオーバーラップされる。第１及び
第２不純物領域は、少なくとも部分的に各々第１及び第
２エピタキシャル層内に含まれ、ゲート絶縁層は、ゲー
ト電極と半導体基板との間に位置する。非プレーナチャ
ネル領域は、ゲート電極によってオーバーラップされた
第１及び第２エピタキシャル層の一定領域及び第１及び
第２エピタキシャル層間に位置する半導体基板の一表面
領域内に設けられうる。
構造及びその製造方法を提供する。 【解決手段】 第１及び第２エピタキシャル層が半導体
基板の表面上に互いに一定間隔離れている。ゲート電極
は前記基板の表面上に形成され、第１エピタキシャル層
と第２エピタキシャル層との間に設けられたギャップ内
に延び、ギャップに隣接した第１及び第２エピタキシャ
ル層の各々に部分的にオーバーラップされる。第１及び
第２不純物領域は、少なくとも部分的に各々第１及び第
２エピタキシャル層内に含まれ、ゲート絶縁層は、ゲー
ト電極と半導体基板との間に位置する。非プレーナチャ
ネル領域は、ゲート電極によってオーバーラップされた
第１及び第２エピタキシャル層の一定領域及び第１及び
第２エピタキシャル層間に位置する半導体基板の一表面
領域内に設けられうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子構造及び
その製造方法に係り、より詳細には、チャンネル長を延
ばせる非平面チャンネル構造を有する半導体素子及びそ
の製造方法に関する。
その製造方法に係り、より詳細には、チャンネル長を延
ばせる非平面チャンネル構造を有する半導体素子及びそ
の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスター（Field Effect
Transistors、以下、ＦＥＴ）のような半導体素子はパ
ワー素子応用において持続的に重要になりつつある。Ｆ
ＥＴの小型化が進むに伴い、製造メーカーは適正な素子
性能を維持するためにトランジスターデザインを再調整
しなければならない。
Transistors、以下、ＦＥＴ）のような半導体素子はパ
ワー素子応用において持続的に重要になりつつある。Ｆ
ＥＴの小型化が進むに伴い、製造メーカーは適正な素子
性能を維持するためにトランジスターデザインを再調整
しなければならない。
【０００３】従来のトランジスター構造及びその製造方
法が図１を参照して以下に説明される。
法が図１を参照して以下に説明される。
【０００４】図１を参照すれば、素子分離層がシリコン
基板１０の一定領域に形成された後、ゲート酸化膜１２
及びゲート電極１６が前記シリコン基板１０上に形成さ
れる。次に、酸化膜または窒化膜スペーサ１８が前記ゲ
ート電極１６の側壁上に形成された後、イオン注入を行
ってＬＤＤ形のソース／ドレーン領域２０が形成され
る。
基板１０の一定領域に形成された後、ゲート酸化膜１２
及びゲート電極１６が前記シリコン基板１０上に形成さ
れる。次に、酸化膜または窒化膜スペーサ１８が前記ゲ
ート電極１６の側壁上に形成された後、イオン注入を行
ってＬＤＤ形のソース／ドレーン領域２０が形成され
る。
【０００５】半導体素子の集積度が高くなるにつれて、
前記素子のトランジスターの小型化が要求されている。
例えば、図１に示された素子のように、プレーナトラン
ジスタを使用する通常のメモリセルデザインにおいて、
セルサイズは写真フィーチャ(lithographic features)
Ｆを減らすことによって最小化する。ここで、前記Ｆは
フォトリソグラフィによってパターニングできるフィー
チャサイズの最小線幅である。従って、最小のセルサイ
ズを得るには、できる限りトランジスターのサイズ、言
い換えれば、チャンネル長を縮める必要がある。
前記素子のトランジスターの小型化が要求されている。
例えば、図１に示された素子のように、プレーナトラン
ジスタを使用する通常のメモリセルデザインにおいて、
セルサイズは写真フィーチャ(lithographic features)
Ｆを減らすことによって最小化する。ここで、前記Ｆは
フォトリソグラフィによってパターニングできるフィー
チャサイズの最小線幅である。従って、最小のセルサイ
ズを得るには、できる限りトランジスターのサイズ、言
い換えれば、チャンネル長を縮める必要がある。
【０００６】しかし、チャンネル長を縮めれば、前記素
子において性能の低下が起こる。前記素子の電気的特
性、例えばホットキャリア注入、ドレーン漏れ電流、パ
ンチスルーが悪くなる。このように電気的特性が悪い素
子を含むメモリセルは短チャンネル効果によってデータ
維持時間が短縮されるとともにパワー消耗が増える。
子において性能の低下が起こる。前記素子の電気的特
性、例えばホットキャリア注入、ドレーン漏れ電流、パ
ンチスルーが悪くなる。このように電気的特性が悪い素
子を含むメモリセルは短チャンネル効果によってデータ
維持時間が短縮されるとともにパワー消耗が増える。
【０００７】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的課題は、少なくともエピタキシャル
層を利用して半導体基板上にソース／ドレーン領域を形
成した非プレーナチャネル(non-planar channel)構造を
有するトランジスターを提供するところにある。
しようとする技術的課題は、少なくともエピタキシャル
層を利用して半導体基板上にソース／ドレーン領域を形
成した非プレーナチャネル(non-planar channel)構造を
有するトランジスターを提供するところにある。
【０００８】また、本発明が解決しようとする他の技術
的課題は、前記トランジスターを製造する方法を提供す
るところにある。
的課題は、前記トランジスターを製造する方法を提供す
るところにある。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明の一側面によれば、本発明に係る半導
体素子は、一表面を有する半導体基板と、前記半導体基
板の前記表面上に互いに所定間隔離れている第１及び第
２エピタキシャル層とを含む。ゲート電極は前記基板の
表面上に形成され、前記第１エピタキシャルと第２エピ
タキシャル層との間に設けられたギャップ内に延び、前
記ギャップに隣接した第１及び第２エピタキシャル層の
各々に部分的にオーバーラップされる。第１及び第２不
純物領域は少なくとも部分的に各々第１及び第２エピタ
キシャル層内に含まれ、ゲート絶縁層は前記ゲート電極
と前記半導体基板との間に位置する。
るために、本発明の一側面によれば、本発明に係る半導
体素子は、一表面を有する半導体基板と、前記半導体基
板の前記表面上に互いに所定間隔離れている第１及び第
２エピタキシャル層とを含む。ゲート電極は前記基板の
表面上に形成され、前記第１エピタキシャルと第２エピ
タキシャル層との間に設けられたギャップ内に延び、前
記ギャップに隣接した第１及び第２エピタキシャル層の
各々に部分的にオーバーラップされる。第１及び第２不
純物領域は少なくとも部分的に各々第１及び第２エピタ
キシャル層内に含まれ、ゲート絶縁層は前記ゲート電極
と前記半導体基板との間に位置する。
【００１０】前記他の技術的課題を達成するために、本
発明に係る半導体素子の製造方法は、半導体基板の一表
面上に第１及び第２エピタキシャル層を選択的に成長す
る段階と、前記半導体基板の表面及び前記第１及び第２
エピタキシャル層の少なくとも一定領域上にゲート絶縁
層を形成する段階と、前記ゲート絶縁層上にゲート電極
を形成するが、前記ゲート電極は前記第１エピタキシャ
ルと第２エピタキシャル層との間に設けられたギャップ
内に延び、前記ギャップに隣接した第１及び第２エピタ
キシャル層の各々に部分的にオーバーラップさせる段階
と、前記第１及び第２エピタキシャル層内に各々第１及
び第２不純物領域を形成する段階とを含む。
発明に係る半導体素子の製造方法は、半導体基板の一表
面上に第１及び第２エピタキシャル層を選択的に成長す
る段階と、前記半導体基板の表面及び前記第１及び第２
エピタキシャル層の少なくとも一定領域上にゲート絶縁
層を形成する段階と、前記ゲート絶縁層上にゲート電極
を形成するが、前記ゲート電極は前記第１エピタキシャ
ルと第２エピタキシャル層との間に設けられたギャップ
内に延び、前記ギャップに隣接した第１及び第２エピタ
キシャル層の各々に部分的にオーバーラップさせる段階
と、前記第１及び第２エピタキシャル層内に各々第１及
び第２不純物領域を形成する段階とを含む。
【００１１】前述したように、本発明によれば、非プレ
ーナチャネル領域はゲート電極によってオーバーラップ
された第１及び第２エピタキシャル層の一定領域及び第
１及び第２エピタキシャル層間に位置する半導体基板の
一表面領域内に限定されうる。
ーナチャネル領域はゲート電極によってオーバーラップ
された第１及び第２エピタキシャル層の一定領域及び第
１及び第２エピタキシャル層間に位置する半導体基板の
一表面領域内に限定されうる。
【００１２】
【発明の実施の形態】以下、添付した図面を参照し、本
発明の実施形態について詳細に説明する。本発明の特徴
及び利点は添付図面による詳細な説明から明らかになる
であろう。しかし、図面は必ずしも一定の割合をもって
拡大または縮小されているわけではなく、限定的に説明
されたものではなくても、本発明の範囲内に該当するも
のは本発明の他の実施形態になりうる。
発明の実施形態について詳細に説明する。本発明の特徴
及び利点は添付図面による詳細な説明から明らかになる
であろう。しかし、図面は必ずしも一定の割合をもって
拡大または縮小されているわけではなく、限定的に説明
されたものではなくても、本発明の範囲内に該当するも
のは本発明の他の実施形態になりうる。
【００１３】図２Ａないし図２Ｊは、本発明の一実施形
態に従い半導体素子のトランジスターを製造する方法を
説明する断面図である。
態に従い半導体素子のトランジスターを製造する方法を
説明する断面図である。
【００１４】図２Ａないし図２Ｃを参照すれば、素子分
離層がシリコン基板３０（半導体基板）上に形成され、
これによりアクティブ領域３１及びフィールド領域３２
が限定される。次に、犠牲酸化層３４がシリコン基板３
０上に形成される。この時、前記犠牲酸化層３４はテト
ラエチルオルトシリケート（Tetra Ethyl Ortho Silica
te、以下、ＴＥＯＳ）から形成されうる。Ｓｉの成長が
後続する選択的なエピタキシャル成長（Selective Epit
axial Growth、以下、ＳＥＧ）工程中に前記犠牲酸化層
３４上に起こってはならず、前記犠牲酸化層３４のエッ
チング速度が素子分離層用として使用された高密度プラ
ズマ（ＨＤＰ）酸化層よりも速くなければならない。
離層がシリコン基板３０（半導体基板）上に形成され、
これによりアクティブ領域３１及びフィールド領域３２
が限定される。次に、犠牲酸化層３４がシリコン基板３
０上に形成される。この時、前記犠牲酸化層３４はテト
ラエチルオルトシリケート（Tetra Ethyl Ortho Silica
te、以下、ＴＥＯＳ）から形成されうる。Ｓｉの成長が
後続する選択的なエピタキシャル成長（Selective Epit
axial Growth、以下、ＳＥＧ）工程中に前記犠牲酸化層
３４上に起こってはならず、前記犠牲酸化層３４のエッ
チング速度が素子分離層用として使用された高密度プラ
ズマ（ＨＤＰ）酸化層よりも速くなければならない。
【００１５】次に、フォトリソグラフィによってフォト
レジストパターン３６が犠牲酸化層３４上に形成され
る。前記アクティブ領域３１の犠牲酸化層３４の一部は
前記フォトレジストパターン３６をマスクとしてエッチ
ングされ、これにより犠牲酸化層パターン３５が形成さ
れる。前記犠牲酸化層パターン３５を形成するために、
ドライエッチング及びウェットエッチング法が利用され
うる。しかし、ドライエッチング中にはエピタキシャル
シリコン層が成長するアクティブ領域３１の表面が損傷
される恐れがある。このため、前記犠牲酸化層パターン
３５はウェットエッチング法を利用して形成することが
有利である。
レジストパターン３６が犠牲酸化層３４上に形成され
る。前記アクティブ領域３１の犠牲酸化層３４の一部は
前記フォトレジストパターン３６をマスクとしてエッチ
ングされ、これにより犠牲酸化層パターン３５が形成さ
れる。前記犠牲酸化層パターン３５を形成するために、
ドライエッチング及びウェットエッチング法が利用され
うる。しかし、ドライエッチング中にはエピタキシャル
シリコン層が成長するアクティブ領域３１の表面が損傷
される恐れがある。このため、前記犠牲酸化層パターン
３５はウェットエッチング法を利用して形成することが
有利である。
【００１６】次に、図２Ｃに示されたように、前記犠牲
酸化層パターン３５はフォトレジストストリップ工程に
よってフォトレジストパターン３６を除去することによ
り、シリコン基板３０上に成功的に形成される。
酸化層パターン３５はフォトレジストストリップ工程に
よってフォトレジストパターン３６を除去することによ
り、シリコン基板３０上に成功的に形成される。
【００１７】図２Ｄを参照すれば、エピタキシャルシリ
コン層３８が低圧化学気相蒸着法（Low Pressure Chemi
cal Vapor Deposition、以下、ＬＰＣＶＤ）によってシ
リコン基板３０上のアクティブ領域３１の露出された部
分上に選択的に成長される。ＳＥＧ工程において、エピ
タキシャルシリコン層３８はシリコン基板３０上に形成
された犠牲酸化膜パターン３５及び素子分離領域３２の
酸化膜上においては成長されない。
コン層３８が低圧化学気相蒸着法（Low Pressure Chemi
cal Vapor Deposition、以下、ＬＰＣＶＤ）によってシ
リコン基板３０上のアクティブ領域３１の露出された部
分上に選択的に成長される。ＳＥＧ工程において、エピ
タキシャルシリコン層３８はシリコン基板３０上に形成
された犠牲酸化膜パターン３５及び素子分離領域３２の
酸化膜上においては成長されない。
【００１８】図３Ａは、図２Ｄの半導体基板のレイアウ
トの上面図である。図３Ａに示されたように、シリコン
基板３０の表面にはフィールド領域３２によって取り囲
まれたアクティブ領域３１が形成されている。そして、
エピタキシャル側面過成長（Epitaxial Lateral Overgr
owth、以下、ＥＬＯ）現象がＳＥＧ工程中に起こってエ
ピタキシャル層が垂直に、そして側面に成長する。従っ
て、エピタキシャル層３８がアクティブ領域の選択的領
域上においてのみ選択的に成長するとしても、エピタキ
シャル層３８がフィールド領域３２に延びる。しかし、
エピタキシャル層３８は隣接したアクティブ領域３１の
他のエピタキシャル層３８と接触されない。従って、エ
ピタキシャル層３８の膜厚は隣接したアクティブ領域３
１間の間隔を考慮して決定され、素子のデザインルール
によって調節される。
トの上面図である。図３Ａに示されたように、シリコン
基板３０の表面にはフィールド領域３２によって取り囲
まれたアクティブ領域３１が形成されている。そして、
エピタキシャル側面過成長（Epitaxial Lateral Overgr
owth、以下、ＥＬＯ）現象がＳＥＧ工程中に起こってエ
ピタキシャル層が垂直に、そして側面に成長する。従っ
て、エピタキシャル層３８がアクティブ領域の選択的領
域上においてのみ選択的に成長するとしても、エピタキ
シャル層３８がフィールド領域３２に延びる。しかし、
エピタキシャル層３８は隣接したアクティブ領域３１の
他のエピタキシャル層３８と接触されない。従って、エ
ピタキシャル層３８の膜厚は隣接したアクティブ領域３
１間の間隔を考慮して決定され、素子のデザインルール
によって調節される。
【００１９】図２Ｅを参照すれば、犠牲酸化膜パターン
３５が湿式洗浄工程によって除去される。前記犠牲酸化
膜パターン３５を除去する時、フィールド酸化膜３２の
エッチングはフィールド領域の酸化層に対してエッチン
グ選択比を有する湿式洗浄条件を利用して最小化する。
次に、ゲート酸化膜４０、すなわちゲート絶縁層がＭＯ
ＳＦＥＴの熱酸化層として露出されたシリコン基板３０
及びエピタキシャル層３８上に蒸着される。
３５が湿式洗浄工程によって除去される。前記犠牲酸化
膜パターン３５を除去する時、フィールド酸化膜３２の
エッチングはフィールド領域の酸化層に対してエッチン
グ選択比を有する湿式洗浄条件を利用して最小化する。
次に、ゲート酸化膜４０、すなわちゲート絶縁層がＭＯ
ＳＦＥＴの熱酸化層として露出されたシリコン基板３０
及びエピタキシャル層３８上に蒸着される。
【００２０】図２Ｆを参照すれば、ＭＯＳＦＥＴのゲー
ト電極層４３がゲート酸化膜４０上に形成される。前記
ゲート電極層４３は不純物がドーピングされたポリシリ
コンから形成される。
ト電極層４３がゲート酸化膜４０上に形成される。前記
ゲート電極層４３は不純物がドーピングされたポリシリ
コンから形成される。
【００２１】図２Ｇを参照すれば、ゲート電極層４３の
表面は化学機械的研磨（ＣＭＰ）工程によって平坦化さ
れる。後続するゲート電極パターンを形成する時に焦点
深度のマージンを得るために、ゲート電極層４３の湾曲
領域はＣＭＰ工程によって除去する。これにより、ゲー
ト電極層４３と後続する低抵抗導電層４６との間の境界
面は平面構造となる。
表面は化学機械的研磨（ＣＭＰ）工程によって平坦化さ
れる。後続するゲート電極パターンを形成する時に焦点
深度のマージンを得るために、ゲート電極層４３の湾曲
領域はＣＭＰ工程によって除去する。これにより、ゲー
ト電極層４３と後続する低抵抗導電層４６との間の境界
面は平面構造となる。
【００２２】図２Ｈを参照すれば、低抵抗導電層４６、
例えばタングステン（Ｗ）、ＷＳｉｘまたはＣｏＳｉｘ
のような金属がゲート電極層４３上に蒸着される。次
に、絶縁層４８、例えば窒化膜（ＳｉＮ）、高温酸化膜
（ＨＴＯ）、またはＨＤＰ酸化膜が低抵抗導電層４６上
に蒸着されて後続するパターン形成工程においてハード
マスクとして使用される。
例えばタングステン（Ｗ）、ＷＳｉｘまたはＣｏＳｉｘ
のような金属がゲート電極層４３上に蒸着される。次
に、絶縁層４８、例えば窒化膜（ＳｉＮ）、高温酸化膜
（ＨＴＯ）、またはＨＤＰ酸化膜が低抵抗導電層４６上
に蒸着されて後続するパターン形成工程においてハード
マスクとして使用される。
【００２３】図２Ｉを参照すれば、ゲート酸化膜４０、
ゲート電極層４３、低抵抗導電層４６及びマスク絶縁層
４８よりなるゲートパターン５０がフォトリソグラフィ
によってスタックパターン状にシリコン基板３０上に形
成される。そして、ゲート電極はゲート酸化膜４０上に
形成されたポリシリコン層及び前記ポリシリコン層上に
形成された金属層を含む。前記ゲート酸化膜４０は前記
ゲート電極及び前記ゲート電極によってオーバーラップ
されたエピタキシャル層３８の領域間に位置する。ま
た、図２Ｉに示されたように、ソース／ドレーンドーピ
ング層５２がゲートパターン５０の両側壁に露出された
エピタキシャル層３８に低濃度の不純物イオンを注入す
ることによって形成される。
ゲート電極層４３、低抵抗導電層４６及びマスク絶縁層
４８よりなるゲートパターン５０がフォトリソグラフィ
によってスタックパターン状にシリコン基板３０上に形
成される。そして、ゲート電極はゲート酸化膜４０上に
形成されたポリシリコン層及び前記ポリシリコン層上に
形成された金属層を含む。前記ゲート酸化膜４０は前記
ゲート電極及び前記ゲート電極によってオーバーラップ
されたエピタキシャル層３８の領域間に位置する。ま
た、図２Ｉに示されたように、ソース／ドレーンドーピ
ング層５２がゲートパターン５０の両側壁に露出された
エピタキシャル層３８に低濃度の不純物イオンを注入す
ることによって形成される。
【００２４】図３Ｂに示されたように、エピタキシャル
層３８はゲートパターン５０及びフィールド領域３２の
一定部分をオーバーラップする。前記エピタキシャル層
３８はアクティブ領域３１及びフィールド領域３２間の
境界を横切って延びる。前記エピタキシャル層３８は完
全にアクティブ領域３１を横切って延び、部分的にはア
クティブ領域３１の反対側にあるフィールド領域３２と
オーバーラップされる。
層３８はゲートパターン５０及びフィールド領域３２の
一定部分をオーバーラップする。前記エピタキシャル層
３８はアクティブ領域３１及びフィールド領域３２間の
境界を横切って延びる。前記エピタキシャル層３８は完
全にアクティブ領域３１を横切って延び、部分的にはア
クティブ領域３１の反対側にあるフィールド領域３２と
オーバーラップされる。
【００２５】図２Ｊを参照すれば、ＳｉＮまたはＨＴＯ
の絶縁層がシリコン基板３０の全面に蒸着された後にエ
ッチングされてゲートパターン５０の両側壁上に側壁ま
たはスペーサ５６が形成される。次に、ソース／ドレー
ン接合５４が高濃度の不純物イオン注入によって形成さ
れてＭＯＳＦＥＴが完成される。Ｎ−ＭＯＳＦＥＴの場
合、高濃度のドーピング層は１×１０15ないし５×１０
15の濃度及び５〜３０ＫｅＶのエネルギーの砒素（Ａ
ｓ）を利用してエピタキシャルシリコン層の表面に形成
される。Ｐ−ＭＯＳＦＥＴの場合、ドーピング層は１×
１０15ないし５×１０15の濃度及び１０〜３０ＫｅＶの
エネルギーの２フッ化ホウ素（ＢＦ2）やホウ素（Ｂ）
を利用してエピタキシャルシリコン層の表面に形成され
る。
の絶縁層がシリコン基板３０の全面に蒸着された後にエ
ッチングされてゲートパターン５０の両側壁上に側壁ま
たはスペーサ５６が形成される。次に、ソース／ドレー
ン接合５４が高濃度の不純物イオン注入によって形成さ
れてＭＯＳＦＥＴが完成される。Ｎ−ＭＯＳＦＥＴの場
合、高濃度のドーピング層は１×１０15ないし５×１０
15の濃度及び５〜３０ＫｅＶのエネルギーの砒素（Ａ
ｓ）を利用してエピタキシャルシリコン層の表面に形成
される。Ｐ−ＭＯＳＦＥＴの場合、ドーピング層は１×
１０15ないし５×１０15の濃度及び１０〜３０ＫｅＶの
エネルギーの２フッ化ホウ素（ＢＦ2）やホウ素（Ｂ）
を利用してエピタキシャルシリコン層の表面に形成され
る。
【００２６】図４Ａ及び図４Ｂは、本発明の一つまたは
それ以上の原理によって半導体素子のトランジスターを
製造する他の方法を説明する素子の断面図である。図２
Ａないし２Ｅに関する段階は本方法において同一なた
め、再び図示しない。
それ以上の原理によって半導体素子のトランジスターを
製造する他の方法を説明する素子の断面図である。図２
Ａないし２Ｅに関する段階は本方法において同一なた
め、再び図示しない。
【００２７】図４Ａに示されたように、ゲート酸化膜４
０が露出されたシリコン基板３０及びエピタキシャル層
３８上に蒸着された後に、ゲート電極層４３Ａ、例えば
不純物がドーピングされたポリシリコン層がゲート酸化
膜４０上に薄く蒸着され、次に、タングステンのような
低抵抗導電層４６Ａが厚く蒸着される。これにより、ゲ
ート電極層４３Ａと低抵抗導電層４６Ａとの間の境界面
は非平面構造となる。
０が露出されたシリコン基板３０及びエピタキシャル層
３８上に蒸着された後に、ゲート電極層４３Ａ、例えば
不純物がドーピングされたポリシリコン層がゲート酸化
膜４０上に薄く蒸着され、次に、タングステンのような
低抵抗導電層４６Ａが厚く蒸着される。これにより、ゲ
ート電極層４３Ａと低抵抗導電層４６Ａとの間の境界面
は非平面構造となる。
【００２８】次に、導電層４６ＡがＣＭＰ工程によって
平坦化される。従って、第１及び第２実施形態に説明さ
れたように、ＣＭＰ工程がゲート電極層４３の蒸着後に
行われたり、あるいは低抵抗を有する導電層４６Ａを蒸
着した後に行われたりする。残りの工程段階は第１実施
形態と同一である。
平坦化される。従って、第１及び第２実施形態に説明さ
れたように、ＣＭＰ工程がゲート電極層４３の蒸着後に
行われたり、あるいは低抵抗を有する導電層４６Ａを蒸
着した後に行われたりする。残りの工程段階は第１実施
形態と同一である。
【００２９】従って、図２Ｊに示されたように、前述し
た実施形態に従い形成されたＦＥＴはエピタキシャル層
３８及びシリコン基板３０によって形成されたグルーブ
に存在する。これにより、チャンネル領域は非プレーナ
チャネル構造を有する。すなわち、非プレーナチャネル
領域は、ゲート電極がシリコン基板３０上に蒸着された
エピタキシャル層３８とオーバーラップされた領域と、
ゲート電極がシリコン基板３０とオーバーラップされた
領域とを含む。換言すれば、図２Ｊ及び図３Ｂに示され
たように、非プレーナチャネル領域は、ゲート電極によ
ってオーバーラップされたエピタキシャル層３８の領域
及びエピタキシャル層３８間に位置するシリコン基板３
０の一表面領域内に設けられる。チャネル長はソース／
ドレーン領域５２と基板３０との間の湾曲した領域６２
及び湾曲した領域６４の長さ、及びエピタキシャル層３
８間の部分６０の長さの和である。
た実施形態に従い形成されたＦＥＴはエピタキシャル層
３８及びシリコン基板３０によって形成されたグルーブ
に存在する。これにより、チャンネル領域は非プレーナ
チャネル構造を有する。すなわち、非プレーナチャネル
領域は、ゲート電極がシリコン基板３０上に蒸着された
エピタキシャル層３８とオーバーラップされた領域と、
ゲート電極がシリコン基板３０とオーバーラップされた
領域とを含む。換言すれば、図２Ｊ及び図３Ｂに示され
たように、非プレーナチャネル領域は、ゲート電極によ
ってオーバーラップされたエピタキシャル層３８の領域
及びエピタキシャル層３８間に位置するシリコン基板３
０の一表面領域内に設けられる。チャネル長はソース／
ドレーン領域５２と基板３０との間の湾曲した領域６２
及び湾曲した領域６４の長さ、及びエピタキシャル層３
８間の部分６０の長さの和である。
【００３０】従って、ゲート電極の幅が同一である場
合、図２Ｊの素子のチャンネル領域の長さはゲート電極
が単に平らなシリコン基板とオーバーラップされた従来
の素子に対するチャンネル領域よりも長い。
合、図２Ｊの素子のチャンネル領域の長さはゲート電極
が単に平らなシリコン基板とオーバーラップされた従来
の素子に対するチャンネル領域よりも長い。
【００３１】図面及び明細書において、本発明の最適の
実施形態が説明されている。そして、特定の用語が使用
されたが、特定の用語は単に一般的でかつ叙述的な意味
から使用されたものであって、本発明を制限するために
使用されたものではない。本発明の範囲は特許請求の範
囲によって定まる。
実施形態が説明されている。そして、特定の用語が使用
されたが、特定の用語は単に一般的でかつ叙述的な意味
から使用されたものであって、本発明を制限するために
使用されたものではない。本発明の範囲は特許請求の範
囲によって定まる。
【００３２】
【発明の効果】以上述べたように、本発明はチャンネル
領域が非プレーナ構造を有する。これにより、ゲート電
極の幅が同一である場合、本発明の素子のチャンネル領
域の長さはゲート電極が単に平らなシリコン基板とオー
バーラップされた従来の素子に対するチャンネル領域よ
りも長くなる。
領域が非プレーナ構造を有する。これにより、ゲート電
極の幅が同一である場合、本発明の素子のチャンネル領
域の長さはゲート電極が単に平らなシリコン基板とオー
バーラップされた従来の素子に対するチャンネル領域よ
りも長くなる。
【図１】 従来のトランジスター構造を示した図であ
る。
る。
【図２Ａ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｂ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｃ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｄ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｅ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｆ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｇ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｈ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｉ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図２Ｊ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子の製造する方法を説明する断面図である。
て半導体素子の製造する方法を説明する断面図である。
【図３Ａ】 図２Ａないし図２Ｊに説明された半導体素
子の最上レベルのレイアウト図である。
子の最上レベルのレイアウト図である。
【図３Ｂ】 図２Ａないし図２Ｊに説明された半導体素
子の最上レベルのレイアウト図である。
子の最上レベルのレイアウト図である。
【図４Ａ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子を製造する方法を説明する断面図である。
て半導体素子を製造する方法を説明する断面図である。
【図４Ｂ】 本発明の一つまたはそれ以上の原理によっ
て半導体素子を製造する方法を説明する断面図である。
て半導体素子を製造する方法を説明する断面図である。
３０ シリコン基板
３１ アクティブ領域
３２ フィールド領域
３４ 犠牲酸化層
３８ エピタキシャル層
４０ ゲート酸化膜
４３Ａ ゲート電極層
４６Ａ 低抵抗導電層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA21 AC26 BA01 BB02 BC13
BE07 BF04 BF11 BF17 BF18
BF42 BF44 BF53 BG08 BG12
BG14 BG20 BG22 BG30 BG31
BG40 BG51 BG53 BH03 BH06
BH15 BK02 BK13 BK18 CB01
CE07
Claims (18)
- 【請求項１】 表面を有する半導体基板と、 前記半導体基板の表面上に互いに所定間隔離れている第
１及び第２エピタキシャル層と、 前記半導体基板の表面上に形成され、前記第１エピタキ
シャル層と第２エピタキシャル層との間に設けられたギ
ャップ内に延び、前記ギャップに隣接した第１及び第２
エピタキシャル層の各々に部分的にオーバーラップされ
たゲート電極と、 少なくとも部分的に各々第１及び第２エピタキシャル層
内に含まれた第１及び第２不純物領域と、 前記ゲート電極と前記半導体基板との間に位置したゲー
ト絶縁層とを含んでなることを特徴とする半導体素子。 - 【請求項２】 前記ゲート絶縁層は、前記ゲート電極と
前記ゲート電極によってオーバーラップされた第１及び
第２エピタキシャル層の領域との間にさらに位置するこ
とを特徴とする請求項１に記載の半導体素子。 - 【請求項３】 非プレーナチャネル領域は、ゲート電極
によってオーバーラップされた第１エピタキシャル及び
第２エピタキシャル層の領域に設けられ、かつ、第１エ
ピタキシャルと第２エピタキシャル層との間に位置する
半導体基板の一表面領域内に設けられることを特徴とす
る請求項２に記載の半導体素子。 - 【請求項４】 前記半導体素子の表面は、アクティブ領
域及びフィールド領域を含み、前記第１及び第２エピタ
キシャル層は、各々アクティブ領域及びフィールド領域
間の境界を横切って延びることを特徴とする請求項１に
記載の半導体素子。 - 【請求項５】 前記半導体素子の表面は、フィールド領
域によって取り囲まれたアクティブ領域を含み、前記第
１及び第２エピタキシャル層の各々は、完全にアクティ
ブ領域を横切って延び、部分的にはアクティブ領域の反
対側にあるフィールド領域とオーバーラップされること
を特徴とする請求項１に記載の半導体素子。 - 【請求項６】 前記ゲート電極は、ゲート絶縁層上に形
成されたポリシリコン層及び前記ポリシリコン層上に形
成された金属層を含むことを特徴とする請求項１に記載
の半導体素子。 - 【請求項７】 前記ポリシリコン層及び金属層間の境界
面は平面であることを特徴とする請求項６に記載の半導
体素子。 - 【請求項８】 前記ポリシリコン層及び金属層間の境界
面は非平面であることを特徴とする請求項６に記載の半
導体素子。 - 【請求項９】 前記ゲート電極の個々の側壁にはスペー
サをさらに備えることを特徴とする請求項１に記載の半
導体素子。 - 【請求項１０】 前記第１及び第２不純物領域のうち少
なくとも一つはＬＤＤ構造を含むことを特徴とする請求
項９に記載の半導体素子。 - 【請求項１１】 半導体基板の一表面上に第１及び第２
エピタキシャル層を選択的に成長するが、前記第１及び
第２エピタキシャル層を前記半導体基板の表面上におい
て互いに離れるように選択的に成長する段階と、 前記半導体基板の表面及び前記第１及び第２エピタキシ
ャル層の少なくとも一定領域上にゲート絶縁層を形成す
る段階と、 前記ゲート絶縁層上にゲート電極を形成するが、前記ゲ
ート電極は、前記第１エピタキシャルと第２エピタキシ
ャル層との間に設けられたギャップ内に延び、前記ギャ
ップに隣接した第１及び第２エピタキシャル層の各々に
部分的にオーバーラップさせる段階と、 前記第１及び第２エピタキシャル層内に各々第１及び第
２不純物領域を形成する段階とを含んでなることを特徴
とする半導体素子の製造方法。 - 【請求項１２】 前記半導体基板上に第１及び第２エピ
タキシャル層を選択的に成長する段階は、 前記半導体基板上に犠牲酸化層を蒸着する段階と、 前記基板の一定領域を露出する犠牲酸化層をパターニン
グする段階と、 前記基板の露出された領域上に第１及び第２エピタキシ
ャル層を成長する段階とを含んでなることを特徴とする
請求項１１に記載の半導体素子の製造方法。 - 【請求項１３】 前記基板の露出された領域上に第１及
び第２エピタキシャル層を成長した後、犠牲酸化層を除
去する段階をさらに含むことを特徴とする請求項１２に
記載の半導体素子の製造方法。 - 【請求項１４】 前記第１及び第２不純物領域を形成す
る段階は、 前記ゲート電極をマスクとして前記第１及び第２エピタ
キシャル層に第１イオン注入を行う段階と、 前記第１及び第２エピタキシャル層の領域とオーバーラ
ップされるように前記ゲート電極の側壁上にスペーサを
形成する段階と、 前記スペーサをマスクとして前記第１及び第２エピタキ
シャル層に第２イオン注入を行う段階とを含んでなるこ
とを特徴とする請求項１１に記載の半導体素子の製造方
法。 - 【請求項１５】 前記ゲート電極を形成する段階は、 前記ゲート絶縁層上にポリシリコン層を蒸着する段階
と、 前記ポリシリコン層上に金属層を蒸着する段階と、 前記金属層の上部表面を平坦化させる段階とを含んでな
ることを特徴とする請求項１１に記載の半導体素子の製
造方法。 - 【請求項１６】 前記金属層の上部表面は化学機械的研
磨によって平坦化されることを特徴とする請求項１５に
記載の半導体素子の製造方法。 - 【請求項１７】 前記ゲート電極を形成する段階は、 前記ゲート絶縁層上にポリシリコン層を蒸着する段階
と、 前記ポリシリコン層の上部表面を平坦化させる段階と、 前記ポリシリコンの平坦化された上部表面上に金属層を
蒸着する段階とを含んでなることを特徴とする請求項１
１に記載の半導体素子の製造方法。 - 【請求項１８】 前記金属層の上部表面は化学機械的研
磨によって平坦化されることを特徴とする請求項１７に
記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/012,570 | 2001-12-12 | ||
| US10/012,570 US6570200B1 (en) | 2001-12-12 | 2001-12-12 | Transistor structure using epitaxial layers and manufacturing method thereof |
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| JP2007292266A Division JP5514400B2 (ja) | 2001-12-12 | 2007-11-09 | エピタキシャル層を利用するトランジスター構造の製造方法 |
Publications (1)
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|---|---|
| JP2003197907A true JP2003197907A (ja) | 2003-07-11 |
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|---|---|---|---|
| JP2002059123A Pending JP2003197907A (ja) | 2001-12-12 | 2002-03-05 | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
| JP2007292266A Expired - Fee Related JP5514400B2 (ja) | 2001-12-12 | 2007-11-09 | エピタキシャル層を利用するトランジスター構造の製造方法 |
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