JPH09129880A - 半導体装置のゲート電極の形成方法 - Google Patents
半導体装置のゲート電極の形成方法Info
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- JPH09129880A JPH09129880A JP8246995A JP24699596A JPH09129880A JP H09129880 A JPH09129880 A JP H09129880A JP 8246995 A JP8246995 A JP 8246995A JP 24699596 A JP24699596 A JP 24699596A JP H09129880 A JPH09129880 A JP H09129880A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Abstract
(57)【要約】
【課題】 低い面抵抗を有する半導体装置のゲート電極
の形成方法を提供する。 【解決手段】 本発明の半導体装置のゲート電極の形成
方法は、半導体基板１０上に形成されたゲート絶縁膜１
４上にポリシリコン層１６を蒸着する段階と、前記ポリ
シリコン層１６の表面を平坦化させる段階と、前記ポリ
シリコン層１６の上にシリサイド層２０を形成する段階
を含むことを特徴とする。前記シリサイド層２０を形成
する段階は、前記ポリシリコン層１６の上に金属物質を
蒸着した後、その表面をシリサイド化したり、または、
ポリシリコン層１６の上に金属物質のシリサイドを蒸着
することに行われることが望ましい。また、本発明にお
いて、前記金属物質はチタン、タングステン、コバル
ト、モリブデンのような耐火性の金属の中の何れか一つ
の物質であることが望ましい。
の形成方法を提供する。 【解決手段】 本発明の半導体装置のゲート電極の形成
方法は、半導体基板１０上に形成されたゲート絶縁膜１
４上にポリシリコン層１６を蒸着する段階と、前記ポリ
シリコン層１６の表面を平坦化させる段階と、前記ポリ
シリコン層１６の上にシリサイド層２０を形成する段階
を含むことを特徴とする。前記シリサイド層２０を形成
する段階は、前記ポリシリコン層１６の上に金属物質を
蒸着した後、その表面をシリサイド化したり、または、
ポリシリコン層１６の上に金属物質のシリサイドを蒸着
することに行われることが望ましい。また、本発明にお
いて、前記金属物質はチタン、タングステン、コバル
ト、モリブデンのような耐火性の金属の中の何れか一つ
の物質であることが望ましい。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に低い面抵抗を有するポリサイド構造のゲ
ート電極の形成方法に関する。
法に係り、特に低い面抵抗を有するポリサイド構造のゲ
ート電極の形成方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が高くなることによ
り低い面抵抗を有するゲートラインが要求され、ポリサ
イド構造のゲート電極が広く使用されている。ポリサイ
ド構造はポリシリコン層の上にシリサイド層を形成する
ことにより成される。このようなポリサイドゲート構造
としてはタングステンシリサイド（WSi2）とチタンシリ
サイド（TiSi2 ）が主に使用されている。
り低い面抵抗を有するゲートラインが要求され、ポリサ
イド構造のゲート電極が広く使用されている。ポリサイ
ド構造はポリシリコン層の上にシリサイド層を形成する
ことにより成される。このようなポリサイドゲート構造
としてはタングステンシリサイド（WSi2）とチタンシリ
サイド（TiSi2 ）が主に使用されている。
【０００３】チタンシリサイド（TiSi2 ）を例にあげ、
従来のポリサイド構造のゲート電極の形成方法を説明す
ることにする。図２Ａを参照すると、半導体基板１０に
セル領域とフィールド領域を限定するためのフィールド
酸化膜１２を形成した後、熱酸化膜を成長させてゲート
絶縁膜１４を形成するために熱酸化膜を成長させる。
従来のポリサイド構造のゲート電極の形成方法を説明す
ることにする。図２Ａを参照すると、半導体基板１０に
セル領域とフィールド領域を限定するためのフィールド
酸化膜１２を形成した後、熱酸化膜を成長させてゲート
絶縁膜１４を形成するために熱酸化膜を成長させる。
【０００４】図２Ｂを参照すると、前記ゲート絶縁膜１
４の上に、不純物がドープされたポリシリコン層１６を
蒸着した後、前記ポリシリコン層１６の上にチタン１８
を蒸着する。図２Ｃを参照すると、前記結果物を熱処理
すると、ポリシリコン層１６とチタン１８が反応しチタ
ンシリサイド２０が形成される。
４の上に、不純物がドープされたポリシリコン層１６を
蒸着した後、前記ポリシリコン層１６の上にチタン１８
を蒸着する。図２Ｃを参照すると、前記結果物を熱処理
すると、ポリシリコン層１６とチタン１８が反応しチタ
ンシリサイド２０が形成される。
【０００５】他の方法では、チタンシリサイド２０を化
学気相蒸着法（Chemical Vapor Deposition ；CVD ）ま
たはスパッタリング法を使用して前記前記ポリシリコン
層１６上に直接蒸着する。引き続き、写真蝕刻工程を通
してゲートライン（図示せず）を形成する。
学気相蒸着法（Chemical Vapor Deposition ；CVD ）ま
たはスパッタリング法を使用して前記前記ポリシリコン
層１６上に直接蒸着する。引き続き、写真蝕刻工程を通
してゲートライン（図示せず）を形成する。
【０００６】
【発明が解決しようとする課題】前記従来のポリサイド
構造のゲート電極の形成方法は次のような問題点があ
る。第１に、従来のチタンポリサイドゲート構造は、後
続熱処理工程によってチタンシリサイドの凝集現象が発
生する。このようなチタンシリサイドの凝集現象は、チ
タンシリサイドのグレーンの境界面の表面エネルギーを
低くするためにグレーンが丸く成長することにより示
す。これは、ゲートラインの幅を減少させることにな
り、凝集減少が激しい場合にはグレーンがお互いに分離
されてゲートラインが切れてしまうという現象を誘発す
る。また、チタンシリサイドの凝集現象はゲートライン
の抵抗を増加させることになるので、結果的に素子の動
作速度を落とすことになる。
構造のゲート電極の形成方法は次のような問題点があ
る。第１に、従来のチタンポリサイドゲート構造は、後
続熱処理工程によってチタンシリサイドの凝集現象が発
生する。このようなチタンシリサイドの凝集現象は、チ
タンシリサイドのグレーンの境界面の表面エネルギーを
低くするためにグレーンが丸く成長することにより示
す。これは、ゲートラインの幅を減少させることにな
り、凝集減少が激しい場合にはグレーンがお互いに分離
されてゲートラインが切れてしまうという現象を誘発す
る。また、チタンシリサイドの凝集現象はゲートライン
の抵抗を増加させることになるので、結果的に素子の動
作速度を落とすことになる。
【０００７】チタンシリサイドの凝集現象はセル領域と
フィールド領域に区分される段差がある場合激しく起こ
る。図３Ａ及び図３Ｂはチタンシリサイドを利用して形
成されたゲート電極を熱処理した場合、フィールド領域
及びセル領域の面抵抗の分布を示すグラフである。図４
は段差の有無によるチタンシリサイドゲート電極の面抵
抗を示すグラフである。
フィールド領域に区分される段差がある場合激しく起こ
る。図３Ａ及び図３Ｂはチタンシリサイドを利用して形
成されたゲート電極を熱処理した場合、フィールド領域
及びセル領域の面抵抗の分布を示すグラフである。図４
は段差の有無によるチタンシリサイドゲート電極の面抵
抗を示すグラフである。
【０００８】図３Ａに示すように、段差のない平らなフ
ィールド酸化膜の上ではチタンシリサイドゲートライン
の面抵抗の増加が激しく起こらないが、図３Ｂに示すよ
うに、段差が存在する素子が形成されたセル領域では面
抵抗が激しく増加することがわかる。即ち、段差が存在
するとチタンシリサイドの凝集現象が激しく起こること
になる。
ィールド酸化膜の上ではチタンシリサイドゲートライン
の面抵抗の増加が激しく起こらないが、図３Ｂに示すよ
うに、段差が存在する素子が形成されたセル領域では面
抵抗が激しく増加することがわかる。即ち、段差が存在
するとチタンシリサイドの凝集現象が激しく起こること
になる。
【０００９】第２に、段差が存在することに因してゲー
トラインの長さを実際的に増加させることになり、ゲー
トの抵抗を増加させる。図４に示すように、直線の長さ
３００μm のゲートラインを形成した場合、段差に因し
て実際の長さが増加することによりセル領域内での面抵
抗が増加することになる。
トラインの長さを実際的に増加させることになり、ゲー
トの抵抗を増加させる。図４に示すように、直線の長さ
３００μm のゲートラインを形成した場合、段差に因し
て実際の長さが増加することによりセル領域内での面抵
抗が増加することになる。
【００１０】第３に、タングステンシリサイドのゲート
の場合には、図５に示すように、段差が存在して折られ
る部位で物理的のストレスが集中され、クラックが発生
する等の問題を誘発して素子の信頼性を低下させる。従
って、本発明の目的は、低い面抵抗を有する半導体装置
のゲート電極の形成方法を提供することにある。
の場合には、図５に示すように、段差が存在して折られ
る部位で物理的のストレスが集中され、クラックが発生
する等の問題を誘発して素子の信頼性を低下させる。従
って、本発明の目的は、低い面抵抗を有する半導体装置
のゲート電極の形成方法を提供することにある。
【００１１】本発明の他の目的は素子の信頼性を向上さ
せうる半導体装置のゲート電極の形成方法を提供するこ
とにある。
せうる半導体装置のゲート電極の形成方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】前記本発明の目的を達成
するためのゲート電極の形成方法は、半導体基板上に形
成されたゲート絶縁膜上にポリシリコンを蒸着する段階
と、前記ポリシリコン層の表面を平坦化させる段階と、
前記ポリシリコン層の上にシリサイド層を形成する段階
を含むことを特徴とする。
するためのゲート電極の形成方法は、半導体基板上に形
成されたゲート絶縁膜上にポリシリコンを蒸着する段階
と、前記ポリシリコン層の表面を平坦化させる段階と、
前記ポリシリコン層の上にシリサイド層を形成する段階
を含むことを特徴とする。
【００１３】本発明において、前記シリサイド層を形成
する段階は、前記ポリシリコン層の上に金属物質を蒸着
した後、その表面をシリサイド化したり、または、ポリ
シリコン層の上に金属物質のシリサイドを蒸着すること
により行われることが望ましい。本発明において、前記
金属物質はチタン、タングステン、コバルト、モリブデ
ンのような耐火性の金属の中の何れか一つの物質である
ことが望ましい。
する段階は、前記ポリシリコン層の上に金属物質を蒸着
した後、その表面をシリサイド化したり、または、ポリ
シリコン層の上に金属物質のシリサイドを蒸着すること
により行われることが望ましい。本発明において、前記
金属物質はチタン、タングステン、コバルト、モリブデ
ンのような耐火性の金属の中の何れか一つの物質である
ことが望ましい。
【００１４】
【発明の実施の形態】以下、添付の図面に基づき本発明
をさらに詳しく説明することにする。図１Ａを参照する
と、半導体基板１０の上にセル領域とフィールド領域を
限定するためのフィールド酸化膜１２を形成し、ゲート
絶縁膜１４を形成した後その上にポリシリコン層１６を
５０００Å以上に厚く蒸着する。
をさらに詳しく説明することにする。図１Ａを参照する
と、半導体基板１０の上にセル領域とフィールド領域を
限定するためのフィールド酸化膜１２を形成し、ゲート
絶縁膜１４を形成した後その上にポリシリコン層１６を
５０００Å以上に厚く蒸着する。
【００１５】図１Ｂを参照すると、前記ゲート絶縁膜１
４の上に蒸着されたポリシリコン層１６に対してフォト
レジストを利用したエッチバックまたはＣＭＰ方法を利
用した蝕刻を実施してその表面を平坦化する。この際、
残りポリシリコン層１６の厚さが１０００〜２０００Å
ほどになるように蝕刻することが望ましい。図１Ｃ及び
図１Ｄを参照すると、前記表面が平坦化されたポリシリ
コン層１６の上にチタン１８を蒸着して（図１Ｃ）、そ
の結果物に対して熱処理を実施すると、ポリシリコン層
１６とチタン１８が反応してチタンシリサイド２０が形
成される（図１Ｄ）。
４の上に蒸着されたポリシリコン層１６に対してフォト
レジストを利用したエッチバックまたはＣＭＰ方法を利
用した蝕刻を実施してその表面を平坦化する。この際、
残りポリシリコン層１６の厚さが１０００〜２０００Å
ほどになるように蝕刻することが望ましい。図１Ｃ及び
図１Ｄを参照すると、前記表面が平坦化されたポリシリ
コン層１６の上にチタン１８を蒸着して（図１Ｃ）、そ
の結果物に対して熱処理を実施すると、ポリシリコン層
１６とチタン１８が反応してチタンシリサイド２０が形
成される（図１Ｄ）。
【００１６】他の方法としては、表面が平坦化されたポ
リシリコン層１６を形成した後に、タングステンシリサ
イドまたはチタンシリサイド等のゲート電極の材料をＣ
ＶＤ方法やスパッタリング方法を利用して蒸着すること
も出来る。前記ポリシリコン層１６の上に蒸着する物質
としては、チタン、タングステン、コバルト、モリブデ
ン等の高融点金属、または、前記高融点金属のシリサイ
ドの中の何れか一つの物質を使用することが望ましい。
リシリコン層１６を形成した後に、タングステンシリサ
イドまたはチタンシリサイド等のゲート電極の材料をＣ
ＶＤ方法やスパッタリング方法を利用して蒸着すること
も出来る。前記ポリシリコン層１６の上に蒸着する物質
としては、チタン、タングステン、コバルト、モリブデ
ン等の高融点金属、または、前記高融点金属のシリサイ
ドの中の何れか一つの物質を使用することが望ましい。
【００１７】このような方法を利用する場合、ゲート電
極の物質の蒸着の前、ポリシリコン層１６には段差が存
在しなくなり、形成されるチタンシリサイド２０等のゲ
ート電極層も段差がなくなる。
極の物質の蒸着の前、ポリシリコン層１６には段差が存
在しなくなり、形成されるチタンシリサイド２０等のゲ
ート電極層も段差がなくなる。
【００１８】
【発明の効果】従って、本発明によるポリサイド構造の
ゲート電極の形成方法によれば、ポリシリコン層の表面
を平坦化した後シリサイド層を形成することにより、第
１に、段差によるシリサイドの凝集現象を防止しうる。
第２に、物理的ストレスを減少しうる。
ゲート電極の形成方法によれば、ポリシリコン層の表面
を平坦化した後シリサイド層を形成することにより、第
１に、段差によるシリサイドの凝集現象を防止しうる。
第２に、物理的ストレスを減少しうる。
【００１９】第３に、段差によるゲートラインの長さの
増加を抑制しうるので、ゲート電極の面抵抗の増加を防
止しうる。本発明が前記実施例に限定されなく、本発明
が属する技術的思想内で当分野の通常の知識を有する者
により多くの変形が可能であることは明白である。
増加を抑制しうるので、ゲート電極の面抵抗の増加を防
止しうる。本発明が前記実施例に限定されなく、本発明
が属する技術的思想内で当分野の通常の知識を有する者
により多くの変形が可能であることは明白である。
【図１】Ａ〜Ｄは、本発明によるチタンシリサイドゲー
ト電極の形成方法を説明するための半導体装置の断面図
である。
ト電極の形成方法を説明するための半導体装置の断面図
である。
【図２】Ａ〜Ｃは、従来のチタンシリサイドを利用した
ゲート電極の形成方法を説明するための半導体装置の断
面図である。
ゲート電極の形成方法を説明するための半導体装置の断
面図である。
【図３】ＡおよびＢは、チタンシリサイドゲートを熱処
理する場合、フィールド領域及びセル領域の面抵抗の分
布を示すグラフである。
理する場合、フィールド領域及びセル領域の面抵抗の分
布を示すグラフである。
【図４】段差の有無によるチタンシリサイドゲート電極
の面抵抗を示すグラフである。
の面抵抗を示すグラフである。
【図５】タングステンシリサイドゲートの形成時、クラ
ックの発生を示すＳＥＭ写真である。
ックの発生を示すＳＥＭ写真である。
１０ 半導体基板 １２ フィールド酸化膜 １４ ゲート絶縁膜 １６ ポリシリコン層 １８ チタン ２０ チタンシリサイド（シリサイド層）
Claims (5)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
上にポリシリコン層を蒸着する段階と、 前記ポリシリコン層の表面を平坦化させる段階と、 前記平坦化されたポリシリコン層の上にシリサイド層を
形成する段階とを含むことを特徴とする半導体装置のゲ
ート電極の形成方法。 - 【請求項２】 前記シリサイド層を形成する段階は、前
記ポリシリコン層の上に金属物質を蒸着した後、その表
面をシリサイド化することにより行われることを特徴と
する請求項１記載の半導体装置のゲート電極の形成方
法。 - 【請求項３】 前記金属物質はチタン、タングステン、
コバルト、モリブデンの高融点金属の中の何れか一つの
物質であることを特徴とする請求項２記載の半導体装置
のゲート電極の形成方法。 - 【請求項４】 前記シリサイド層を形成する段階は、前
記ポリシリコン層の上に金属物質のシリサイドを蒸着す
ることにより行われることを特徴とする請求項１記載の
半導体装置のゲート電極の形成方法。 - 【請求項５】 前記金属物質はチタン、タングステン、
コバルト、モリブデンの高融点金属の中の何れか一つの
物質であることを特徴とする請求項４記載の半導体装置
のゲート電極の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034011A KR970018086A (ko) | 1995-09-30 | 1995-09-30 | 반도체장치의 게이트전극 형성방법 |
| KR1995P34011 | 1995-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129880A true JPH09129880A (ja) | 1997-05-16 |
Family
ID=19429271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246995A Pending JPH09129880A (ja) | 1995-09-30 | 1996-08-28 | 半導体装置のゲート電極の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09129880A (ja) |
| KR (1) | KR970018086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197907A (ja) * | 2001-12-12 | 2003-07-11 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
| JP2006049899A (ja) * | 2004-08-02 | 2006-02-16 | Samsung Electronics Co Ltd | Ｐｍｏｓを具備する半導体素子の形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448859B1 (ko) * | 1997-12-31 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
-
1995
- 1995-09-30 KR KR1019950034011A patent/KR970018086A/ko not_active Application Discontinuation
-
1996
- 1996-08-28 JP JP8246995A patent/JPH09129880A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197907A (ja) * | 2001-12-12 | 2003-07-11 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
| JP2008091937A (ja) * | 2001-12-12 | 2008-04-17 | Samsung Electronics Co Ltd | エピタキシャル層を利用するトランジスター構造及びその製造方法 |
| JP2006049899A (ja) * | 2004-08-02 | 2006-02-16 | Samsung Electronics Co Ltd | Ｐｍｏｓを具備する半導体素子の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018086A (ko) | 1997-04-30 |
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