JPH05347271A - 酸化物によりキャップされたケイ化チタン形成方法 - Google Patents

酸化物によりキャップされたケイ化チタン形成方法

Info

Publication number
JPH05347271A
JPH05347271A JP4362107A JP36210792A JPH05347271A JP H05347271 A JPH05347271 A JP H05347271A JP 4362107 A JP4362107 A JP 4362107A JP 36210792 A JP36210792 A JP 36210792A JP H05347271 A JPH05347271 A JP H05347271A
Authority
JP
Japan
Prior art keywords
titanium
layer
oxide
metal
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4362107A
Other languages
English (en)
Inventor
Che-Chia Wei
− チア ウェイ チェ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH05347271A publication Critical patent/JPH05347271A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/015—Capping layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/902—Capping layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Abstract

(57)【要約】 【目的】 酸化物キャップの異方性ドライ・エッチング
を除去し、酸化物によりキャップされた２ケイ化チタン
形成方法を提供する。 【構成】 通常の酸化物によりキャップされた２ケイ化
チタン・プロセス法のチタン層と酸化物キャップとの間
に、窒化チタン層を堆積させる。窒素ガスをチタン・ス
パッタ装置に流して一定の厚さの金属チタンを堆積さ
せ、窒化チタン層を本来の位置に堆積させ、この窒化チ
タン層上に通常の酸化物キャップを堆積させる。通常の
チタン反応プロセスにより２ケイ化チタンを形成させ
る。窒化チタン層をエッチング・ストップとして作用さ
せ、ウエット・エッチングにより酸化物キャップを除去
可能にさせる。このようにして、等方性のウエット・エ
ッチングを用いて全ての酸化物キャップ層を除去する。
等方性のウエット・エッチングは、好ましくは、１０％
の緩衝剤で処理されたＨＦエッチングである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特に
集積回路の製造方法に関する。
【０００２】
【従来の技術】自己整合難溶性ケイ化金属（シリサイ
ド）技術（Ｓｅｌｆ−ａｌｉｇｎｅｄｒｅｆｒａｃｔｏ
ｒｙ ｍｅｔａｌ−ｓｉｌｉｃｉｄｅ ｔｅｃｈｎｏｌ
ｏｇｙ）は、デバイス寸法縮小として集積回路において
良好なデバイス・パフォーマンスを実現する鍵のうちの
一つとして認識されていた。２ケイ化チタン（“ＴｉＳ
ｉ２”）は、その低抵抗性、安定性及び自己整合形成の
ために、最も魅力的な金属ケイ化物のうちの一つとして
認識されていた。
【０００３】ケイ化チタン技術の大きな利点のうちの一
つは、自己整合ＶＬＳＩプロセスの利用可能性である。
即ち、シリコン（単結晶又は多結晶であっても）の全て
の露出領域は、チタン金属層の全体に堆積し、次いで窒
素雰囲気中で加熱することにより反応してケイ化チタン
を形成し、窒化チタンが支配的な組成を形成することに
なる。ここで、チタン金属はシリコンと接触していなか
ったものである。このことは極めて有用である。なぜな
らば、ポリシリコン・ゲート・レベルをパターン化した
後にこの工程を実行することにより、ポリシリコン・ゲ
ート・レベルの表面上であって、露出したソース／ドレ
イン領域（又は他の露出した表面領域）の表面上に、シ
リサイドが形成されるが、それ以外の個所は形成されな
いためである。これは、許容し得る低いシート抵抗によ
り、更に浅いソース／ドレイン拡散を作成することがで
きることを意味し、更にポリシリコン・ゲート・レベル
のシート抵抗を低くし得ることを意味する。このプロセ
スにおいて窒素雰囲気を用いることは、臨界的である。
これは、そうしないときに、シリコンが成長するシリサ
イド層を介して外方拡散し、横方向の成長を許すので、
この反応により形成されたケイ化チタンが、例えばＶＬ
ＳＩデバイスのゲートとソース／ドレインとの間に１／
２ミクロン又はその程度のギャップをブリッジすること
があるためである。
【０００４】しかし、この自己整合ＴｉＳｉ２技術は、
シリサイドの反応プロセスで用いる窒素雰囲気の酸素汚
損により劣化する。反応プロセス中の酸素汚損は２つの
問題を発生させ得ることが判った。その第１は、シリサ
イドが高抵抗性となることである。その第２は、未反応
チタン（即ち窒化チタンのような非シリサイド物質）は
剥離するのが容易でないことである。
【０００５】１９８７年９月１日に発行され、テキサス
・インスツルメンツ（株）に譲渡された米国特許第４，
６９０，７３０号は、可能性のある酸素汚損を防止する
方法を教えている。この特許は、シリサイドの反応前
に、チタン金属層の上に酸化物キャップを置く製造プロ
セスを教えている。反応プロセス中に、この酸化物は隣
接するチタン層により部分的に減少される。従って、あ
る程度の酸素が開放され、チタン層に拡散可能である。
低温度の反応プロセスでは、酸素がチタン金属の粒子境
界で捕捉され、粒子境界を通る外方拡散のシリコン原子
を妨げることになる。導入された酸素不純物は、明らか
に、従来の自己整合ＴｉＳｉ２プロセスにおける窒素の
作用と部分的に類似した作用をする。外方拡散のシリコ
ン原子を妨げる他の可能性には、堆積した酸化物層によ
り発生する歪みがある。この歪みは、チタン層にＴｉＳ
ｉ２を形成する際に、必要となる体積変化を阻止するも
のとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、前記特
許の酸化物キャップ・プロセスの欠点のうちの一つは、
酸化物キャップを除去するために用いられるプラズマ・
エッチングに関連することである。特に、製造プロセス
の終りで、プラズマ・エッチング即ち酸化物エッチング
を用いて酸化物層を除去する。しかし、プラズマ・エッ
チングは異方性である。これは、垂直方向に単純にエッ
チングを行なうためである。即ち、プラズマは水平面に
沿って垂直下方向へエッチングを行なうためである。し
かし、回路幾何学的な形状の複数部分には、酸化物層に
より覆われたほぼ垂直な面が含まれている。更に、プラ
ズマ・エッチングはこのようにほぼ垂直方向に酸化物層
を除去することが必要とされるので、非常に長時間のエ
ッチングが必要となる。これら垂直酸化物層の部分がエ
ッチングにより除去されないと、未反応のチタンを覆う
酸化物層の部分を残すことになる。その場合は、チタン
を除去するための次の工程は（チタンが酸化物層の未除
去部分により覆われているので）、金属チタンの複数部
分即ちフィラメントを残す。これらは、金属のエッチン
グが短いときは回路を短絡させ、金属のエッチングが長
いときは酸化物片を浮動させて欠陥密度を増加させる。
【０００７】従来技術におけるこれら及びその他の限界
や欠点は、本発明により克服されると共に、集積回路を
製造するために改良した、酸化物によりキャップされた
ケイ化チタン形成方法が提供される。
【０００８】
【課題を解決するための手段】本発明の好ましい実施例
では、通常の酸化物によりキャップされた２ケイ化チタ
ン・プロセス方法においてチタン層と酸化物キャップと
の間に、窒化チタン層が堆積される。窒素ガスをチタン
・スパッタ装置に流出させることにより、一定の厚さの
金属チタンを堆積させた後、窒化チタン層を本来の位置
に堆積させる。次いで、この窒化チタン層上に通常の酸
化物キャップを堆積させる。その後、通常のチタン反応
プロセスを行なって２ケイ化チタンを形成させる。２ケ
イ化チタンを生成した後、酸化物キャップを剥離させる
必要がある。ここで、本発明の余分な窒化チタン層のた
めに、等方性ウエット・エッチングを用いて酸化物キャ
ップを除去することができ、かつ窒化チタン層はエッチ
ング・ストップとして作用している。このようにして、
等方性のウエット・エッチングを用いて（従来方法に関
連する異方性プラズマ・エッチングを不足させることな
く）全ての酸化物キャップ層を除去することができる。
等方性のウエット・エッチングは、好ましくは、１０％
の緩衝剤で処理されたＨＦエッチングである。
【０００９】本発明の目的は、酸化物キャップの異方性
ドライ・エッチングを除去するために改良され、酸化物
によりキャップされた２ケイ化チタレ形成方法を提供す
ることにある。
【００１０】従って、本発明のこれらの目的及びその他
の目的は、添付図面における各図を参照する以下の詳細
な説明から明らかとなる。
【００１１】
【実施例】自己整合ＴｉＳｉ２技術をより製造し易くす
るようにし、集積回路上の堀（ｍｏａｔｓ）とゲートと
の間で許容できない高いシート抵抗及びフィラメントに
帰着する酸素汚損を防止させるために、種々のキャップ
によるシリサイド形成方法が提案されていた。これらの
方法のうちで、酸化物によりキャップされたＴｉＳｉ２
技術（ＯＣＳ）は、環境的に最も不感動なプロセスであ
ることが証明されていた。即ち、ＯＣＳプロセスは炉内
で高純度の排ガス、例えばアルゴンを必要としない。図
１は、前述の米国特許第４，６９０，７３０号の通常の
ＯＣＳプロセスによりシリサイド化する前の構造を示
す。しかし、ＯＣＳプロセスにおいて、キャップ酸化物
は、可能性のあるキャップ酸化フィラメントを除去する
ために強いオバー・エッチングを必要とするプラズマ・
ドライ・エッチングにより除去される。図１において、
可能性のあるこれらの酸化フィラメントは、「問題のエ
ッチング領域」として示され、円で囲まれている。酸化
物キャップのフィラメントは、チタン・フィラメントを
短絡させる結果となる金属チタンを除去するために、次
のウエット・ストリッピング・プロセスの能力に影響を
与えるか、又は酸化物片を浮動させる恐れがある。
【００１２】この酸化物を除去するウエット・エッチン
グ工程は、下側の２ケイ化チタン層をエッチングする可
能性があるので、不可能である。２ケイ化チタンの基板
及び必要とする強いオバー・エッチングのために、通常
のプラズマ酸化エッチング・プロセスを直接適用するこ
とができない。通常のプラズマ酸化エッチング・プロセ
スは均一なエッチングを阻止するチタン・ポリマを生成
する。
【００１３】少数のウェーハのエッチングを用い、次い
でエッチング電極の清掃を用いる妥協的なプロセスが可
能である。しかし、このような妥協的なエッチング／清
掃工程により、製造プロセスのスループットは、特定の
酸化物キャップ除去問題を解決することなく、低下した
ものとなる。更に、特別に設計された酸化物キャップの
エッチング装置は、ポリマ問題を除去するために採用さ
れてもよい。しかし、このように特別に設計された酸化
物キャップ・エッチング装置は、２ケイ化チタンのプロ
セスにより作成される集積回路の製造コストを上昇させ
ることになる。
【００１４】２ケイ化チタン及び窒化チタンは、共にＨ
Ｆ溶液中で容易にエッチングされるということが判っ
た。しかし、１０％の緩衝剤で処理されたＨＦ溶液は短
期間で、即ち約６０秒間では窒化チタンを侵すことはな
いが、酸化物はこれと同一の期間中に１，０００〜２，
０００オングストロームのエッチングをする。この特性
のために、本発明の教えにより、金属チタン層と通常の
ＯＣＳプロセスのキャップ酸化物層との間に窒化チタン
層を挿入することができる。図２はこの窒化チタン層及
び他の層を示す。スパッタ装置へ窒素ガスを流すことに
より、選択した厚さの金属チタンを堆積させた後に、窒
化チタン層を本来の位置に堆積させることができる。こ
のように金属チタン堆積層の上に本来の位置に窒化チタ
ン層を堆積させることは、研究所において首尾良く立証
された。
【００１５】ここでは引用により関連される米国特許第
４，６９０，７３０号に説明されているように、窒化チ
タン層の堆積後、通常の酸化物キャップを堆積させる。
その後、前記特許に説明されているように、チタン反応
工程を実行して２ケイ化チタン層を形成させる。その
後、緩衝剤で処理されたＨＦ溶液による等方性のウエッ
ト・エッチングを用いて酸化物キャップを除去させると
共に、窒化チタン層はエッチング・ストップとして作用
している。その後、窒化チタン層及び金属チタン層は、
関連の特許で説明した通常の化学的なウエット・エッチ
ングにより剥離される。本発明は、従来のプラズマ・エ
ッチングがキャップ酸化物の部分を残すという問題を除
去するものである。このキャップ酸化物の部分は、チタ
ン層を除去するときに除去されずに、回路を短絡させる
チタン金属のフィラメントを発生させる結果となり得
る。
【００１６】エッチング・ストップ層のための好ましい
実施例として窒化チタンを提案したが、以下の特性を有
する他の物質も本発明のエッチング・ストップとして用
いることができる。 １．約７００℃の温度でシリコンと反応しない物質。 ２．酸化物か、又は窒化物をエッチングすることが可能
なウエット溶液中でエッチングされない物質。 ３．ＲＣＡ（Ｈ２Ｏ２：ＮＨ４ＯＨ＋Ｈ２Ｏ））クリー
ンアップ又は高温の窒素酸により剥離可能な物質。
【００１７】従って、本発明の方法は、緩衝剤で処理さ
れたＨＦ溶液における窒化チタン又は同様の物質の低い
エッチング速度特性を利用して、ＯＣＳプロセスにおけ
るウエット酸化物剥離工程を可能にし、従って通常のド
ライ酸化物エッチングで発生する問題を除去するもので
ある。提案した本来の位置のチタン層上に窒化チタンを
堆積することが証明され、かつ製造プロセスにおいて堆
積のスループットを低下させることがない。改良された
このＯＣＳプロセスは、従来のプロセスよりも製造が容
易であり、大きなプロセス窓を有するものと現在考えら
れている。
【００１８】従って、本発明の好ましいプロセスの総体
的なプロセスの工程は、ソース／ドレイン焼き鈍し工程
後に堆積された金属層上に窒化金属層を本来の位置に堆
積することである。窒化金属層は厚さが約１，０００オ
ングストロームでよく、また金属層は厚さが約８００オ
ングストロームでもよい。金属層、窒化金属層、又はそ
の両方で他の厚さを用いてもよく、依然として本発明の
範囲内にあることは、明らかである。次のプロセス工程
は、低温度プロセスを用いて、窒化金属層上に酸化ケイ
素、窒化シリコン、その両方を交互させた層、又は他の
いくつかの誘電体を交互させた層を約１，０００オング
ストロームの厚さに堆積させることである。この場合
も、異なる厚さを用いることができる。次の工程は、シ
リサイド反応プロセスを実行することである。これを、
便宜的に、６７５℃で約３０分間行なうことができる。
他の温度及び時間を採用することもできる。次のプロセ
ス工程は選択した誘電体物質の部分をウエット・エッチ
ングすることである。選択した部分は層全体であっても
よい。次のプロセス工程は、前記特許において説明した
従来のプロセスにより行なう化学的なウエット・エッチ
ングにより、未反応金属及び窒化金属層を選択的に剥離
することである。最終工程は、約８００℃で約３０分間
シリサイドの焼き鈍しを行なうことであり、通常の製造
工程が続く。この場合も、他の温度及び時間を採用する
が可能である。
【００１９】本発明のチタン金属プロセスにおける好ま
しいプロセス工程は、ソース／ドレインの焼き鈍し工程
の後に、堆積された金属チタン層の上の本来の位置に窒
化チタン層を堆積させることである。この窒化チタン層
は厚さが約１，０００オングストロームのであってもよ
く、かつ金属チタン層は厚さが約８００オングストロー
ムのであってもよい。チタン層、窒化チタン、又はその
両方において他の厚さを採用してもよく、依然として本
発明の範囲内にあることは明らかである。次のプロセス
工程は低温度プロセスを用いて、窒化チタン層の上に約
１，０００オングストロームの厚さに酸化ケイ素、窒化
シリコン、又はその両者を交互させた他の層を堆積させ
ることである。この場合も、本発明のプロセスにおいて
他の厚さの酸化物又は窒化物を採用してもよく、依然と
して本発明の範囲内にある。更に、それぞれ厚さが異な
る酸化物及び窒化物の多重層を堆積して積層した一つの
複合誘電体層を形成させてもよい。次の工程はシリサイ
ド反応プロセスを行なうことであって、このプロセス
を、便宜的に、６７５℃で約３０分間行なうことができ
る。次のプロセスは、窒化物又は酸化物キャップ物質の
少なくとも一部をウエット・エッチングすることであ
る。酸化物キャップのときは、好ましくは、緩衝剤で処
理されたＨＦ溶液を採用してもよい。また、窒化物キャ
ップのときは、好ましくは、高温のリン酸ウエット・エ
ッチングを採用してもよい。次の工程は、前記特許に説
明された従来のプロセスで行なわれている化学的なウエ
ット・エッチングにより、未反応金属チタン及び窒化チ
タン層を選択的に剥離することである。次いで、最終的
なプロセスは約８００℃で３０分間、シリサイドの焼き
鈍しを行なうことであり、通常の製造工程が続く。
【００２０】チタン金属は厳密に純粋のチタンである必
要はない。その代わりに、チタン金属は、その化学的性
質が例えばチタンにより支配されている限り、Ｔｉ：Ｖ
及びＴｉ：Ａｌ合金に限定されることなく、広く範囲の
チタン合金又は擬合金のうちの一つであってもよい。更
に、Ｔｉ：Ｙ又はＴｉ：Ｗのような他の金属間合金を用
いることもできる。
【００２１】本発明の範囲をチタン以外の金属に拡大す
ることもできる。要するに、１．導電性のシリサイドを
形成し、２．金属が酸素により不動態化されているとき
は（シリサイドの形成に適当な温度で）合金シリコンの
拡散を許容することなく、３．（シリサイドの形成に適
当な温度で）酸化ケイ素を減少させることが可能な金属
は、本発明方法において使用候補となる。チタンはこれ
らの必要条件を満足させる、これまでに知られた唯一の
金属であって、本発明はチタン（又はチタン合金）を用
いたときに優れた効果が得られるが、本発明の技術は他
の適当な金属に適用されてもよい。
【００２２】以上で説明した装置及び技術において、本
発明の考えから逸脱することなく、他の多くの変更及び
変形を行ない得ることは、当該技術に習熟する者に可能
なことである。従って、添付する図面に示され、また以
上の説明において引用された方法は、単なる例示であっ
て、本発明の範囲を限定することを意図したものではな
いことは、明確に理解されるべきである。
【００２３】以上の説明に関して更に以下の項を開示す
る。
【００２４】（１）集積回路デバイス製造方法におい
て、部分的に作成された集積回路構造を備えた基板を得
る工程であって、前記集積回路構造が本質的にシリコン
からなる露出部分を含む工程と、前記露出部分上に金属
層を堆積する工程と、前記金属層上に窒化金属層を堆積
する工程と、前記窒化金属層上に直接、誘電体層を設け
る工程であって、前記誘電体層が酸化物を有する工程
と、前記金属層の部分が前記露出したシリコン部分と反
応してシリサイド金属を形成するまで、熱を加えてる工
程であって、前記誘電体層が金属層を介して実質的なシ
リコン外の拡散を阻止する工程と約６０秒又はそれ以
下、適用した緩衝剤で処理されたＨＦ溶液を用いて、エ
ッチイング・プロセスにより選択した前記誘電体層の部
分を除去する工程とを備えたことを特徴とする集積回路
デバイス製造方法。
【００２５】（２）前記金属層は、前記金属層が酸素に
より不動態化されたときに前記シリサイドの形成に適し
た温度で前記金属層を介してシリコンを拡散させること
なく、熱反応により導電性シリサイドの形成が可能であ
って、かつシリサイドの形成に適した温度でＳｉＯ２の
低減が可能なものであることを特徴とする第１項記載の
集積回路デバイス製造方法。
【００２６】（３）前記金属はチタンが主要素であるこ
とを特徴とする第１項記載の集積回路デバイス製造方
法。
【００２７】（４）前記選択した前記誘電体層の部分を
除去する前記工程は、前記誘電体層の全体を除去する工
程を含むことを特徴とする第１項記載の集積回路デバイ
ス製造方法。
【００２８】（５）前記エッチング・プロセスは１０％
の緩衝剤で処理されたＨＦ溶液を用いることを特徴とす
る第１項記載の集積回路デバイス製造方法。
【００２９】（６）前記誘電体層は酸化ケイ素を含むこ
とを特徴とする第１項記載の集積回路デバイス製造方
法。
【００３０】（７）前記誘電体層は前記金属層に近接す
る酸化ケイ素を有する層構造であることを特徴とする第
１項記載の集積回路デバイス製造方法。
【００３１】（８）前記誘電体層は低密度酸化ケイ素で
あることを特徴とする第１項記載の集積回路デバイス製
造方法。
【００３２】（９）前記熱を加えてシリサイド金属を形
成する前記工程は、約６７５℃に前記集積回路構造を加
熱する工程を含むことを特徴とする第１項記載の集積回
路デバイス製造方法。
【００３３】（１０）前記熱を加えてシリサイド金属を
形成する前記工程は、約３０分間前記集積回路構造を加
熱する工程を含むことを特徴とする第１項記載の集積回
路デバイス製造方法。
【００３４】（１１）更に、未反応の金属及び金属窒化
層を選択的に剥離させる工程を含むことを特徴とする第
１項記載の集積回路デバイス製造方法。
【００３５】（１２）前記未反応の金属及び金属窒化層
を選択的に剥離させる前記工程は、化学的なウエット・
エッチングにより選択的に剥離させる前記工程を含むこ
とを特徴とする第１１項記載の集積回路デバイス製造方
法。
【００３６】（１３）更に、前記集積回路構造を加熱し
て前記シリサイド金属を焼き鈍す工程を含むことを特徴
とする第１項記載の集積回路デバイス製造方法。
【００３７】（１４）前記集積回路構造を加熱して前記
シリサイド金属を焼き鈍す前記工程は、前記集積回路構
造を約８００℃に加熱する工程を含むことを特徴とする
第１３項記載の集積回路デバイス製造方法。
【００３８】（１５）前記集積回路構造を加熱して前記
シリサイド金属を焼き鈍す前記工程は、前記集積回路構
造を約３０分間加熱する工程を含むことを特徴とする第
１３項記載の集積回路デバイス製造方法。
【００３９】（１６）前記誘電体層は酸化ケイ素と窒化
シリコンとが交互する層を含むことを特徴とする第１項
記載の集積回路デバイス製造方法。
【００４０】（１７）前記チタン層はチタン合金を含む
ことを特徴とする第３項記載の集積回路デバイス製造方
法。
【００４１】（１８）誘電体層を設ける前記工程は、酸
化物層を堆積する工程を含むことを特徴とする第６項記
載の集積回路デバイス製造方法。
【００４２】（１９）集積回路デバイス製造方法におい
て、部分的に作成された集積回路構造を有する基板を得
る工程であって、前記集積回路構造が本質的にシリコン
からなる露出部分を含む工程と、前記露出部分上に金属
層を堆積する工程と、前記金属層上に窒化金属層を堆積
する工程と、前記窒化金属層上に直接、誘電体層を設け
る工程であって、前記誘電体層が酸化物を有する工程
と、前記金属層の部分がシリコンからなる前記露出した
部分と反応してシリサイド金属を形成するするまで、前
記集積回路構造を加熱する工程であって、前記誘電体層
が金属層を介して実質的なシリコンの外方拡散を阻止す
る工程と前記窒化金属がエッチング・ストップとして作
用するように、ウエット・エッチング・プロセスにより
前記誘電体層をエッチングする工程とを備えたことを特
徴とする集積回路デバイス製造方法。
【００４３】（２０）前記基板はシリコン基板を有し、
前記金属層はチタン層を有し、前記窒化金属層は窒化チ
タン層を有することを特徴とする請求項１９記載の集積
回路デバイス製造方法。
【００４４】（２１）通常の酸化物によりキャップされ
た２ケイ化チタン・プロセス技術のチタン層と酸化物キ
ャップとの間に、窒化チタン層を堆積させる。窒素ガス
をチタン・スパッタ装置に流して一定の厚さの金属チタ
ンを堆積させた後、窒化チタン層を本来の位置に堆積さ
せる。その後、この窒化チタン層上に通常の酸化物キャ
ップを堆積させる。通常のチタン反応プロセスを行なっ
て２ケイ化チタンを形成させる。２ケイ化チタンを生成
した後、酸化物キャップを剥離させる必要がある。付加
的な窒化チタン層がウエット・エッチングを用いて酸化
物キャップを除去可能にさせると共に、窒化チタン層を
エッチング・ストップとして用いる。このようにして、
等方性のウエット・エッチングを用いて全ての酸化物キ
ャップ層を除去することができる。等方性のウエット・
エッチングは、好ましくは、１０％の緩衝剤で処理され
たＨＦエッチングである。
【図面の簡単な説明】
【図１】プラズマ・ドライ・エッチングを用いて酸化物
キャップを除去する通常の自己整合酸化物によりキャッ
プされた２ケイ化チタン製造プロセス中に用いられる構
造の横断面図。
【図２】本発明の酸化物によりキャップされた２ケイ化
チタン・プロセスのための改良された製造プロセス中に
おける図１と同一構造の横断面図。
【符号の説明】
Ｓｉ シリコン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 酸化物によりキャップされたケイ
化チタン形成方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特に
集積回路の製造方法に関する。
【０００２】
【従来の技術】自己整合難溶性ケイ化金属（シリザイ
ド）技術（Ｓｅｌｆ−ａｌｉｇｎｅｄｒｅｆｒａｃｔｏ
ｒｙ ｍｅｔａｌ−ｓｉｌｉｃｉｄｅ ｔｅｃｈｎｏｌ
ｏｇｙ）は、デバイス寸法縮小として集積回路において
良好なデバイス・パフォーマンスを実現する鍵のうちの
一つとして認識されていた。２ケイ化チタン（“ＴｉＳ
ｉ２”）は、その低抵抗性、安定性及び自己整合形成の
ために、最も魅力的な金属ケイ化物のうちの一つとして
認識されていた。
【０００３】ケイ化チタン技術の大きな利点のうちの一
つは、自己整合ＶＬＳＩプロセスの利用可能性である。
即ち、シリコン（単結晶又は多結晶であっても）の全て
の露出領域は、チタン金属層の全体に堆積し、次いで窒
素雰囲気中で加熱することにより反応してケイ化チタン
を形成し、窒化チタンが支配的な組成を形成することに
なる。ここで、チタン金属はシリコンと接触していなか
ったものである。このことは極めて有用である。なぜな
らば、ポリシリコン・ゲート・レベルをパターン化した
後にこの工程を実行することにより、ポリシリコン・ゲ
ート・レベルの表面上であって、露出したソース／ドレ
イン領域（又は他の露出した表面領域）の表面上に、シ
リサイドが形成されるが、それ以外の個所は形成されな
いためである。これは、許容し得る低いシート抵抗によ
り、更に浅いソース／ドレイン拡散を作成することがで
きることを意味し、更にポリシリコン・ゲート・レベル
のシート抵抗を低くし得ることを意味する。このプロセ
スにおいて窒素雰囲気を用いることは、臨界的である。
これは、そうしないときに、シリコンが成長するシリサ
イド層を介して外方拡散し、横方向の成長を許すので、
この反応により形成されたケイ化チタンが、例えばＶＬ
ＳＩデバイスのゲートとソース／ドレインとの間に１／
２ミクロン又はその程度のギャップをブリッジすること
があるためである。
【０００４】しかし、この自己整合ＴｉＳｉ２技術は、
シリサイドの反応プロセスで用いる窒素雰囲気の酸素汚
損により劣化する。反応プロセス中の酸素汚損は２つの
問題を発生させ得ることが判った。その第１は、シリサ
イドが高抵抗性となることである。その第２は、未反応
チタン（即ち窒化チタンのような非シリサイド物質）は
剥離するのが容易でないことである。
【０００５】１９８７年９月１日に発行され、テキサス
・インスツルメンツ（株）に譲渡された米国特許第４，
６９０，７３０号は、可能性のある酸素汚損を防止する
方法を教えている。この特許は、シリサイドの反応前
に、チタン金属層の上に酸化物キャップを置く製造プロ
セスを教えている。反応プロセス中に、この酸化物は隣
接するチタン層により部分的に減少される。従って、あ
る程度の酸素が開放され、チタン層に拡散可能である。
低温度の反応プロセスでは、酸素がチタン金属の粒子境
界で捕捉され、粒子境界を通る外方拡散のシリコン原子
を妨げることになる。導入された酸素不純物は、明らか
に、従来の自己整合ＴｉＳｉ２プロセスにおける窒素の
作用と部分的に類似した作用をする。外方拡散のシリコ
ン原子を妨げる他の可能性には、堆積した酸化物層によ
り発生する歪みがある。この歪みは、チタン層にＴｉＳ
ｉ２を形成する際に、必要となる体積変化を阻止するも
のとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、前記特
許の酸化物キャップ・プロセスの欠点のうちの一つは、
酸化物キャップを除去するために用いられるプラズマ・
エッチングに関連することである。特に、製造プロセス
の終りで、プラズマ・エッチング即ち酸化物エッチング
を用いて酸化物層を除去する。しかし、プラズマ・エッ
チングは異方性である。これは、垂直方向に単純にエッ
チングを行なうためである。即ち、プラズマは水平面に
沿って垂直下方向へエッチングを行なうためである。し
かし、回路幾何学的な形状の複数部分には、酸化物層に
より覆われたほぼ垂直な面が含まれている。更に、プラ
ズマ・エッチングはこのようにほぼ垂直方向に酸化物層
を除去することが必要とされるので、非常に長時間のエ
ッチングが必要となる。これら垂直酸化物層の部分がエ
ッチングにより除去されないと、未反応のチタンを覆う
酸化物層の部分を残すことになる。その場合は、チタン
を除去するための次の工程は（チタンが酸化物層の未除
去部分により覆われているので）、金属チタンの複数部
分即ちフィラメントを残す。これらは、金属のエッチン
グが短いときは回路を短絡させ、金属のエッチングが長
いときは酸化物片を浮動させて欠陥密度を増加させる。
【０００７】従来技術におけるこれら及びその他の限界
や欠点は、本発明により克服されると共に、集積回路を
製造するために改良した、酸化物によりキャップされた
ケイ化チタン形成方法が提供される。
【０００８】
【課題を解決するための手段】本発明の好ましい実施例
では、通常の酸化物によりキャップされた２ケイ化チタ
ン・プロセス方法においてチタン層と酸化物キャップと
の間に、窒化チタン層が堆積される。窒素ガスをチタン
・スパッタ装置に流出させることにより、一定の厚さの
金属チタンを堆積させた後、窒化チタン層を本来の位置
に堆積させる。次いで、この窒化チタン層上に通常の酸
化物キャップを堆積させる。その後、通常のチタン反応
プロセスを行なって２ケイ化チタンを形成させる。２ケ
イ化チタンを生成した後、酸化物キャップを剥離させる
必要がある。ここで、本発明の余分な窒化チタン層のた
めに、等方性ウエット・エッチングを用いて酸化物キャ
ップを除去することができ、かつ窒化チタン層はエッチ
ング・ストップとして作用している。このようにして、
等方性のウエット・エッチングを用いて（従来方法に関
連する異方性プラズマ・エッチングを不足させることな
く）全ての酸化物キャップ層を除去することができる。
等方性のウエット・エッチングは、好ましくは、１０％
の緩衝剤で処理されたＨＦエッチングである。
【０００９】本発明の目的は、酸化物キャップの異方性
ドライ・エッチングを除去するために改良され、酸化物
によりキャップされた２ケイ化チタン形成方法を提供す
ることにある。
【００１０】従って、本発明のこれらの目的及びその他
の目的は、添付図面における各図を参照する以下の詳細
な説明から明らかとなる。
【００１１】
【実施例】自己整合ＴｉＳｉ２技術をより製造し易くす
るようにし、集積回路上の堀（ｍｏａｔｓ）とゲートと
の間で許容できない高いシート抵抗及びフィラメントに
帰着する酸素汚損を防止させるために、種々のキャップ
によるシリサイド形成方法が提案されていた。これらの
方法のうちで、酸化物によりキャップされたＴｉＳｉ２
技術（ＯＣＳ）は、環境的に最も不感動なプロセスであ
ることが証明されていた。即ち、ＯＣＳプロセスは炉内
で高純度の排ガス、例えばアルゴンを必要としない。図
１は、前述の米国特許第４，６９０，７３０号の通常の
ＯＣＳプロセスによりシリサイド化する前の構造を示
す。しかし、ＯＣＳプロセスにおいて、キャップ酸化物
は、可能性のあるキャップ酸化フィラメントを除去する
ために強いオバー・エッチングを必要とするプラズマ・
ドライ・エッチングにより除去される。図１において、
可能性のあるこれらの酸化フィラメントは、「問題のエ
ッチング領域」として示され、円で囲まれている。酸化
物キャップのフィラメントは、チタン・フィラメントを
短絡させる結果となる金属チタンを除去するために、次
のウエット・ストリッピング・プロセスの能力に影響を
与えるか、又は酸化物片を浮動させる恐れがある。
【００１２】この酸化物を除去するウエット・エッチン
グ工程は、下側の２ケイ化チタン層をエッチングする可
能性があるので、不可能である。２ケイ化チタンの基板
及び必要とする強いオバー・エッチングのために、通常
のプラズマ酸化エッチング・プロセスを直接適用するこ
とができない。通常のプラズマ酸化エッチング・プロセ
スは均一なエッチングを阻止するチタン・ポリマを生成
する。
【００１３】少数のウェーハのエッチングを用い、次い
でエッチング電極の清掃を用いる妥協的なプロセスが可
能である。しかし、このような妥協的なエッチング／清
掃工程により、製造プロセスのスループットは、特定の
酸化物キャップ除去問題を解決することなく、低下した
ものとなる。更に、特別に設計された酸化物キャップの
エッチング装置は、ポリマ問題を除去するために採用さ
れてもよい。しかし、このように特別に設計された酸化
物キャップ・エッチング装置は、２ケイ化チタンのプロ
セスにより作成される集積回路の製造コストを上昇させ
ることになる。
【００１４】２ケイ化チタン及び窒化チタンは、共にＨ
Ｆ溶液中で容易にエッチングされるということが判っ
た。しかし、１０％の緩衝剤で処理されたＨＦ溶液は短
期間で、即ち約６０秒間では窒化チタンを侵すことはな
いが、酸化物はこれと同一の期間中に１，０００〜２，
０００オングストロームのエッチングをする。この特性
のために、本発明の教えにより、金属チタン層と通常の
ＯＣＳプロセスのキャップ酸化物層との間に窒化チタン
層を挿入することができる。図２はこの窒化チタン層及
び他の層を示す。スパッタ装置へ窒素ガスを流すことに
より、選択した厚さの金属チタンを堆積させた後に、窒
化チタン層を本来の位置に堆積させることができる。こ
のように金属チタン堆積層の上に本来の位置に窒化チタ
ン層を堆積させることは、研究所において首尾良く立証
された。
【００１５】ここでは引用により関連される米国特許第
４，６９０，７３０号に説明されているように、窒化チ
タン層の堆積後、通常の酸化物キャップを堆積させる。
その後、前記特許に説明されているように、チタン反応
工程を実行して２ケイ化チタン層を形成させる。その
後、緩衝剤で処理されたＨＦ溶液による等方性のウエッ
ト・エッチングを用いて酸化物キャップを除去させると
共に、窒化チタン層はエッチング・ストップとして作用
している。その後、窒化チタン層及び金属チタン層は、
関連の特許で説明した通常の化学的なウエット・エッチ
ングにより剥離される。本発明は、従来のプラズマ・エ
ッチングがキャップ酸化物の部分を残すという問題を除
去するものである。このキャップ酸化物の部分は、チタ
ン層を除去するときに除去されずに、回路を短絡させる
チタン金属のフィラメントを発生させる結果となり得
る。
【００１６】エッチング・ストップ層のための好ましい
実施例として窒化チタンを提案したが、以下の特性を有
する他の物質も本発明のエッチング・ストップとして用
いることができる。 １．約７００℃の温度でシリコンと反応しない物質。 ２．酸化物か、又は窒化物をエッチングすることが可能
なウエット溶液中でエッチングされない物質。 ３．ＲＣＡ（Ｈ２Ｏ２：ＮＨ４ＯＨ＋Ｈ２Ｏ）クリーン
アップ又は高温の窒素酸により剥離可能な物質。
【００１７】従って、本発明の方法は、緩衝剤で処理さ
れたＨＦ溶液における窒化チタン又は同様の物質の低い
エッチング速度特性を利用して、ＯＣＳプロセスにおけ
るウエット酸化物剥離工程を可能にし、従って通常のド
ライ酸化物エッチングで発生する問題を除去するもので
ある。提案した本来の位置のチタン層上に窒化チタンを
堆積することが証明され、かつ製造プロセスにおいて堆
積のスループットを低下させることがない。改良された
このＯＣＳプロセスは、従来のプロセスよりも製造が容
易であり、大きなプロセス窓を有するものと現在考えら
れている。
【００１８】従って、本発明の好ましいプロセスの総体
的なプロセスの工程は、ソース／ドレイン焼き鈍し工程
後に堆積された金属層上に窒化金属層を本来の位置に堆
積することである。窒化金属層は厚さが約１，０００オ
ングストロームでよく、また金属層は厚さが約８００オ
ングストロームでもよい。金属層、窒化金属層、又はそ
の両方で他の厚さを用いてもよく、依然として本発明の
範囲内にあることは、明らかである。次のプロセス工程
は、低温度プロセスを用いて、窒化金属層上に酸化ケイ
素、窒化シリコン、その両方を交互させた層、又は他の
いくつかの誘電体を交互させた層を約１，０００オング
ストロームの厚さに堆積させることである。この場合
も、異なる厚さを用いることができる。次の工程は、シ
リサイド反応プロセスを実行することである。これを、
便宜的に、６７５℃で約３０分間行なうことができる。
他の温度及び時間を採用することもできる。次のプロセ
ス工程は選択した誘電体物質の部分をウエット・エッチ
ングすることである。選択した部分は層全体であっても
よい。次のプロセス工程は、前記特許において説明した
従来のプロセスにより行なう化学的なウエット・エッチ
ングにより、未反応金属及び窒化金属層を選択的に剥離
することである。最終工程は、約８００℃で約３０分間
シリサイドの焼き鈍しを行なうことであり、通常の製造
工程が続く。この場合も、他の温度及び時間を採用する
が可能である。
【００１９】本発明のチタン金属プロセスにおける好ま
しいプロセス工程は、ソース／ドレインの焼き鈍し工程
の後に、堆積された金属チタン層の上の本来の位置に窒
化チタン層を堆積させることである。この窒化チタン層
は厚さが約１，０００オングストロームのであってもよ
く、かつ金属チタン層は厚さが約８００オングストロー
ムのであってもよい。チタン層、窒化チタン、又はその
両方において他の厚さを採用してもよく、依然として本
発明の範囲内にあることは明らかである。次のプロセス
工程は低温度プロセスを用いて、窒化チタン層の上に約
１，０００オングストロームの厚さに酸化ケイ素、窒化
シリコン、又はその両者を交互させた他の層を堆積させ
ることである。この場合も、本発明のプロセスにおいて
他の厚さの酸化物又は窒化物を採用してもよく、依然と
して本発明の範囲内にある。更に、それぞれ厚さが異な
る酸化物及び窒化物の多重層を堆積して積層した一つの
複合誘電体層を形成させてもよい。次の工程はシリサイ
ド反応プロセスを行なうことであって、このプロセス
を、便宜的に、６７５℃で約３０分間行なうことができ
る。次のプロセスは、窒化物又は酸化物キャップ物質の
少なくとも一部をウエット・エッチングすることであ
る。酸化物キャップのときは、好ましくは、緩衝剤で処
理されたＨＦ溶液を採用してもよい。また、窒化物キャ
ップのときは、好ましくは、高温のリン酸ウエット・エ
ッチングを採用してもよい。次の工程は、前記特許に説
明された従来のプロセスで行なわれている化学的なウエ
ット・エッチングにより、未反応金属チタン及び窒化チ
タン層を選択的に剥離することである。次いで、最終的
なプロセスは約８００℃で３０分間、シリサイドの焼き
鈍しを行なうことであり、通常の製造工程が続く。
【００２０】チタン金属は厳密に純粋のチタンである必
要はない。その代わりに、チタン金属は、その化学的性
質が例えばチタンにより支配されている限り、Ｔｉ：Ｖ
及びＴｉ：Ａｌ合金に限定されることなく、広く範囲の
チタン合金又は擬合金のうちの一つであってもよい。更
に、Ｔｉ：Ｙ又はＴｉ：Ｗのような他の金属間合金を用
いることもできる。
【００２１】本発明の範囲をチタン以外の金属に拡大す
ることもできる。要するに、１．導電性のシリサイドを
形成し、２．金属が酸素により不動態化されているとき
は（シリサイドの形成に適当な温度で）合金シリコンの
拡散を許容することなく、３．（シリサイドの形成に適
当な温度で）酸化ケイ素を減少させることが可能な金属
は、本発明方法において使用候補となる。チタンはこれ
らの必要条件を満足させる、これまでに知られた唯一の
金属であって、本発明はチタン（又はチタン合金）を用
いたときに優れた効果が得られるが、本発明の技術は他
の適当な金属に適用されてもよい。
【００２２】以上で説明した装置及び技術において、本
発明の考えから逸脱することなく、他の多くの変更及び
変形を行ない得ることは、当該技術に習熟する者に可能
なことである。従って、添付する図面に示され、また以
上の説明において引用された方法は、単なる例示であっ
て、本発明の範囲を限定することを意図したものではな
いことは、明確に理解されるべきである。
【００２３】以上の説明に関して更に以下の項を開示す
る。
【００２４】（１）集積回路デバイス製造方法におい
て、部分的に作成された集積回路構造を備えた基板を得
る工程であって、前記集積回路構造が本質的にシリコン
からなる露出部分を含む工程と、前記露出部分上に金属
層を堆積する工程と、前記金属層上に窒化金属層を堆積
する工程と、前記窒化金属層上に直接、誘電体層を設け
る工程であって、前記誘電体層が酸化物を有する工程
と、前記金属層の部分が前記露出したシリコン部分と反
応してシリサイド金属を形成するまで、熱を加える工程
であって、前記誘電体層が金属層を介して実質的なシリ
コン外の拡散を阻止する工程と約６０秒又はそれ以下、
適用した緩衝剤で処理されたＨＦ溶液を用いて、エッチ
イング・プロセスにより選択した前記誘電体層の部分を
除去する工程とを備えたことを特徴とする集積回路デバ
イス製造方法。
【００２５】（２）前記金属層は、前記金属層が酸素に
より不動態化されたときに前記シリサイドの形成に適し
た温度で前記金属層を介してシリコンを拡散させること
なく、熱反応により導電性シリサイドの形成が可能であ
って、かつシリサイドの形成に適した温度でＳｉＯ２の
低減が可能なものであることを特徴とする第１項記載の
集積回路デバイス製造方法。
【００２６】（３）前記金属はチタンが主要素であるこ
とを特徴とする第１項記載の集積回路デバイス製造方
法。
【００２７】（４）前記選択した前記誘電体層の部分を
除去する前記工程は、前記誘電体層の全体を除去する工
程を含むことを特徴とする第１項記載の集積回路デバイ
ス製造方法。
【００２８】（５）前記エッチング・プロセスは１０％
の緩衝剤で処理されたＨＦ溶液を用いることを特徴とす
る第１項記載の集積回路デバイス製造方法。
【００２９】（６）前記誘電体層は酸化ケイ素を含むこ
とを特徴とする第１項記載の集積回路デバイス製造方
法。
【００３０】（７）前記誘電体層は前記金属層に近接す
る酸化ケイ素を有する層構造であることを特徴とする第
１項記載の集積回路デバイス製造方法。
【００３１】（８）前記誘電体層は低密度酸化ケイ素で
あることを特徴とする第１項記載の集積回路デバイス製
造方法。
【００３２】（９）前記熱を加えてシリサイド金属を形
成する前記工程は、約６７５℃に前記集積回路構造を加
熱する工程を含むことを特徴とする第１項記載の集積回
路デバイス製造方法。
【００３３】（１０）前記熱を加えてシリサイド金属を
形成する前記工程は、約３０分間前記集積回路構造を加
熱する工程を含むことを特徴とする第１項記載の集積回
路デバイス製造方法。
【００３４】（１１）更に、未反応の金属及び金属窒化
層を選択的に剥離させる工程を含むことを特徴とする第
１項記載の集積回路デバイス製造方法。
【００３５】（１２）前記未反応の金属及び金属窒化層
を選択的に剥離させる前記工程は、化学的なウエット・
エッチングにより選択的に剥離させる前記工程を含むこ
とを特徴とする第１１項記載の集積回路デバイス製造方
法。
【００３６】（１３）更に、前記集積回路構造を加熱し
て前記シリサイド金属を焼き鈍す工程を含むことを特徴
とする第１項記載の集積回路デバイス製造方法。
【００３７】（１４）前記集積回路構造を加熱して前記
シリサイド金属を焼き鈍す前記工程は、前記集積回路構
造を約８００℃に加熱する工程を含むことを特徴とする
第１３項記載の集積回路デバイス製造方法。
【００３８】（１５）前記集積回路構造を加熱して前記
シリサイド金属を焼き鈍す前記工程は、前記集積回路構
造を約３０分間加熱する工程を含むことを特徴とする第
１３項記載の集積回路デバイス製造方法。
【００３９】（１６）前記誘電体層は酸化ケイ素と窒化
シリコンとが交互する層を含むことを特徴とする第１項
記載の集積回路デバイス製造方法。
【００４０】（１７）前記チタン層はチタン合金を含む
ことを特徴とする第３項記載の集積回路デバイス製造方
法。
【００４１】（１８）誘電体層を設ける前記工程は、酸
化物層を堆積する工程を含むことを特徴とする第６項記
載の集積回路デバイス製造方法。
【００４２】（１９）集積回路デバイス製造方法におい
て、部分的に作成された集積回路構造を有する基板を得
る工程であって、前記集積回路構造が本質的にシリコン
からなる露出部分を含む工程と、前記露出部分上に金属
層を堆積する工程と、前記金属層上に窒化金属層を堆積
する工程と、前記窒化金属層上に直接、誘電体層を設け
る工程であって、前記誘電体層が酸化物を有する工程
と、前記金属層の部分がシリコンからなる前記露出した
部分と反応してシリサイド金属を形成するするまで、前
記集積回路構造を加熱する工程であって、前記誘電体層
が金属層を介して実質的なシリコンの外方拡散を阻止す
る工程と前記窒化金属がエッチング・ストップとして作
用するように、ウエット・エッチング・プロセスにより
前記誘電体層をエッチングする工程とを備えたことを特
徴とする集積回路デバイス製造方法。
【００４３】（２０）前記基板はシリコン基板を有し、
前記金属層はチタン層を有し、前記窒化金属層は窒化チ
タン層を有することを特徴とする請求項１９記載の集積
回路デバイス製造方法。
【００４４】（２１）通常の酸化物によりキャップされ
た２ケイ化チタン・プロセス技術のチタン層と酸化物キ
ャップとの間に、窒化チタン層を堆積させる。窒素ガス
をチタン・スパッタ装置に流して一定の厚さの金属チタ
ンを堆積させた後、窒化チタン層を本来の位置に堆積さ
せる。その後、この窒化チタン層上に通常の酸化物キャ
ップを堆積させる。通常のチタン反応プロセスを行なっ
て２ケイ化チタンを形成させる。２ケイ化チタンを生成
した後、酸化物キャップを剥離させる必要がある。付加
的な窒化チタン層がウエット・エッチングを用いて酸化
物キャップを除去可能にさせると共に、窒化チタン層を
エッチング・ストップとして用いる。このようにして、
等方性のウエット・エッチングを用いて全ての酸化物キ
ャップ層を除去することができる。等方性のウエット・
エッチングは、好ましくは、１０％の緩衝剤で処理され
たＨＦエッチングである。
【図面の簡単な説明】
【図１】プラズマ・ドライ・エッチングを用いて酸化物
キャップを除去する通常の自己整合酸化物によりキャッ
プされた２ケイ化チタン製造プロセス中に用いられる構
造の横断面図。
【図２】本発明の酸化物によりキャップされた２ケイ化
チタン・プロセスのための改良された製造プロセス中に
おける図１と同一構造の横断面図。
【符号の説明】 Ｓｉ シリコン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 部分的に作成された集積回路構造を有す
    る基板を得る工程であって、前記集積回路構造が本質的
    にシリコンからなる露出部分を含む工程と、 前記露出部分上に金属層を堆積する工程と、 前記金属層上に窒化金属層を堆積する工程と、 前記窒化金属層上に直接重なった誘電体層を設ける工程
    であって、前記誘電体層が酸化物を有する工程と、 前記金属層の部分がシリコンからなる前記露出部分と反
    応して金属ケイ化物を形成するまで、熱を加える工程で
    あって、前記誘電体層が金属層を介する実質的なシリコ
    ンの外方拡散を阻止する工程と緩衝剤で処理されたＨＦ
    溶液を約６０秒又はそれ以下適用するエッチイング処理
    により、選択した前記誘電体層の部分を除去する工程と
    を備えた集積回路デバイス製造方法。
JP4362107A 1991-12-27 1992-12-28 酸化物によりキャップされたケイ化チタン形成方法 Pending JPH05347271A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US815312 1991-12-27
US07/815,312 US5326724A (en) 1991-12-27 1991-12-27 Oxide-capped titanium silicide formation

Publications (1)

Publication Number Publication Date
JPH05347271A true JPH05347271A (ja) 1993-12-27

Family

ID=25217425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4362107A Pending JPH05347271A (ja) 1991-12-27 1992-12-28 酸化物によりキャップされたケイ化チタン形成方法

Country Status (2)

Country Link
US (1) US5326724A (ja)
JP (1) JPH05347271A (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858868A (en) * 1992-05-08 1999-01-12 Yamaha Corporation Method of manufacturing a laminated wiring structure preventing impurity diffusion therein from N+ and P+ regions in CMOS device with ohmic contact
US5365111A (en) * 1992-12-23 1994-11-15 Advanced Micro Devices, Inc. Stable local interconnect/active area silicide structure for VLSI applications
US5624868A (en) * 1994-04-15 1997-04-29 Micron Technology, Inc. Techniques for improving adhesion of silicon dioxide to titanium
US5739046A (en) * 1994-09-30 1998-04-14 United Microelectronics Corporation Method of making a reliable barrier layer
US5576240A (en) * 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
US6054387A (en) * 1996-09-13 2000-04-25 Texas Instruments Incorporated Method for forming a silicide region
TW353206B (en) * 1997-05-17 1999-02-21 United Microelectronics Corp Process for producing self-aligned salicide having high temperature stability
US6188097B1 (en) 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
JP3248570B2 (ja) * 1997-10-09 2002-01-21 日本電気株式会社 半導体装置の製造方法
US6555455B1 (en) 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
US6535413B1 (en) * 2000-08-31 2003-03-18 Micron Technology, Inc. Method of selectively forming local interconnects using design rules
WO2012125401A1 (en) 2011-03-11 2012-09-20 Fujifilm Electronic Materials U.S.A., Inc. Novel etching composition
US8872252B2 (en) * 2011-08-03 2014-10-28 Micron Technology, Inc. Multi-tiered semiconductor apparatuses including residual silicide in semiconductor tier
TWI577834B (zh) 2011-10-21 2017-04-11 富士軟片電子材料美國股份有限公司 新穎的鈍化組成物及方法
US8709277B2 (en) 2012-09-10 2014-04-29 Fujifilm Corporation Etching composition
RU2734095C1 (ru) * 2020-05-02 2020-10-12 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида никеля

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010032A (en) * 1985-05-01 1991-04-23 Texas Instruments Incorporated Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects
US4746219A (en) * 1986-03-07 1988-05-24 Texas Instruments Incorporated Local interconnect
US4675073A (en) * 1986-03-07 1987-06-23 Texas Instruments Incorporated Tin etch process
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US4994402A (en) * 1987-06-26 1991-02-19 Hewlett-Packard Company Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device
US4963502A (en) * 1988-08-25 1990-10-16 Texas Instruments, Incorporated Method of making oxide-isolated source/drain transistor
US4920073A (en) * 1989-05-11 1990-04-24 Texas Instruments, Incorporated Selective silicidation process using a titanium nitride protective layer
US4923822A (en) * 1989-05-22 1990-05-08 Hewlett-Packard Company Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer
US4988643A (en) * 1989-10-10 1991-01-29 Vlsi Technology, Inc. Self-aligning metal interconnect fabrication
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit

Also Published As

Publication number Publication date
US5326724A (en) 1994-07-05

Similar Documents

Publication Publication Date Title
US6096640A (en) Method of making a gate electrode stack with a diffusion barrier
KR100530401B1 (ko) 저저항 게이트 전극을 구비하는 반도체 장치
US6562718B1 (en) Process for forming fully silicided gates
US5902129A (en) Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
US5084417A (en) Method for selective deposition of refractory metals on silicon substrates and device formed thereby
US4877755A (en) Method of forming silicides having different thicknesses
JPH05347271A (ja) 酸化物によりキャップされたケイ化チタン形成方法
US20070128867A1 (en) Method for enhanced uni-directional diffusion of metal and subsequent silicide formation
JPH0367334B2 (ja)
US6323130B1 (en) Method for self-aligned formation of silicide contacts using metal silicon alloys for limited silicon consumption and for reduction of bridging
JPH11233451A (ja) 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス
JP4987189B2 (ja) 半導体装置を形成するためのプロセス
JPH07211668A (ja) 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法
US6165884A (en) Method of forming gate electrode in semiconductor device
US5202287A (en) Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction
US6468914B1 (en) Method of forming gate electrode in semiconductor device
US6083817A (en) Cobalt silicidation using tungsten nitride capping layer
JP3486118B2 (ja) 半導体装置の製造方法
KR100631937B1 (ko) 텅스텐 게이트 형성방법
US6255173B1 (en) Method of forming gate electrode with titanium polycide structure
US6432801B1 (en) Gate electrode in a semiconductor device and method for forming thereof
KR100331541B1 (ko) 금속막 배선 형성 방법
JP3767583B2 (ja) 半導体装置の製造方法
JPH05166752A (ja) チタンシリサイド層の形成方法
JP3361893B2 (ja) 半導体装置及びその製造方法