JPH07211668A - 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 - Google Patents
半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法Info
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- JPH07211668A JPH07211668A JP6191544A JP19154494A JPH07211668A JP H07211668 A JPH07211668 A JP H07211668A JP 6191544 A JP6191544 A JP 6191544A JP 19154494 A JP19154494 A JP 19154494A JP H07211668 A JPH07211668 A JP H07211668A
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Abstract
(57)【要約】
【目的】高性能、高集積度、高信頼度のMOSFETに適した
半導体デバイスの導電層、該導電層を含んで成るMOSFE
T、及びそれらの製造方法の提供。 【構成】シリコン基板２１上に形成したソース・ドレイ
ン領域２６及びゲート電極２４と、ソース・ドレイン領
域及びゲート電極上に形成したＴｉＳｉ2層３１と、そ
の上に形成したＴｉＳｉＮ層と、その上に形成したＴｉ
Ｎ層３２とを含んで成る半導体デバイスの導電層、該半
導体デバイスの導電層を含んで成るMOSFET、それらの製
造方法から成る。なお、Ｓｉ層上にＴｉ層を堆積後、比
較的低温で熱処理してＴｉＳｉ層を形成してから、窒素
ガス中で再度熱処理してＴｉＳｉ2、ＴｉＳｉＮ、Ｔｉ
Ｎの各層を形成する２段階の熱処理を施すことを特徴と
する。
半導体デバイスの導電層、該導電層を含んで成るMOSFE
T、及びそれらの製造方法の提供。 【構成】シリコン基板２１上に形成したソース・ドレイ
ン領域２６及びゲート電極２４と、ソース・ドレイン領
域及びゲート電極上に形成したＴｉＳｉ2層３１と、そ
の上に形成したＴｉＳｉＮ層と、その上に形成したＴｉ
Ｎ層３２とを含んで成る半導体デバイスの導電層、該半
導体デバイスの導電層を含んで成るMOSFET、それらの製
造方法から成る。なお、Ｓｉ層上にＴｉ層を堆積後、比
較的低温で熱処理してＴｉＳｉ層を形成してから、窒素
ガス中で再度熱処理してＴｉＳｉ2、ＴｉＳｉＮ、Ｔｉ
Ｎの各層を形成する２段階の熱処理を施すことを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス及びそ
の製造方法に関し、特に、高集積度MOSFETに適した半導
体デバイスのケイ化物導電層、高集積度MOSFETデバイス
及びそれらの製造方法に関する。
の製造方法に関し、特に、高集積度MOSFETに適した半導
体デバイスのケイ化物導電層、高集積度MOSFETデバイス
及びそれらの製造方法に関する。
【０００２】
【従来の技術】ＩＣの高集積度化と共に単位素子の寸法
は縮小されてきており、これに伴いトランジスタのゲー
ト線の寸法も縮小されてきている。その結果、ゲート電
極及びソース・ドレインのとコンタクト部位における抵
抗増加が問題となってきている。
は縮小されてきており、これに伴いトランジスタのゲー
ト線の寸法も縮小されてきている。その結果、ゲート電
極及びソース・ドレインのとコンタクト部位における抵
抗増加が問題となってきている。
【０００３】この問題を解決するための従来技術とし
て、多結晶シリコンのゲート電極上とシリコン基板のコ
ンタクト部位とに金属ケイ化物層を形成する技術が開発
された。これによって、トランジスタのゲート電極と、
ソース・ドレインのコンタクト部位における抵抗は減少
し、デバイスの性能が改善されてきた。
て、多結晶シリコンのゲート電極上とシリコン基板のコ
ンタクト部位とに金属ケイ化物層を形成する技術が開発
された。これによって、トランジスタのゲート電極と、
ソース・ドレインのコンタクト部位における抵抗は減少
し、デバイスの性能が改善されてきた。
【０００４】この技術の初期の頃には、金属ケイ化物層
のゲート電極上への形成とソース・ドレイン領域への形
成とは別々の工程として実施されていた。その後、工程
の簡素化と製作費の節減のため、これらを同１工程内で
実行するサリサイド（salicide； self aligned silici
de formation、自己整合ケイ化物形成)法が開発され
た。
のゲート電極上への形成とソース・ドレイン領域への形
成とは別々の工程として実施されていた。その後、工程
の簡素化と製作費の節減のため、これらを同１工程内で
実行するサリサイド（salicide； self aligned silici
de formation、自己整合ケイ化物形成)法が開発され
た。
【０００５】このサリサイド法では、シリコンが露出し
ている部分と絶縁物の部分とに金属を同時にコーティン
グした後、熱処理を施す。すると、シリコンが露出して
いる部分にはケイ化反応によってケイ化物が形成され、
他方、絶縁物の部分には金属のままの状態が残される。
この性質を利用して、選択的にケイ化物を形成したり、
エッチングによって選択的に金属層を除去したりするこ
とができる。
ている部分と絶縁物の部分とに金属を同時にコーティン
グした後、熱処理を施す。すると、シリコンが露出して
いる部分にはケイ化反応によってケイ化物が形成され、
他方、絶縁物の部分には金属のままの状態が残される。
この性質を利用して、選択的にケイ化物を形成したり、
エッチングによって選択的に金属層を除去したりするこ
とができる。
【０００６】サリサイド法がトランジスタの製作に適用
されるようになって、既存のCVD(Chemical Vapour Depo
sition、化学蒸着）に基づくケイ化物形成法は、サリサ
イド法に取って代わられることになった。特に、この工
法は、金属としても、またそのケイ化物としても電気抵
抗値が低いチタン及びチタンケイ化物の形成に使用され
ている。
されるようになって、既存のCVD(Chemical Vapour Depo
sition、化学蒸着）に基づくケイ化物形成法は、サリサ
イド法に取って代わられることになった。特に、この工
法は、金属としても、またそのケイ化物としても電気抵
抗値が低いチタン及びチタンケイ化物の形成に使用され
ている。
【０００７】しかし、従来のチタンサリサイド法による
形成工程では、１回の熱処理のみによるケイ化反応でＴ
ｉＳｉ2を形成するが、化学量論上、１個のＴｉ原子が
２個のＳｉ原子を必要とするので、トランジスタのソー
ス・ドレインのジャンクションにＴｉが甚だしく進入す
るという問題がある。更に、ＴｉＳｉ2と配線に使用さ
れるＡｌとの界面に異種材料が進入し、特に、ＴｉＳｉ
2が酸化されてＴｉＯ2を形成し、その結果、コンタクト
部位の抵抗値Ｒｃが増加するという問題がある。また、
ＴｉＳｉ2は、Ｓｉ原子の拡散を防止するという役割を
果たすことは出来ないので、Ｓｉ原子がＴｉＳｉ2を通
過して溶融状態のＡｌ配線内に進入する。そのため、Ａ
ｌジャンクションスパイク（Al junction spike）やＡ
ｌ配線内へのエレクトロ−ミグレーション（electro-mi
gration）の問題は解消されない。
形成工程では、１回の熱処理のみによるケイ化反応でＴ
ｉＳｉ2を形成するが、化学量論上、１個のＴｉ原子が
２個のＳｉ原子を必要とするので、トランジスタのソー
ス・ドレインのジャンクションにＴｉが甚だしく進入す
るという問題がある。更に、ＴｉＳｉ2と配線に使用さ
れるＡｌとの界面に異種材料が進入し、特に、ＴｉＳｉ
2が酸化されてＴｉＯ2を形成し、その結果、コンタクト
部位の抵抗値Ｒｃが増加するという問題がある。また、
ＴｉＳｉ2は、Ｓｉ原子の拡散を防止するという役割を
果たすことは出来ないので、Ｓｉ原子がＴｉＳｉ2を通
過して溶融状態のＡｌ配線内に進入する。そのため、Ａ
ｌジャンクションスパイク（Al junction spike）やＡ
ｌ配線内へのエレクトロ−ミグレーション（electro-mi
gration）の問題は解消されない。
【０００８】そこで、Ｓｉ原子がＴｉＳｉ2を通過して
溶融状態のＡｌ配線内に進入する問題を解決するため
に、Ａｌ配線とＴｉＳｉ2層との間に拡散防止層として
ＴｉＮ層を配置するＡｌ−ＴｉＮ−ＴｉＳｉ2構造のコ
ンタクト金属化技術が開発された。
溶融状態のＡｌ配線内に進入する問題を解決するため
に、Ａｌ配線とＴｉＳｉ2層との間に拡散防止層として
ＴｉＮ層を配置するＡｌ−ＴｉＮ−ＴｉＳｉ2構造のコ
ンタクト金属化技術が開発された。
【０００９】しかし、この技術は別の諸問題をもたらし
た。即ち、ＴｉＮ層をスパッタリングで別に堆積する必
要がある。また、従来のＴｉサリサイド法と同様に、Ｔ
ｉＳｉ2層が大気に曝されると異物質が進入してＴｉＳ
ｉ2を酸化し、自然酸化物のＴｉＯ2を形成する。その結
果、ＴｉＮとＴｉＳｉ2間の界面の接触抵抗Ｒｃの値は
全く改善されない。つまり、Ａｌ配線へのＳｉ原子の拡
散は防止出来るが、ＴｉＳｉ2のジャンクションへの異
物質進入の問題は未解決のまま残っている。
た。即ち、ＴｉＮ層をスパッタリングで別に堆積する必
要がある。また、従来のＴｉサリサイド法と同様に、Ｔ
ｉＳｉ2層が大気に曝されると異物質が進入してＴｉＳ
ｉ2を酸化し、自然酸化物のＴｉＯ2を形成する。その結
果、ＴｉＮとＴｉＳｉ2間の界面の接触抵抗Ｒｃの値は
全く改善されない。つまり、Ａｌ配線へのＳｉ原子の拡
散は防止出来るが、ＴｉＳｉ2のジャンクションへの異
物質進入の問題は未解決のまま残っている。
【００１０】以下、従来のＴｉサリサイド法について図
５を用いて説明する。
５を用いて説明する。
【００１１】まず、Ｐ型シリコン基板１１に、単位素子
を形成する活性領域と、その活性領域を電気的に分離す
るフィールド領域１２とを、ロコス（LOCOS、シリコン窒
化層を利用したシリコン基板の選択的酸化構造）法で形
成する。次に、熱酸化層を成長させてトランジスタのゲ
ート絶縁層を形成した後、多結晶シリコン導電層のゲー
ト１３を形成する。
を形成する活性領域と、その活性領域を電気的に分離す
るフィールド領域１２とを、ロコス（LOCOS、シリコン窒
化層を利用したシリコン基板の選択的酸化構造）法で形
成する。次に、熱酸化層を成長させてトランジスタのゲ
ート絶縁層を形成した後、多結晶シリコン導電層のゲー
ト１３を形成する。
【００１２】次に、多結晶シリコン導電層のゲート１３
の両側面にＣＶＤ（化学蒸着）でＳｉＯ2を堆積した
後、エッチングバックして、ＳｉＯ2側壁スペーサ１４
を形成する。次に、不純物注入を施して、自己整合のソ
ース・ドレイン領域１５を、ＳｉＯ2側壁スペーサ１４
を持った多結晶シリコン導電層ゲート１３とフィールド
領域１２との間のシリコン基板表面に形成する。
の両側面にＣＶＤ（化学蒸着）でＳｉＯ2を堆積した
後、エッチングバックして、ＳｉＯ2側壁スペーサ１４
を形成する。次に、不純物注入を施して、自己整合のソ
ース・ドレイン領域１５を、ＳｉＯ2側壁スペーサ１４
を持った多結晶シリコン導電層ゲート１３とフィールド
領域１２との間のシリコン基板表面に形成する。
【００１３】次に、ウエハの全表面にスパッタリングに
よってＴｉを堆積する。次に、不活性ガス雰囲気中で、
７００〜８００℃の温度で熱処理を施して、露出してい
る多結晶シリコン導電層のゲート１３上とシリコン基板
のソース・ドレイン領域１５上とに、ＴｉＳｉ2層１６
を選択的に形成する。この熱処理間には、１個のＴｉ原
子が２個のＳｉ原子と結合されてＴｉＳｉ2が形成さ
れ、そのＳｉ原子はシリコン層または多結晶シリコン導
電層のゲート１３から供給される。つまり、Ｔｉ金属
が、露出した表面から深さ方向にシリコンを吸収するこ
とによってＴｉＳｉ2が形成される。
よってＴｉを堆積する。次に、不活性ガス雰囲気中で、
７００〜８００℃の温度で熱処理を施して、露出してい
る多結晶シリコン導電層のゲート１３上とシリコン基板
のソース・ドレイン領域１５上とに、ＴｉＳｉ2層１６
を選択的に形成する。この熱処理間には、１個のＴｉ原
子が２個のＳｉ原子と結合されてＴｉＳｉ2が形成さ
れ、そのＳｉ原子はシリコン層または多結晶シリコン導
電層のゲート１３から供給される。つまり、Ｔｉ金属
が、露出した表面から深さ方向にシリコンを吸収するこ
とによってＴｉＳｉ2が形成される。
【００１４】次に、上記工程を経た構造をアンモニア溶
液に浸して、ケイ化反応を生じなかった残存Ｔｉ層を除
去する。その後、ＴｉＳｉ2安定化熱処理を施した後、
ウエハの全表面にＰＳＧ(phospho-silicate glass、リ
ン−ケイ酸塩ガラス)層１７をコーティングする。次い
で、ソース・ドレイン領域１５にコンタクト穴を設け、
スパッタリングによってＡｌを堆積し、パターニングし
てアルミニウム配線１８を形成して、トランジスタの製
作を完了する。
液に浸して、ケイ化反応を生じなかった残存Ｔｉ層を除
去する。その後、ＴｉＳｉ2安定化熱処理を施した後、
ウエハの全表面にＰＳＧ(phospho-silicate glass、リ
ン−ケイ酸塩ガラス)層１７をコーティングする。次い
で、ソース・ドレイン領域１５にコンタクト穴を設け、
スパッタリングによってＡｌを堆積し、パターニングし
てアルミニウム配線１８を形成して、トランジスタの製
作を完了する。
【００１５】米国特許第4,855,798号には、別のサリサ
イド法が開示されている。この方法においては、ゲート
の側壁スペーサを形成した直後にＴｉを堆積し、窒素雰
囲気中で熱処理して、絶縁層上のＴｉはＴｉＮにし、シ
リコンの表面上のＴｉはＴｉＳｉ2にし、このＴｉＳｉ2
層の上にはケイ化窒化物（ＴｉＳｉ2Ｎ）が形成される
ようにする。この反応の後、ＴｉＮを除去してサリサイ
ド工程を完了する。本方法においては、ＴｉＮとＴｉＳ
ｉ2Ｎとの選択エッチング特性が良くないので、ＴｉＮ
を除去した後のゲートとソース・ドレイン領域との間で
短絡を生じやすい。また、ＴｉＮを除去した後のソース
・ドレイン領域の上に残留するＴｉＳｉ2Ｎ層の厚さは
薄いので、拡散防止層としては充分には役立たない。更
に、ＴｉＮを除去した後のソース・ドレイン領域の上に
残留するＴｉＳｉ2Ｎ層はステップ形状をしている。
イド法が開示されている。この方法においては、ゲート
の側壁スペーサを形成した直後にＴｉを堆積し、窒素雰
囲気中で熱処理して、絶縁層上のＴｉはＴｉＮにし、シ
リコンの表面上のＴｉはＴｉＳｉ2にし、このＴｉＳｉ2
層の上にはケイ化窒化物（ＴｉＳｉ2Ｎ）が形成される
ようにする。この反応の後、ＴｉＮを除去してサリサイ
ド工程を完了する。本方法においては、ＴｉＮとＴｉＳ
ｉ2Ｎとの選択エッチング特性が良くないので、ＴｉＮ
を除去した後のゲートとソース・ドレイン領域との間で
短絡を生じやすい。また、ＴｉＮを除去した後のソース
・ドレイン領域の上に残留するＴｉＳｉ2Ｎ層の厚さは
薄いので、拡散防止層としては充分には役立たない。更
に、ＴｉＮを除去した後のソース・ドレイン領域の上に
残留するＴｉＳｉ2Ｎ層はステップ形状をしている。
【００１６】
【発明が解決しようとする課題】上記従来技術に於いて
は、上述のように、ＴｉＳｉ2層の形成中におけるＳｉ
原子の甚だしい消費のためにＴｉ原子がソース・ドレイ
ンジャンクションへ進入するので、ジャンクションの特
性が低下し、また、薄いソース・ドレインジャンクショ
ンを形成することは不可能であるという問題がある。
は、上述のように、ＴｉＳｉ2層の形成中におけるＳｉ
原子の甚だしい消費のためにＴｉ原子がソース・ドレイ
ンジャンクションへ進入するので、ジャンクションの特
性が低下し、また、薄いソース・ドレインジャンクショ
ンを形成することは不可能であるという問題がある。
【００１７】更に、ＴｉＳｉ2層はＳｉ原子の拡散防止
層の役割を果たすことは出来ないので、Ｓｉ原子がＡｌ
配線の中へ拡散され、ジャンクションがＡｌスパイクに
よって損傷を受けやすく、あるいは、Ａｌ配線のエレク
トロ−ミグレーションが生じ、トランジスタの信頼性を
損なうという問題がある。
層の役割を果たすことは出来ないので、Ｓｉ原子がＡｌ
配線の中へ拡散され、ジャンクションがＡｌスパイクに
よって損傷を受けやすく、あるいは、Ａｌ配線のエレク
トロ−ミグレーションが生じ、トランジスタの信頼性を
損なうという問題がある。
【００１８】更に、ＴｉＳｉ2は大気に曝されると容易
に酸化されるので、Ａｌを堆積すると、Ａｌ層とＴｉＳ
ｉ2層との界面にＴｉＯ2のような異物が形成され、接触
抵抗Ｒｃが増大し、このため、トランジスタの動作速度
が低下するという問題がある。 本発明の目的は、上記
従来技術の問題点を解決して、トランジスタの動作速度
が低下することのない半導体デバイスの導電層、MOSFET
及びそれらの製造方法を提供することにある。
に酸化されるので、Ａｌを堆積すると、Ａｌ層とＴｉＳ
ｉ2層との界面にＴｉＯ2のような異物が形成され、接触
抵抗Ｒｃが増大し、このため、トランジスタの動作速度
が低下するという問題がある。 本発明の目的は、上記
従来技術の問題点を解決して、トランジスタの動作速度
が低下することのない半導体デバイスの導電層、MOSFET
及びそれらの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体デバイスの導電層は、半導体基板
上に形成した不純物領域と、上記不純物領域上に形成し
た金属ケイ化物層と、上記金属ケイ化物層上に形成した
金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形
成した金属窒化物層とを、上記順序に積層した構造を含
んで成ることを特徴とする。
に、本願発明の半導体デバイスの導電層は、半導体基板
上に形成した不純物領域と、上記不純物領域上に形成し
た金属ケイ化物層と、上記金属ケイ化物層上に形成した
金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形
成した金属窒化物層とを、上記順序に積層した構造を含
んで成ることを特徴とする。
【００２０】この場合、上記金属ケイ化物層はＴｉＳｉ
2層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層
から成り、上記金属窒化物層はＴｉＮ層から成ることを
特徴とする。
2層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層
から成り、上記金属窒化物層はＴｉＮ層から成ることを
特徴とする。
【００２１】本願発明のMOSFET、半導体基板上に形成さ
れた不純物領域とゲート電極とを含んで成るMOSFETであ
って、上記不純物領域上と上記ゲート電極の上面とに形
成された金属ケイ化物層と、上記金属ケイ化物層上に形
成された金属ケイ化窒化物層と、上記金属ケイ化窒化物
層上に形成された金属窒化物層とを含んで成ることを特
徴とする。
れた不純物領域とゲート電極とを含んで成るMOSFETであ
って、上記不純物領域上と上記ゲート電極の上面とに形
成された金属ケイ化物層と、上記金属ケイ化物層上に形
成された金属ケイ化窒化物層と、上記金属ケイ化窒化物
層上に形成された金属窒化物層とを含んで成ることを特
徴とする。
【００２２】この場合、上記金属ケイ化物層はＴｉＳｉ
2層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層
から成り、上記金属窒化物層はＴｉＮ層から成ることを
特徴とする。
2層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層
から成り、上記金属窒化物層はＴｉＮ層から成ることを
特徴とする。
【００２３】本願発明の半導体デバイスの導電層製造方
法は、（１）半導体基板上に不純物領域を形成する工程
と、（２）上記不純物領域上に金属層を形成する工程
と、（３）不活性ガス雰囲気中で熱処理を施して、上記
金属層と上記半導体基板のシリコンとを結合させ、準安
定相の金属ケイ化物層を形成する工程と、（４）窒素を
含む雰囲気中で熱処理を施して、準安定相の上記金属ケ
イ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化
物層と金属窒化物層とに相転換する工程と、を含んで成
り、上記各工程により、上記不純物領域と、安定相の上
記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記
金属窒化物層とを上記順序に積層することを含んで成る
ことを特徴とする。
法は、（１）半導体基板上に不純物領域を形成する工程
と、（２）上記不純物領域上に金属層を形成する工程
と、（３）不活性ガス雰囲気中で熱処理を施して、上記
金属層と上記半導体基板のシリコンとを結合させ、準安
定相の金属ケイ化物層を形成する工程と、（４）窒素を
含む雰囲気中で熱処理を施して、準安定相の上記金属ケ
イ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化
物層と金属窒化物層とに相転換する工程と、を含んで成
り、上記各工程により、上記不純物領域と、安定相の上
記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記
金属窒化物層とを上記順序に積層することを含んで成る
ことを特徴とする。
【００２４】この場合、安定相の上記金属ケイ化物層は
ＴｉＳｉ2層から成り、上記金属ケイ化窒化物層はＴｉ
ＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成
ることを特徴とする。
ＴｉＳｉ2層から成り、上記金属ケイ化窒化物層はＴｉ
ＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成
ることを特徴とする。
【００２５】またこの場合、上記工程（２）の上記金属
層は、スパッタリングによって厚さ約１０００Åに形成
し、上記工程（３）の上記熱処理は、６００〜７００℃
の温度で、約２０分間、アルゴンまたはネオンガス雰囲
気中で実施し、上記工程（４）の上記熱処理は、約７０
０℃の温度で、ＮＨ3ガス雰囲気中で実施することを特
徴とする。
層は、スパッタリングによって厚さ約１０００Åに形成
し、上記工程（３）の上記熱処理は、６００〜７００℃
の温度で、約２０分間、アルゴンまたはネオンガス雰囲
気中で実施し、上記工程（４）の上記熱処理は、約７０
０℃の温度で、ＮＨ3ガス雰囲気中で実施することを特
徴とする。
【００２６】またこの場合、上記工程（２）の上記不純
物領域上に形成する上記金属層はチタニウム層であり、
上記工程（３）の上記熱処理は、６００〜７００℃の温
度で、約２０分間、不活性ガス雰囲気中で実施してＴｉ
Ｓｉ層を形成し、上記工程（４）の上記熱処理は、約７
００℃の温度で、ＮＨ3ガス雰囲気中で実施して上記Ｔ
ｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上
記ＴｉＳｉ層からＴｉＳｉ2層を形成し、上記各工程に
より、上記不純物領域と、上記ＴｉＳｉ2層と、上記Ｔ
ｉＮ層とを上記順序に積層することを特徴とする。
物領域上に形成する上記金属層はチタニウム層であり、
上記工程（３）の上記熱処理は、６００〜７００℃の温
度で、約２０分間、不活性ガス雰囲気中で実施してＴｉ
Ｓｉ層を形成し、上記工程（４）の上記熱処理は、約７
００℃の温度で、ＮＨ3ガス雰囲気中で実施して上記Ｔ
ｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上
記ＴｉＳｉ層からＴｉＳｉ2層を形成し、上記各工程に
より、上記不純物領域と、上記ＴｉＳｉ2層と、上記Ｔ
ｉＮ層とを上記順序に積層することを特徴とする。
【００２７】またこの場合、上記工程（４）の上記熱処
理は、約７００℃の温度で、ＮＨ3ガス雰囲気中で実施
して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ
層の下の上記ＴｉＳｉ層から部分的にＴｉＳｉＮ層とＴ
ｉＳｉ2層とを形成し、上記各工程により、上記不純物
領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉＮ層と、上
記ＴｉＮ層とを上記順序に積層する工程から成ることを
特徴とする。
理は、約７００℃の温度で、ＮＨ3ガス雰囲気中で実施
して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ
層の下の上記ＴｉＳｉ層から部分的にＴｉＳｉＮ層とＴ
ｉＳｉ2層とを形成し、上記各工程により、上記不純物
領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉＮ層と、上
記ＴｉＮ層とを上記順序に積層する工程から成ることを
特徴とする。
【００２８】またこの場合、上記工程（２）の上記チタ
ニウム層は、スパッタリングによって厚さ約１０００Å
に形成することを特徴とする本願発明のMOSFET製造方法
は、半導体基板にMOSFETを製造する方法において（１）
半導体シリコンで形成され、それぞれの上面が露出した
ソースと、ドレインと、ゲート電極とを形成する工程
と、（２）全面に金属層を形成する工程と、（３）不活
性ガス雰囲気中で熱処理を施して、上記金属層と上記シ
リコンとを結合させ、準安定相の金属ケイ化物層を形成
する工程と、（４）窒素を含むガス雰囲気中で熱処理を
施して、準安定相の上記金属ケイ化物層を安定相の金属
ケイ化物層に相転換する工程と、を含んで成ることを特
徴とする。
ニウム層は、スパッタリングによって厚さ約１０００Å
に形成することを特徴とする本願発明のMOSFET製造方法
は、半導体基板にMOSFETを製造する方法において（１）
半導体シリコンで形成され、それぞれの上面が露出した
ソースと、ドレインと、ゲート電極とを形成する工程
と、（２）全面に金属層を形成する工程と、（３）不活
性ガス雰囲気中で熱処理を施して、上記金属層と上記シ
リコンとを結合させ、準安定相の金属ケイ化物層を形成
する工程と、（４）窒素を含むガス雰囲気中で熱処理を
施して、準安定相の上記金属ケイ化物層を安定相の金属
ケイ化物層に相転換する工程と、を含んで成ることを特
徴とする。
【００２９】この場合、上記工程（２）の上記金属層
は、スパッタリングによって厚さ約１０００Åに形成
し、上記工程（３）の上記熱処理は、６００〜７００℃
の温度で、約２０分間、アルゴンまたはネオンガス雰囲
気中で実施し、上記工程（４）の上記熱処理は、約７０
０℃の温度で、ＮＨ3ガス雰囲気中で実施することを特
徴とする。
は、スパッタリングによって厚さ約１０００Åに形成
し、上記工程（３）の上記熱処理は、６００〜７００℃
の温度で、約２０分間、アルゴンまたはネオンガス雰囲
気中で実施し、上記工程（４）の上記熱処理は、約７０
０℃の温度で、ＮＨ3ガス雰囲気中で実施することを特
徴とする。
【００３０】またこの場合、上記工程（２）において
は、ソースと、ドレインと、ゲート電極との上にチタニ
ウム層を形成し、上記工程（３）の上記熱処理は、６０
０〜７００℃の温度で、約２０分間、不活性ガス雰囲気
中で実施してＴｉＳｉ層を形成し、上記工程（４）の上
記熱処理は、約７００℃の温度で、ＮＨ3ガス雰囲気中
で実施して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記
ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ2層を形成
することを特徴とする。
は、ソースと、ドレインと、ゲート電極との上にチタニ
ウム層を形成し、上記工程（３）の上記熱処理は、６０
０〜７００℃の温度で、約２０分間、不活性ガス雰囲気
中で実施してＴｉＳｉ層を形成し、上記工程（４）の上
記熱処理は、約７００℃の温度で、ＮＨ3ガス雰囲気中
で実施して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記
ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ2層を形成
することを特徴とする。
【００３１】またこの場合、上記工程（４）の上記熱処
理は、約７００℃の温度で、ＮＨ3ガス雰囲気中で実施
して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ
層の下の上記ＴｉＳｉ層のから部分的にＴｉＳｉＮ層と
ＴｉＳｉ2層とを形成し、上記各工程により、上記不純
物領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉＮ層と、
上記ＴｉＮ層とを上記順序に積層した導電層を形成する
ことを特徴とする。
理は、約７００℃の温度で、ＮＨ3ガス雰囲気中で実施
して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ
層の下の上記ＴｉＳｉ層のから部分的にＴｉＳｉＮ層と
ＴｉＳｉ2層とを形成し、上記各工程により、上記不純
物領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉＮ層と、
上記ＴｉＮ層とを上記順序に積層した導電層を形成する
ことを特徴とする。
【００３２】またこの場合、上記工程（２）の上記チタ
ニウム層は、スパッタリングによって厚さ約１０００Å
に形成することを特徴とする。
ニウム層は、スパッタリングによって厚さ約１０００Å
に形成することを特徴とする。
【００３３】
【作用】本願発明によれば、Ｓｉ層の表面にＴｉ層を堆
積し、その後、従来技術におけるＴｉＳｉ2層形成温度
よりも低い６００〜７００℃の温度で熱処理を施すの
で、ＴｉＳｉ層（単ケイ化物層）が形成される。その
後、窒素雰囲気中でＴｉＳｉ層に長時間の熱処理を施す
ので、表面上にＴｉＮ層が形成され、同時にＴｉＳｉ2
層が形成される。即ち、 ２ＴｉＳｉ＋Ｎ2→２ＴｉＮ＋２Ｓｉ …… （１） ＴｉＳｉ＋Ｓｉ→ＴｉＳｉ2 ……………… （２） において、式（１）に示すように、ＴｉＮ層が形成され
ると同時にＳｉ原子が残される。残されたＳｉ原子はＴ
ｉＳｉ2層形成時のＳｉ供給源となる。
積し、その後、従来技術におけるＴｉＳｉ2層形成温度
よりも低い６００〜７００℃の温度で熱処理を施すの
で、ＴｉＳｉ層（単ケイ化物層）が形成される。その
後、窒素雰囲気中でＴｉＳｉ層に長時間の熱処理を施す
ので、表面上にＴｉＮ層が形成され、同時にＴｉＳｉ2
層が形成される。即ち、 ２ＴｉＳｉ＋Ｎ2→２ＴｉＮ＋２Ｓｉ …… （１） ＴｉＳｉ＋Ｓｉ→ＴｉＳｉ2 ……………… （２） において、式（１）に示すように、ＴｉＮ層が形成され
ると同時にＳｉ原子が残される。残されたＳｉ原子はＴ
ｉＳｉ2層形成時のＳｉ供給源となる。
【００３４】図３及び図４に示すように、ケイ化反応を
６００〜７００℃の温度で生じさせると、ＴｉＳｉ相が
ＴｉＳｉ2相よりも大きい割合で形成される。更に、熱
力学的にＴｉＳｉよりも大きな成長ポテンシャルを有す
るＴｉＮを形成するために、約７００℃の温度で、長時
間にわたって、窒素（Ｎ2，ＮＨ3）を含有するガス雰囲
気中で熱処理を施すので、ＴｉＳｉのＳｉがＮによって
置換され、同時に、図４に示すように、ＴｉＳｉからＴ
ｉＳｉ2への相転移が生じる。ＴｉＳｉからＴｉＳｉ2へ
の相転移が生じると、ＴｉＮ反応時に残されたＳｉがＴ
ｉＳｉ2のＳｉ供給源となるので、シリコン層からのＳ
ｉ消費は最小限となる。
６００〜７００℃の温度で生じさせると、ＴｉＳｉ相が
ＴｉＳｉ2相よりも大きい割合で形成される。更に、熱
力学的にＴｉＳｉよりも大きな成長ポテンシャルを有す
るＴｉＮを形成するために、約７００℃の温度で、長時
間にわたって、窒素（Ｎ2，ＮＨ3）を含有するガス雰囲
気中で熱処理を施すので、ＴｉＳｉのＳｉがＮによって
置換され、同時に、図４に示すように、ＴｉＳｉからＴ
ｉＳｉ2への相転移が生じる。ＴｉＳｉからＴｉＳｉ2へ
の相転移が生じると、ＴｉＮ反応時に残されたＳｉがＴ
ｉＳｉ2のＳｉ供給源となるので、シリコン層からのＳ
ｉ消費は最小限となる。
【００３５】本願発明によれば、ＴｉとＳｉとが反応し
てケイ化物を形成する際、ＴｉＳｉ2とは異なる中間相
（反応が最終相へ進行する際の中間段階において生じる
準安定相）のＴｉＳｉを形成するので、Ｔｉ原子１個が
Ｓｉ原子１個を必要とすることになり、ＴｉＳｉ2が直
接生成される場合に比し、Ｔｉと接するシリコン層での
Ｓｉの消費は１／２となる。また、最終相のＴｉＳｉ2
形成の熱処理工程においては、窒素を供給してＴｉＳｉ
の表面にＴｉＮを形成するが、ＴｉＮ形成反応の際に残
ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳｉ2に
遷移する際に供給されるので、シリコン基板（即ち、拡
散領域及びソース・ドレイン領域）から供給されるＳｉ
原子の消費は最小化される。
てケイ化物を形成する際、ＴｉＳｉ2とは異なる中間相
（反応が最終相へ進行する際の中間段階において生じる
準安定相）のＴｉＳｉを形成するので、Ｔｉ原子１個が
Ｓｉ原子１個を必要とすることになり、ＴｉＳｉ2が直
接生成される場合に比し、Ｔｉと接するシリコン層での
Ｓｉの消費は１／２となる。また、最終相のＴｉＳｉ2
形成の熱処理工程においては、窒素を供給してＴｉＳｉ
の表面にＴｉＮを形成するが、ＴｉＮ形成反応の際に残
ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳｉ2に
遷移する際に供給されるので、シリコン基板（即ち、拡
散領域及びソース・ドレイン領域）から供給されるＳｉ
原子の消費は最小化される。
【００３６】従って、従来技術と同様なＴｉＳｉ2ケイ
化物層をゲート多結晶シリコン上とトランジスタのソー
ス・ドレイン領域上とに形成するが、従来技術と比較し
て、ＴｉＳｉ2のジャンクションへの侵入を抑制するこ
とが可能となる。また、別の工程を加えることなく窒素
雰囲気中でＴｉＮ層をＴｉＳｉ2層上に形成することが
出来るので、ソース・ドレイン領域のコンタクトをＡｌ
／ＴｉＮ／ＴｉＳｉ2構造とすることが出来、Ａｌ層と
ＴｉＳｉ2層との間に拡散防止層（ＴｉＮ膜）が形成さ
れ、信頼性の高いコンタクト配線構造が得られる。
化物層をゲート多結晶シリコン上とトランジスタのソー
ス・ドレイン領域上とに形成するが、従来技術と比較し
て、ＴｉＳｉ2のジャンクションへの侵入を抑制するこ
とが可能となる。また、別の工程を加えることなく窒素
雰囲気中でＴｉＮ層をＴｉＳｉ2層上に形成することが
出来るので、ソース・ドレイン領域のコンタクトをＡｌ
／ＴｉＮ／ＴｉＳｉ2構造とすることが出来、Ａｌ層と
ＴｉＳｉ2層との間に拡散防止層（ＴｉＮ膜）が形成さ
れ、信頼性の高いコンタクト配線構造が得られる。
【００３７】
【実施例】以下本発明の１実施例を、図１および図２を
参照して説明する。
参照して説明する。
【００３８】先ず、図１（ａ）に示すように、ＬＯＣＯ
Ｓ法を施して、第１導電型（ｐ型）シリコン基板２１の
非活性領域２２と活性領域（非活性領域２２以外の領
域）とを従来技術で分離する。次に、ゲート絶縁層２３
としてシリコン熱酸化層を約１００Åの厚さでシリコン
基板２１上に形成する。次に、多結晶シリコンを約２５
００Åの厚さでＬＰＣＶＤ（Low Pressure Chemical Va
por Deposition、低圧化学蒸着）法によって堆積し、ゲ
ート電極２４として用いる導電層を形成し、ホトエッチ
ングによりパターニングしてゲート電極２４を形成す
る。
Ｓ法を施して、第１導電型（ｐ型）シリコン基板２１の
非活性領域２２と活性領域（非活性領域２２以外の領
域）とを従来技術で分離する。次に、ゲート絶縁層２３
としてシリコン熱酸化層を約１００Åの厚さでシリコン
基板２１上に形成する。次に、多結晶シリコンを約２５
００Åの厚さでＬＰＣＶＤ（Low Pressure Chemical Va
por Deposition、低圧化学蒸着）法によって堆積し、ゲ
ート電極２４として用いる導電層を形成し、ホトエッチ
ングによりパターニングしてゲート電極２４を形成す
る。
【００３９】次に、図１（ｂ）に示すように、ＣＶＤ
（化学蒸着）でＳｉＯ2を堆積し、エッチングバックし
てゲート電極２４の両側にＳｉＯ2側壁スペーサ２５を
形成する。次に、イオン注入を実施して、シリコン基板
２１に不純物を浸透させ、不純物領域を形成してソース
・ドレイン領域２６を形成する。
（化学蒸着）でＳｉＯ2を堆積し、エッチングバックし
てゲート電極２４の両側にＳｉＯ2側壁スペーサ２５を
形成する。次に、イオン注入を実施して、シリコン基板
２１に不純物を浸透させ、不純物領域を形成してソース
・ドレイン領域２６を形成する。
【００４０】次に、図１（ｃ）に示すように、チタニウ
ム（Ｔｉ）をスパッタリングによって表面全体に約１０
００Åの厚さに堆積して、チタニウム層２７を形成す
る。
ム（Ｔｉ）をスパッタリングによって表面全体に約１０
００Åの厚さに堆積して、チタニウム層２７を形成す
る。
【００４１】次に、図１（ｄ）に示すように、不活性ガ
ス（ＡｒまたはＮ2）雰囲気中で、温度６００〜７００
℃の熱処理を２０分間施してＴｉＳｉ単ケイ化物層３０
を形成する。
ス（ＡｒまたはＮ2）雰囲気中で、温度６００〜７００
℃の熱処理を２０分間施してＴｉＳｉ単ケイ化物層３０
を形成する。
【００４２】次に、図２（ｅ）に示すように、アンモニ
ア液に浸して、Ｓｉと反応しなかったＴｉを取り除き、
ＴｉＳｉ単ケイ化物層３０のみをゲート電極２４、ソー
ス・ドレイン領域２６の上に残す。
ア液に浸して、Ｓｉと反応しなかったＴｉを取り除き、
ＴｉＳｉ単ケイ化物層３０のみをゲート電極２４、ソー
ス・ドレイン領域２６の上に残す。
【００４３】次に、図２（ｆ）に示すように、ＮＨ3ガ
スの雰囲気中で、約７００℃の温度で熱処理を施して、
ＴｉＳｉ単ケイ化物層３０の上にＴｉＮ層３２を形成す
る。この条件のもとに、ＴｉＮ層３２の下のＴｉＳｉ単
ケイ化物層３０は、ＴｉＳｉ2層３１に変換する。ま
た、この条件のもとでは、ＴｉＮ層３２とＴｉＳｉ2層
３１との間には、ＴｉＳｉＮの薄膜が形成され得る。
スの雰囲気中で、約７００℃の温度で熱処理を施して、
ＴｉＳｉ単ケイ化物層３０の上にＴｉＮ層３２を形成す
る。この条件のもとに、ＴｉＮ層３２の下のＴｉＳｉ単
ケイ化物層３０は、ＴｉＳｉ2層３１に変換する。ま
た、この条件のもとでは、ＴｉＮ層３２とＴｉＳｉ2層
３１との間には、ＴｉＳｉＮの薄膜が形成され得る。
【００４４】換言すれば、ＴｉＳｉ2層３１は、次のよ
うな２段階のケイ化によって形成される。
うな２段階のケイ化によって形成される。
【００４５】第１段階：Ｔｉ＋Ｓｉ→ＴｉＳｉ 第２段階：ＴｉＳｉ＋Ｎ→ＴｉＮ＋Ｓｉ※ ＴｉＳｉ＋Ｓｉ→ＴｉＳｉ2 または ＴｉＳｉ＋Ｎ→ＴｉＮ＋Ｓｉ※ ＴｉＳｉ＋Ｎ→ＴｉＳｉＮ ＴｉＳｉ＋Ｓｉ→ＴｉＳｉ2 ここに、Ｓｉ※は、ＴｉＳｉから分離したＳｉ原子を示
す。
す。
【００４６】次に、図２（ｇ）に示すように、ＣＶＤ
（化学蒸着）でＳｉＯ2層３４を全面に堆積しソース・
ドレイン領域２６への配線のためのコンタクト穴を形成
した後、Ａｌを堆積し、パターニングを施して、配線パ
ターン３５を形成する。
（化学蒸着）でＳｉＯ2層３４を全面に堆積しソース・
ドレイン領域２６への配線のためのコンタクト穴を形成
した後、Ａｌを堆積し、パターニングを施して、配線パ
ターン３５を形成する。
【００４７】この後、従来技術で後工程を実施して、半
導体ＭＯＳチップを完成する。
導体ＭＯＳチップを完成する。
【００４８】上記実施例においては、金属ケイ化物層を
形成する金属としてチタニウムを使用したが、準安定相
の金属ケイ化物層と安定相の金属ケイ化物層とに成り得
る金属であればチタニウム以外の他の金属を使用しても
よい。
形成する金属としてチタニウムを使用したが、準安定相
の金属ケイ化物層と安定相の金属ケイ化物層とに成り得
る金属であればチタニウム以外の他の金属を使用しても
よい。
【００４９】
【発明の効果】本願発明によれば、ＴｉとＳｉとが反応
してケイ化物を形成する際、最終の安定相に到る中間段
階である準安定相のＴｉＳｉを形成するので、Ｔｉ原子
１個がＳｉ原子１個を必要とすることになり、ＴｉＳｉ
2が直接生成される場合に比し、Ｔｉと接するシリコン
層でのＳｉの消費は１／２となる。また、最終相のＴｉ
Ｓｉ2形成の熱処理工程においては、窒素を供給してＴ
ｉＳｉの表面にＴｉＮを形成するが、ＴｉＮ形成反応の
際に残ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳ
ｉ2に遷移する際に供給されるので、シリコン基板から
供給されるＳｉ原子の消費は最小化される。従って、Ｓ
ｉ原子の甚だしい消費に伴うＴｉ原子のソース・ドレイ
ンジャンクションへの侵入を抑制することが可能となる
という効果があり、これによって、ジャンクションの特
性低下を防止し、また、薄いソース・ドレインジャンク
ションの形成が可能となるという効果がある。
してケイ化物を形成する際、最終の安定相に到る中間段
階である準安定相のＴｉＳｉを形成するので、Ｔｉ原子
１個がＳｉ原子１個を必要とすることになり、ＴｉＳｉ
2が直接生成される場合に比し、Ｔｉと接するシリコン
層でのＳｉの消費は１／２となる。また、最終相のＴｉ
Ｓｉ2形成の熱処理工程においては、窒素を供給してＴ
ｉＳｉの表面にＴｉＮを形成するが、ＴｉＮ形成反応の
際に残ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳ
ｉ2に遷移する際に供給されるので、シリコン基板から
供給されるＳｉ原子の消費は最小化される。従って、Ｓ
ｉ原子の甚だしい消費に伴うＴｉ原子のソース・ドレイ
ンジャンクションへの侵入を抑制することが可能となる
という効果があり、これによって、ジャンクションの特
性低下を防止し、また、薄いソース・ドレインジャンク
ションの形成が可能となるという効果がある。
【００５０】また、本願発明によれば、別の工程を加え
ることなく窒素雰囲気中でＴｉＮ層をＴｉＳｉ2層上に
形成することが出来るので、ソース・ドレイン領域のコ
ンタクトをＡｌ／ＴｉＮ／ＴｉＳｉ2構造とすることが
出来、Ａｌ層とＴｉＳｉ2層との間に拡散防止層（Ｔｉ
Ｎ膜）が形成され、Ｓｉ原子のＡｌ配線中への拡散を防
止することが可能となり、ジャンクションがＡｌスパイ
クによって損傷を受けることを防止し、Ａｌ配線のエレ
クトロ−ミグレーションの発生を防止し、トランジスタ
の信頼性を向上出来るという効果がある。
ることなく窒素雰囲気中でＴｉＮ層をＴｉＳｉ2層上に
形成することが出来るので、ソース・ドレイン領域のコ
ンタクトをＡｌ／ＴｉＮ／ＴｉＳｉ2構造とすることが
出来、Ａｌ層とＴｉＳｉ2層との間に拡散防止層（Ｔｉ
Ｎ膜）が形成され、Ｓｉ原子のＡｌ配線中への拡散を防
止することが可能となり、ジャンクションがＡｌスパイ
クによって損傷を受けることを防止し、Ａｌ配線のエレ
クトロ−ミグレーションの発生を防止し、トランジスタ
の信頼性を向上出来るという効果がある。
【００５１】また、本願発明によれば、Ａｌ層とＴｉＳ
ｉ2層との間の界面への異物侵入に起因する接触抵抗Ｒ
ｃの増加を抑制することが可能となり、トランジスタの
動作速度の低下を防止出来るという効果がある。
ｉ2層との間の界面への異物侵入に起因する接触抵抗Ｒ
ｃの増加を抑制することが可能となり、トランジスタの
動作速度の低下を防止出来るという効果がある。
【図１】本発明の半導体デバイスの製造方法の１実施例
を示す製造工程断面図である。
を示す製造工程断面図である。
【図２】本発明の半導体デバイスの製造方法の１実施例
を示す製造工程断面図である。
を示す製造工程断面図である。
【図３】熱処理温度による、チタニウム、多結晶シリコ
ン等の濃度分布変化の状況を示すグラフである。
ン等の濃度分布変化の状況を示すグラフである。
【図４】熱処理時間による、ケイ化チタンの準安定相と
最終安定相の濃度分布変化の状況を示すグラフである。
最終安定相の濃度分布変化の状況を示すグラフである。
【図５】従来の半導体デバイスの製造方法を説明するた
めの、MOSFETの部分断面図である。
めの、MOSFETの部分断面図である。
１１…Ｐ型シリコン基板、 １２…フィールド領域、 １３…ゲート、 １４…ＳｉＯ2側壁スペーサ、 １５…ソース・ドレイン領域、 １６…ＴｉＳｉ2層、 １７…ＰＳＧ層、 １８…アルミニウム配線、 ２１…シリコン基板、 ２２…非活性領域、 ２３…ゲート絶縁層、 ２４…ゲート電極、 ２５…ＳｉＯ2側壁スペーサ、 ２６…ソース・ドレイン領域、 ２７…チタニウム層、 ３０…ＴｉＳｉ単ケイ化物層、 ３１…ＴｉＳｉ2層、 ３２…ＴｉＮ層、 ３４…ＳｉＯ2層、 ３５…配線パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャング−レオル キム 大韓民国 チュングチェオンブグ−ド チ ェオンジュ−シ サチャング−ドン ヒュ ンダエ−アパート 101−1306
Claims (15)
- 【請求項１】半導体基板上に形成した不純物領域と、上
記不純物領域上に形成した金属ケイ化物層と、上記金属
ケイ化物層上に形成した金属ケイ化窒化物層と、上記金
属ケイ化窒化物層上に形成した金属窒化物層とを、上記
順序に積層した構造を含んで成る半導体デバイスの導電
層。 - 【請求項２】請求項１において、上記金属ケイ化物層は
ＴｉＳｉ2層から成り、上記金属ケイ化窒化物層はＴｉ
ＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成
ることを特徴とする半導体デバイスの導電層。 - 【請求項３】半導体基板上に形成された不純物領域とゲ
ート電極とを含んで成るMOSFETであって、上記不純物領
域上と上記ゲート電極の上面とに形成された金属ケイ化
物層と、上記金属ケイ化物層上に形成された金属ケイ化
窒化物層と、上記金属ケイ化窒化物層上に形成された金
属窒化物層とを含んで成ることを特徴とするMOSFET。 - 【請求項４】請求項３において、上記金属ケイ化物層は
ＴｉＳｉ2層から成り、上記金属ケイ化窒化物層はＴｉ
ＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成
ることを特徴とするMOSFET。 - 【請求項５】（１）半導体基板上に不純物領域を形成す
る工程と、（２）上記不純物領域上に金属層を形成する
工程と、（３）不活性ガス雰囲気中で熱処理を施して、
上記金属層と上記半導体基板のシリコンとを結合させ、
準安定相の金属ケイ化物層を形成する工程と、（４）窒
素を含む雰囲気中で熱処理を施して、準安定相の上記金
属ケイ化物層を、安定相の金属ケイ化物層と金属ケイ化
窒化物層と金属窒化物層とに相転換する工程と、 を含んで成り、上記各工程により、上記不純物領域と、
安定相の上記金属ケイ化物層と、上記金属ケイ化窒化物
層と、上記金属窒化物層とを上記順序に積層することを
含んで成る半導体デバイスの導電層製造方法。 - 【請求項６】請求項５において、安定相の上記金属ケイ
化物層はＴｉＳｉ2層から成り、上記金属ケイ化窒化物
層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ
層から成ることを特徴とする半導体デバイスの導電層製
造方法。 - 【請求項７】請求項５において、上記工程（２）の上記
金属層は、スパッタリングによって厚さ約１０００Åに
形成し、上記工程（３）の上記熱処理は、６００〜７０
０℃の温度で、約２０分間、アルゴンまたはネオンガス
雰囲気中で実施し、上記工程（４）の上記熱処理は、約
７００℃の温度で、ＮＨ3ガス雰囲気中で実施すること
を特徴とする半導体デバイスの導電層製造方法。 - 【請求項８】請求項５において、上記工程（２）の上記
不純物領域上に形成する上記金属層はチタニウム層であ
り、上記工程（３）の上記熱処理は、６００〜７００℃
の温度で、約２０分間、不活性ガス雰囲気中で実施して
ＴｉＳｉ層を形成し、上記工程（４）の上記熱処理は、
約７００℃の温度で、ＮＨ3ガス雰囲気中で実施して上
記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下
の上記ＴｉＳｉ層からＴｉＳｉ2層を形成し、上記各工
程により、上記不純物領域と、上記ＴｉＳｉ2層と、上
記ＴｉＮ層とを上記順序に積層することを特徴とする半
導体デバイスの導電層製造方法。 - 【請求項９】請求項８において、上記工程（４）の上記
熱処理は、約７００℃の温度で、ＮＨ3ガス雰囲気中で
実施して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記Ｔ
ｉＮ層の下の上記ＴｉＳｉ層から部分的にＴｉＳｉＮ層
とＴｉＳｉ2層とを形成し、上記各工程により、上記不
純物領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉＮ層
と、上記ＴｉＮ層とを上記順序に積層する工程から成る
ことを特徴とする半導体デバイスの導電層製造方法。 - 【請求項１０】請求項８において、上記工程（２）の上
記チタニウム層は、スパッタリングによって厚さ約１０
００Åに形成することを特徴とする半導体デバイスの導
電層製造方法。 - 【請求項１１】半導体基板にMOSFETを製造する方法にお
いて（１）半導体シリコンで形成され、それぞれの上面
が露出したソースと、ドレインと、ゲート電極とを形成
する工程と、（２）全面に金属層を形成する工程と、
（３）不活性ガス雰囲気中で熱処理を施して、上記金属
層と上記シリコンとを結合させ、準安定相の金属ケイ化
物層を形成する工程と、（４）窒素を含むガス雰囲気中
で熱処理を施して、準安定相の上記金属ケイ化物層を安
定相の金属ケイ化物層に相転換する工程と、 を含んで成るMOSFET製造方法。 - 【請求項１２】請求項１１において、上記工程（２）の
上記金属層は、スパッタリングによって厚さ約１０００
Åに形成し、上記工程（３）の上記熱処理は、６００〜
７００℃の温度で、約２０分間、アルゴンまたはネオン
ガス雰囲気中で実施し、上記工程（４）の上記熱処理
は、約７００℃の温度で、ＮＨ3ガス雰囲気中で実施す
ることを特徴とするMOSFET製造方法。 - 【請求項１３】請求項１１において、上記工程（２）に
おいては、ソースと、ドレインと、ゲート電極との上に
チタニウム層を形成し、上記工程（３）の上記熱処理
は、６００〜７００℃の温度で、約２０分間、不活性ガ
ス雰囲気中で実施してＴｉＳｉ層を形成し、上記工程
（４）の上記熱処理は、約７００℃の温度で、ＮＨ3ガ
ス雰囲気中で実施して上記ＴｉＳｉ層上にＴｉＮ層を形
成し、上記ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ
2層を形成することを特徴とするMOSFET製造方法。 - 【請求項１４】請求項１３において、上記工程（４）の
上記熱処理は、約７００℃の温度で、ＮＨ3ガス雰囲気
中で実施して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上
記ＴｉＮ層の下の上記ＴｉＳｉ層のから部分的にＴｉＳ
ｉＮ層とＴｉＳｉ2層とを形成し、上記各工程により、
上記不純物領域と、上記ＴｉＳｉ2層と、上記ＴｉＳｉ
Ｎ層と、上記ＴｉＮ層とを上記順序に積層した導電層を
形成することを特徴とするMOSFET製造方法。 - 【請求項１５】請求項１３において、上記工程（２）の
上記チタニウム層は、スパッタリングによって厚さ約１
０００Åに形成することを特徴とするMOSFET製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-352 | 1994-01-11 | ||
| KR1019940000352A KR0162673B1 (ko) | 1994-01-11 | 1994-01-11 | 반도체 도전층 및 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211668A true JPH07211668A (ja) | 1995-08-11 |
| JP3626773B2 JP3626773B2 (ja) | 2005-03-09 |
Family
ID=19375475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19154494A Expired - Fee Related JP3626773B2 (ja) | 1994-01-11 | 1994-08-15 | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5639678A (ja) |
| JP (1) | JP3626773B2 (ja) |
| KR (1) | KR0162673B1 (ja) |
| DE (1) | DE4423558B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100198634B1 (ko) | 1996-09-07 | 1999-06-15 | 구본준 | 반도체 소자의 배선구조 및 제조방법 |
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| US5933741A (en) * | 1997-08-18 | 1999-08-03 | Vanguard International Semiconductor Corporation | Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors |
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| US11349005B2 (en) * | 2020-05-22 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide structures in transistors and methods of forming |
| US11973148B2 (en) | 2021-01-15 | 2024-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface damage control in diodes |
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- 1994-08-15 JP JP19154494A patent/JP3626773B2/ja not_active Expired - Fee Related
-
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- 1995-01-10 US US08/370,715 patent/US5639678A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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| DE4423558A1 (de) | 1995-07-13 |
| KR950024361A (ko) | 1995-08-21 |
| US5639678A (en) | 1997-06-17 |
| JP3626773B2 (ja) | 2005-03-09 |
| DE4423558B4 (de) | 2004-11-11 |
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