JPH02290018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02290018A JPH02290018A JP2013876A JP1387690A JPH02290018A JP H02290018 A JPH02290018 A JP H02290018A JP 2013876 A JP2013876 A JP 2013876A JP 1387690 A JP1387690 A JP 1387690A JP H02290018 A JPH02290018 A JP H02290018A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 17
- 239000012298 atmosphere Substances 0.000 claims abstract description 16
- 238000002844 melting Methods 0.000 claims abstract description 14
- 230000008018 melting Effects 0.000 claims abstract description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims abstract description 13
- 239000001257 hydrogen Substances 0.000 claims abstract description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000010409 thin film Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000007789 gas Substances 0.000 claims abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 3
- 239000001301 oxygen Substances 0.000 claims abstract description 3
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 11
- 230000006866 deterioration Effects 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000009833 condensation Methods 0.000 abstract description 2
- 230000005494 condensation Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 150000001875 compounds Chemical group 0.000 abstract 1
- 238000002955 isolation Methods 0.000 abstract 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- CZZYITDELCSZES-UHFFFAOYSA-N diphenylmethane Chemical compound C=1C=CC=CC=1CC1=CC=CC=C1 CZZYITDELCSZES-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速胆 かつ高密度集積回路に使用される半導
体装置の製造方法に関するものであも従来の技術 従来 配線の低抵抗化のた八 ゲート構造の一部にチタ
ンシリサイドをもつＭＩＳ型半導体装凰例えばポリサイ
ドゲート構造に於いて、シリサイドを形成した後の熱処
理工程には通常窒素雰囲気による熱処理を通すのが通常
であった この主たる目的はチタンシリサイドの結晶成
長による低抵抗イＫ トランジスタのソース・ドレイン
領域の活性｛ＩＡ 層間絶縁膜のりフローによる平坦
化等であった 従来 パイ口雰囲気で熱処理を行わなか
った理由（よ チタンシリサイドの酸化等のチタンシリ
サイドとパイ口雰囲気との反応を避けるためである。
体装置の製造方法に関するものであも従来の技術 従来 配線の低抵抗化のた八 ゲート構造の一部にチタ
ンシリサイドをもつＭＩＳ型半導体装凰例えばポリサイ
ドゲート構造に於いて、シリサイドを形成した後の熱処
理工程には通常窒素雰囲気による熱処理を通すのが通常
であった この主たる目的はチタンシリサイドの結晶成
長による低抵抗イＫ トランジスタのソース・ドレイン
領域の活性｛ＩＡ 層間絶縁膜のりフローによる平坦
化等であった 従来 パイ口雰囲気で熱処理を行わなか
った理由（よ チタンシリサイドの酸化等のチタンシリ
サイドとパイ口雰囲気との反応を避けるためである。
発明が解決しようとする課題
従来の技術に於いて（瓜 例えば窒素雰囲気で９００℃
以上の熱処理を施すとチタンシリサイドの熱凝縮性のた
めモフォロジーが大きく劣化を示し 結果的に配線抵抗
の増大を示すことになる。チタンシリサイド（ＴｉＳｉ
２）の熱凝縮性についてはアブライズド フィジックス
レターズ（Ａｐｐｌ． Ｐｈｙｓ， Ｌｅｔｔ． ）
４８（２３）ｐｌ５９１（ １９８６）に示されている
。またこの時に大きなストレスの生成のためにＭＩＳ半
導体界面に多量の界面準位が生成しトランジスター特性
を劣化させてい九 本発明（よ 上述の課題に鑑へ水素
を成分元素としてもつガス雰囲気で熱処理を施ずること
により、熱凝縮性を有ずる高融点金属シリザイドのモフ
ォロジーの劣化を抑え、配線抵抗の増大を防ぐことが可
能な半導体装置の製造方法を提供することを目的とする
。
以上の熱処理を施すとチタンシリサイドの熱凝縮性のた
めモフォロジーが大きく劣化を示し 結果的に配線抵抗
の増大を示すことになる。チタンシリサイド（ＴｉＳｉ
２）の熱凝縮性についてはアブライズド フィジックス
レターズ（Ａｐｐｌ． Ｐｈｙｓ， Ｌｅｔｔ． ）
４８（２３）ｐｌ５９１（ １９８６）に示されている
。またこの時に大きなストレスの生成のためにＭＩＳ半
導体界面に多量の界面準位が生成しトランジスター特性
を劣化させてい九 本発明（よ 上述の課題に鑑へ水素
を成分元素としてもつガス雰囲気で熱処理を施ずること
により、熱凝縮性を有ずる高融点金属シリザイドのモフ
ォロジーの劣化を抑え、配線抵抗の増大を防ぐことが可
能な半導体装置の製造方法を提供することを目的とする
。
課題を解決するための手段
本発明（よ 半導体基板上に形成された熱凝縮性を有す
る高融点金属シリサイド薄膜を水素を含有した雰囲気で
熟処理を行うことを特徴とする半導体装置の製造方法で
ある。
る高融点金属シリサイド薄膜を水素を含有した雰囲気で
熟処理を行うことを特徴とする半導体装置の製造方法で
ある。
イ乍用
本発明（よ 上述の構成により、熱凝縮性を有する高融
点金属シリサイドのモフォロジーの劣化を抑えることが
できる。また この熱処理によりＭＩＳ界面には水素の
効果により界面牟位を抑えることもできる。
点金属シリサイドのモフォロジーの劣化を抑えることが
できる。また この熱処理によりＭＩＳ界面には水素の
効果により界面牟位を抑えることもできる。
実施例
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程図である。以下、第１図を用いてＭＯＳ型
トランジスタの製造方法を説明する。第１図（ａ）で＋
ｉＬＯＣＯＳ法により所定の位置に形成されたＬＯＧＯ
Ｓ酸化膜２を有したシリコン基板１置 熱酸化法により
ゲート酸化膜３を形成する。第１図（ｂ）で（よ 減圧
ＣＶＤ法によりポリシリコンを堆積Ｌ ＰＯＣｈ雰囲
気中で熱処理を行なｌ，Ｘ 導電性ポリシリコン４を
形成する。次にスパッタ法によりチタンシリザイド５を
形成する。
法を示す工程図である。以下、第１図を用いてＭＯＳ型
トランジスタの製造方法を説明する。第１図（ａ）で＋
ｉＬＯＣＯＳ法により所定の位置に形成されたＬＯＧＯ
Ｓ酸化膜２を有したシリコン基板１置 熱酸化法により
ゲート酸化膜３を形成する。第１図（ｂ）で（よ 減圧
ＣＶＤ法によりポリシリコンを堆積Ｌ ＰＯＣｈ雰囲
気中で熱処理を行なｌ，Ｘ 導電性ポリシリコン４を
形成する。次にスパッタ法によりチタンシリザイド５を
形成する。
第１図（Ｃ）では フォトリソグラフィー、 ドライエ
ッチング法によりパターンニングを施して導電性ポリシ
リコン４とチタンシリザイド５の複合構造のポリサイド
配線６を形成する。次に第１図（ｃｌ）に示すようにイ
オン注入法によりトランジスタのソース７、 ドレイン
８を形成した後、層間絶縁膜９を堆積する。第１図（Ｃ
）は第１図（（］）中のＸＩ−Ｘ２線に沿って得られる
断面図である。次に水素を構成元素として持つガスとし
て水煮 酸素の混合雰囲気である、いわゆるパイ口雰囲
気で熱処理を施し ゲート配線の低抵抗化とソース７・
ドレイン８の活性化を行なう。この熱処理によるシリザ
イド表面のモフォロジーの劣化は生じない。第１図（ｅ
）では 層間絶縁膜９にボリザイド配線６に至るスルー
ホールを形成し その後スルーホールにアルミを埋め込
へ アルミ配線１０を形成する。以上より、ＭＯＳ型ト
ランジスタがほぼ完成される。
ッチング法によりパターンニングを施して導電性ポリシ
リコン４とチタンシリザイド５の複合構造のポリサイド
配線６を形成する。次に第１図（ｃｌ）に示すようにイ
オン注入法によりトランジスタのソース７、 ドレイン
８を形成した後、層間絶縁膜９を堆積する。第１図（Ｃ
）は第１図（（］）中のＸＩ−Ｘ２線に沿って得られる
断面図である。次に水素を構成元素として持つガスとし
て水煮 酸素の混合雰囲気である、いわゆるパイ口雰囲
気で熱処理を施し ゲート配線の低抵抗化とソース７・
ドレイン８の活性化を行なう。この熱処理によるシリザ
イド表面のモフォロジーの劣化は生じない。第１図（ｅ
）では 層間絶縁膜９にボリザイド配線６に至るスルー
ホールを形成し その後スルーホールにアルミを埋め込
へ アルミ配線１０を形成する。以上より、ＭＯＳ型ト
ランジスタがほぼ完成される。
第２図にパターンニングを施してポリサイド配線６を形
成する前置 窒素雰囲気中とパイロ雰囲気（水素酸素−
８・９）中で行った熱処理（９００℃、６０分）後の表
面モフォロジーの劣化の様子を示す。
成する前置 窒素雰囲気中とパイロ雰囲気（水素酸素−
８・９）中で行った熱処理（９００℃、６０分）後の表
面モフォロジーの劣化の様子を示す。
窒素雰囲気ではヂタンシリザイドが熱凝縮性を示し表面
劣化が生じた（同図（ａ））。一方、パイ口雰囲気では
表面のモフォロジーの劣化は全く見られなかった（同図
（ｂ））。第３図にパターンニング後のヂタンシリザイ
ド配線の予想される表面模式図を示も 第３図（ａ）に
従来の第２図（ａ＞で用いた熱処理方法（窒素雰囲気１
：ｌ−１． ９００℃、６０分）と同じ条件による熱
処理後のチタンシリサイド配線の表面の様子を示す力丈
第２図（ａ）に示した条件と唯一違うところは配線に
パターンニング後に熱処理を行った点である。この場合
、チタンシリザイドが熱凝縮性を示すた嵌 ボイドｌ１
が発生し抵抗の増大化を招いている。一方第３図（ｂ）
に第２図（ｂ）に示した本実施例の熱処理方法（パイ口
雰囲気東 ９００℃、６０分）によるチタンシリザイド
配線の表面の様子を示す力（ 同様に第２図（ｂ）に示
した熱処理条件と違うところは配線にパターンニング後
に熱処理を行った点である。この場合、ボイドｌ１の発
生は見られず抵抗の増大化は見られな（も パターンニ
ング後に熱処理を行うと引っ張り応力がパターンニング
された方向にそろ賎 配線にボイドが発生する可能性が
増す力丈 一方パターンニングを施してポリサイド配線
６を形成する前に熱処理を行う方法は ボイド発生の可
能性を一段と低減させる有効な手段と考えられる。第４
図に１／（配線幅）とチタンシリサイド配線抵抗との特
性図を示も 破線は従来の窒素雰囲気中で熱処理を行う
方法を用いたときを示し 配線抵抗と１／（配線幅）の
関係は直線から外れてしまう。一方、実線はパターンニ
ングを施して配線を形成する前に水素を構成元素として
持つガスで熱処理を行う本発明の方法を用いたときを示
し 第３図（ｂ）のようにボイドを形成することなく、
配線抵抗と１／（配線幅）の関係は直線となる。さらに
チタンシリサイド上に絶縁膜を形成した後、パターンニ
ング前に本発明の熱処理を施すと熱凝縮性を抑制する手
段として極めて効果がある。その例を第５図を用いて説
明する。第５図（ａ）はＮＳＣ膜でチタンシリサイド５
の表面を覆わず、更にパターンニングを施してポリサイ
ド配線６を形成する前に窒素雰囲気中で９００℃、１２
０分の熱処理後の表面モフォロジーの劣化の様子を示す
。また 第５図（ｂ）は１５０ｎｍのＮＳＧ膜をチタン
シリサイド５の表面を覆った後、パターンニングを施し
てポリサイド配線６を形成する前！へ 窒素雰囲気中で
同様な条件（９００℃、１２０分）で熱処理後の表面モ
フォロジーの劣化の様子を示す。第５図（ｃ）は第５図
（ａ）， （ｂ）のａ Ｉ− ａ ２線及びｂ＋−ｂ２
線に沿って得られる断面図である。
劣化が生じた（同図（ａ））。一方、パイ口雰囲気では
表面のモフォロジーの劣化は全く見られなかった（同図
（ｂ））。第３図にパターンニング後のヂタンシリザイ
ド配線の予想される表面模式図を示も 第３図（ａ）に
従来の第２図（ａ＞で用いた熱処理方法（窒素雰囲気１
：ｌ−１． ９００℃、６０分）と同じ条件による熱
処理後のチタンシリサイド配線の表面の様子を示す力丈
第２図（ａ）に示した条件と唯一違うところは配線に
パターンニング後に熱処理を行った点である。この場合
、チタンシリザイドが熱凝縮性を示すた嵌 ボイドｌ１
が発生し抵抗の増大化を招いている。一方第３図（ｂ）
に第２図（ｂ）に示した本実施例の熱処理方法（パイ口
雰囲気東 ９００℃、６０分）によるチタンシリザイド
配線の表面の様子を示す力（ 同様に第２図（ｂ）に示
した熱処理条件と違うところは配線にパターンニング後
に熱処理を行った点である。この場合、ボイドｌ１の発
生は見られず抵抗の増大化は見られな（も パターンニ
ング後に熱処理を行うと引っ張り応力がパターンニング
された方向にそろ賎 配線にボイドが発生する可能性が
増す力丈 一方パターンニングを施してポリサイド配線
６を形成する前に熱処理を行う方法は ボイド発生の可
能性を一段と低減させる有効な手段と考えられる。第４
図に１／（配線幅）とチタンシリサイド配線抵抗との特
性図を示も 破線は従来の窒素雰囲気中で熱処理を行う
方法を用いたときを示し 配線抵抗と１／（配線幅）の
関係は直線から外れてしまう。一方、実線はパターンニ
ングを施して配線を形成する前に水素を構成元素として
持つガスで熱処理を行う本発明の方法を用いたときを示
し 第３図（ｂ）のようにボイドを形成することなく、
配線抵抗と１／（配線幅）の関係は直線となる。さらに
チタンシリサイド上に絶縁膜を形成した後、パターンニ
ング前に本発明の熱処理を施すと熱凝縮性を抑制する手
段として極めて効果がある。その例を第５図を用いて説
明する。第５図（ａ）はＮＳＣ膜でチタンシリサイド５
の表面を覆わず、更にパターンニングを施してポリサイ
ド配線６を形成する前に窒素雰囲気中で９００℃、１２
０分の熱処理後の表面モフォロジーの劣化の様子を示す
。また 第５図（ｂ）は１５０ｎｍのＮＳＧ膜をチタン
シリサイド５の表面を覆った後、パターンニングを施し
てポリサイド配線６を形成する前！へ 窒素雰囲気中で
同様な条件（９００℃、１２０分）で熱処理後の表面モ
フォロジーの劣化の様子を示す。第５図（ｃ）は第５図
（ａ）， （ｂ）のａ Ｉ− ａ ２線及びｂ＋−ｂ２
線に沿って得られる断面図である。
第５図（Ｃ）により、ＮＳＣカバーを用いることにより
用いない場合に比べて、チタンシリサイド５の凹凸の度
合を低減できることがわかる。な叙 本実施例では熱凝
縮性を有する高融点金属シリサイドとしてＴｉＳｉｇを
示して説明したが、ＣｏＳｉｅ 、ＮｉＳｉ＊、ＣｒＳ
ｉ２、ＰａＳｉ２等の熱凝縮性を有する高融点金属シリ
サイドにおいても同様の効果を有することは言うまでも
な１，Ｘｏ 発明の効果 本発明により断線 配線抵抗の増大を招くことなく、熱
凝縮性を有する高融点金属シリサイドポリサイドゲート
が実現できる。
用いない場合に比べて、チタンシリサイド５の凹凸の度
合を低減できることがわかる。な叙 本実施例では熱凝
縮性を有する高融点金属シリサイドとしてＴｉＳｉｇを
示して説明したが、ＣｏＳｉｅ 、ＮｉＳｉ＊、ＣｒＳ
ｉ２、ＰａＳｉ２等の熱凝縮性を有する高融点金属シリ
サイドにおいても同様の効果を有することは言うまでも
な１，Ｘｏ 発明の効果 本発明により断線 配線抵抗の増大を招くことなく、熱
凝縮性を有する高融点金属シリサイドポリサイドゲート
が実現できる。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程＠ 第２図は窒素雰囲気とパイ口雰囲気に
よる表面モフォロジーの劣化を示特性医 第５図は窒素
雰囲気を用いたＮＳＣカバーの有無による表面モフォロ
ジーの劣化を示す説明図である。 １・・・・シリコン基板 ２・・・・分離酸化１！＠．
３・・・・ゲート酸化１１Ｌ４・・・・ポリシリコン、
５・・・・チタンシリサイド、 ６・・・・ポリサイ
ド配１ｉＬ７・・・・ソ一人 ８・・・・ドレイン、
９・・・・層間絶縁Ｉｌｌ １０・・・・アルミ配ｉ
ｔ １１・・・・ボイ比第 図 １／（配緯輻〕 第 図 ＮＳＧカバーナよし
法を示す工程＠ 第２図は窒素雰囲気とパイ口雰囲気に
よる表面モフォロジーの劣化を示特性医 第５図は窒素
雰囲気を用いたＮＳＣカバーの有無による表面モフォロ
ジーの劣化を示す説明図である。 １・・・・シリコン基板 ２・・・・分離酸化１！＠．
３・・・・ゲート酸化１１Ｌ４・・・・ポリシリコン、
５・・・・チタンシリサイド、 ６・・・・ポリサイ
ド配１ｉＬ７・・・・ソ一人 ８・・・・ドレイン、
９・・・・層間絶縁Ｉｌｌ １０・・・・アルミ配ｉ
ｔ １１・・・・ボイ比第 図 １／（配緯輻〕 第 図 ＮＳＧカバーナよし
Claims (6)
- （１）半導体基板上に形成された熱凝縮性を有する高融
点金属シリサイド薄膜を水素を含有した雰囲気で熱処理
を行うことを特徴とする半導体装置の製造方法。 - （２）高融点金属シリサイド薄膜上に絶縁膜を形成し、
その後水素を含有した雰囲気で熱処理を行うことを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）高融点シリサイド薄膜上に絶縁膜を形成し、前記
高融点金属シリサイド薄膜をパターンニング前に水素を
含有した雰囲気で熱処理を行うことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 - （４）水素を含有した雰囲気として水素、酸素の混合雰
囲気で熱処理を行うことを特徴とする特許請求の範囲第
１項〜第３項いずれかに記載の半導体装置の製造方法。 - （５）熱凝縮性を有する高融点金属シリサイド薄膜とし
てチタンシリサイド薄膜とすることを特徴とする特許請
求の範囲第１項〜第４項いずれかに記載の半導体装置の
製造方法。 - （６）ゲート構造の一部に熱凝縮性を有する高融点金属
シリサイドをもつＭＩＳ型半導体装置において、前記高
融点金属シリサイドを形成した後の熱処理工程では水素
を成分元素としてもつガスを用いることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013876A JPH02290018A (ja) | 1989-02-02 | 1990-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2419089 | 1989-02-02 | ||
| JP1-24190 | 1989-02-02 | ||
| JP2013876A JPH02290018A (ja) | 1989-02-02 | 1990-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02290018A true JPH02290018A (ja) | 1990-11-29 |
Family
ID=26349733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013876A Pending JPH02290018A (ja) | 1989-02-02 | 1990-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792710A (en) * | 1994-06-06 | 1998-08-11 | Nec Corporation | Method for selectively etching polycide layer |
| US5915197A (en) * | 1993-10-07 | 1999-06-22 | Nec Corporation | Fabrication process for semiconductor device |
| DE10135580C1 (de) * | 2001-06-28 | 2003-06-18 | Promos Technologies Inc | Kontaktintegrationsschema für Halbleiteranordnungen |
-
1990
- 1990-01-24 JP JP2013876A patent/JPH02290018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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