JPH0529255A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0529255A JPH0529255A JP17932391A JP17932391A JPH0529255A JP H0529255 A JPH0529255 A JP H0529255A JP 17932391 A JP17932391 A JP 17932391A JP 17932391 A JP17932391 A JP 17932391A JP H0529255 A JPH0529255 A JP H0529255A
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Abstract
(57)【要約】 （修正有）
【目的】 大規模集積回路でバイアス-温度ストレスを
印加してもコンタクト領域下部に形成されるp/n接合の
逆方向リーク電流の経時的増大がない、高信頼性のオー
ミックコンタクト構造を提供する。 【構成】 p型シリコン基板１の表面近傍にn+拡散層２
が形成されており、両者の界面がp/n接合面３となる。n
+拡散層２の上層に堆積された層間絶縁膜４に対して開
口されたコンタクトホール部には、Al-Si-Cu合金配線層
８を主体とし、これの構成金属元素のp型シリコン基板
１中への拡散を抑制するバリア層としての窒化チタニウ
ム薄膜７と、更にコンタクト抵抗低減化し窒化チタニウ
ム薄膜７と層間絶縁膜４の密着性向上のため金属チタニ
ウム薄膜６を下部に積層状に有する積層金属配線層１０
とn+拡散層２とのコンタクトが形成される。直接n+拡散
層２と接触しコンタクト界面を形成する領域の導電性材
料は最も安定なC54結晶構造チタニウムダイシリサイド
層５である。
印加してもコンタクト領域下部に形成されるp/n接合の
逆方向リーク電流の経時的増大がない、高信頼性のオー
ミックコンタクト構造を提供する。 【構成】 p型シリコン基板１の表面近傍にn+拡散層２
が形成されており、両者の界面がp/n接合面３となる。n
+拡散層２の上層に堆積された層間絶縁膜４に対して開
口されたコンタクトホール部には、Al-Si-Cu合金配線層
８を主体とし、これの構成金属元素のp型シリコン基板
１中への拡散を抑制するバリア層としての窒化チタニウ
ム薄膜７と、更にコンタクト抵抗低減化し窒化チタニウ
ム薄膜７と層間絶縁膜４の密着性向上のため金属チタニ
ウム薄膜６を下部に積層状に有する積層金属配線層１０
とn+拡散層２とのコンタクトが形成される。直接n+拡散
層２と接触しコンタクト界面を形成する領域の導電性材
料は最も安定なC54結晶構造チタニウムダイシリサイド
層５である。
Description
【０００１】
【産業上の利用分野】本発明は高集積度・高信頼性の半
導体装置及びその製造方法に関するものである。
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の高密度化にともなって
その構成要素である金属配線層とシリコン基板上の高濃
度拡散層との界面部分（コンタクト部）も縮小化される
が、かかる半導体装置においては、この界面における電
気抵抗（コンタクト抵抗）をオーミック性でかつ低抵抗
に保つ目的と、金属配線層を構成する金属元素がシリコ
ン基板中に拡散することを抑制する目的で、金属配線層
とシリコン基板上の高濃度拡散層との間に中間層（バリ
アメタル）を設けることが不可欠となってくる。例えば
金属配線層としてAl-Si-Cu系合金を用いた場合、バリア
メタルとして窒化チタニウム薄膜が挙げられる。この窒
化チタニウム薄膜は形成法によっては500℃の熱処理に
おいてもAl及びCuのシリコン基板中への拡散を抑制する
極めて有効なバリア性を有する。しかしコンタクト抵抗
が特にp+拡散層上において高抵抗となるので、これを低
抵抗化する目的で窒化チタニウム薄膜とシリコン基板高
濃度拡散層との中間にさらに金属チタニウム薄膜を設け
ることが不可欠となる。
その構成要素である金属配線層とシリコン基板上の高濃
度拡散層との界面部分（コンタクト部）も縮小化される
が、かかる半導体装置においては、この界面における電
気抵抗（コンタクト抵抗）をオーミック性でかつ低抵抗
に保つ目的と、金属配線層を構成する金属元素がシリコ
ン基板中に拡散することを抑制する目的で、金属配線層
とシリコン基板上の高濃度拡散層との間に中間層（バリ
アメタル）を設けることが不可欠となってくる。例えば
金属配線層としてAl-Si-Cu系合金を用いた場合、バリア
メタルとして窒化チタニウム薄膜が挙げられる。この窒
化チタニウム薄膜は形成法によっては500℃の熱処理に
おいてもAl及びCuのシリコン基板中への拡散を抑制する
極めて有効なバリア性を有する。しかしコンタクト抵抗
が特にp+拡散層上において高抵抗となるので、これを低
抵抗化する目的で窒化チタニウム薄膜とシリコン基板高
濃度拡散層との中間にさらに金属チタニウム薄膜を設け
ることが不可欠となる。
【０００３】通常の製造工程では金属チタニウム薄膜６
と窒化チタニウム薄膜７を堆積した後窒化チタニウム薄
膜７のバリア性を向上させるため、酸素雰囲気に曝露し
た後Al-Si-Cu合金薄膜８を堆積する。しかしこの工程で
はAl-Si-Cu系合金の融点と窒化チタニウム薄膜のバリア
性の限界から、Al-Si-Cu合金薄膜８の形成後に可能な熱
処理温度が高だか500℃となる。この温度範囲では、配
線構造における最下層の金属チタニウム薄膜６とシリコ
ン基板高濃度拡散層２の界面にはTi-Si準安定相９が形
成されるものの、この準安定相は結晶性として非晶質あ
るいはC49結晶構造チタニウムダイシリサイドであり、
熱力学的に準安定状態である。上記の製造工程により形
成された金属配線とシリコン基板上のn+拡散層とのコン
タクト構造断面図を図２に示す。
と窒化チタニウム薄膜７を堆積した後窒化チタニウム薄
膜７のバリア性を向上させるため、酸素雰囲気に曝露し
た後Al-Si-Cu合金薄膜８を堆積する。しかしこの工程で
はAl-Si-Cu系合金の融点と窒化チタニウム薄膜のバリア
性の限界から、Al-Si-Cu合金薄膜８の形成後に可能な熱
処理温度が高だか500℃となる。この温度範囲では、配
線構造における最下層の金属チタニウム薄膜６とシリコ
ン基板高濃度拡散層２の界面にはTi-Si準安定相９が形
成されるものの、この準安定相は結晶性として非晶質あ
るいはC49結晶構造チタニウムダイシリサイドであり、
熱力学的に準安定状態である。上記の製造工程により形
成された金属配線とシリコン基板上のn+拡散層とのコン
タクト構造断面図を図２に示す。
【０００４】
【発明が解決しようとする課題】しかしながら上記の方
法では、シリコン基板高濃度拡散層と直接界面を形成す
る導電性材質がTi-Si準安定相９であるため、コンタク
ト面下部のp/n接合面３に対して、素子の信頼性の観点
で悪影響を及ぼすことがある。すなわち図２におけるn+
拡散層２とp型シリコン基板１との界面から成るp/n接合
面３に対してAl-Si-Cu合金薄膜８に逆バイアスを印加し
ながら高温保存を行うと（バイアス-温度ストレスの印
加を行うと）、5.0Vを越える逆バイアスを印加した際の
逆方向リーク電流が経時的に増大する問題がある。一例
として図４(b)及び図５(b)にそれぞれのストレス印加条
件、逆バイアス: 10.0V, 温度: 200℃及び150℃, 測定
条件、逆バイアス: 15.0V, 温度: 室温、とした際のp/n
接合逆方向リーク電流の経時変化を示す。
法では、シリコン基板高濃度拡散層と直接界面を形成す
る導電性材質がTi-Si準安定相９であるため、コンタク
ト面下部のp/n接合面３に対して、素子の信頼性の観点
で悪影響を及ぼすことがある。すなわち図２におけるn+
拡散層２とp型シリコン基板１との界面から成るp/n接合
面３に対してAl-Si-Cu合金薄膜８に逆バイアスを印加し
ながら高温保存を行うと（バイアス-温度ストレスの印
加を行うと）、5.0Vを越える逆バイアスを印加した際の
逆方向リーク電流が経時的に増大する問題がある。一例
として図４(b)及び図５(b)にそれぞれのストレス印加条
件、逆バイアス: 10.0V, 温度: 200℃及び150℃, 測定
条件、逆バイアス: 15.0V, 温度: 室温、とした際のp/n
接合逆方向リーク電流の経時変化を示す。
【０００５】本発明は上記従来の問題点を解決するため
に成されたもので、大規模集積回路における実用的なバ
イアス-温度ストレスの印加を行っても、コンタクト領
域下部に形成されるp/n接合の逆方向リーク電流の経時
的増大などの問題を誘発しない、高信頼性のオーミック
コンタクト構造を有する半導体装置及びその製造方法を
提供することを目的とする。
に成されたもので、大規模集積回路における実用的なバ
イアス-温度ストレスの印加を行っても、コンタクト領
域下部に形成されるp/n接合の逆方向リーク電流の経時
的増大などの問題を誘発しない、高信頼性のオーミック
コンタクト構造を有する半導体装置及びその製造方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のコンタクト構造は、シリコン基板上におけ
る高濃度拡散層と金属配線層のコンタクトを形成する
際、前記金属配線層を構成する金属元素が前記シリコン
基板中に拡散することを抑制するための中間層を前記金
属配線層の下部に設けた構造のうち、シリコン基板高濃
度拡散層と直接界面を形成する導電性材質が硅化チタニ
ウムの中で熱力学的に最も安定な平衡相であるC54結晶
構造チタニウムダイシリサイド層となるように構成され
たものである。
めに本発明のコンタクト構造は、シリコン基板上におけ
る高濃度拡散層と金属配線層のコンタクトを形成する
際、前記金属配線層を構成する金属元素が前記シリコン
基板中に拡散することを抑制するための中間層を前記金
属配線層の下部に設けた構造のうち、シリコン基板高濃
度拡散層と直接界面を形成する導電性材質が硅化チタニ
ウムの中で熱力学的に最も安定な平衡相であるC54結晶
構造チタニウムダイシリサイド層となるように構成され
たものである。
【０００７】
【作用】本発明は上記した構成によって、大規模集積回
路における実用的なバイアス-温度ストレスの印加を行
っても、コンタクト領域下部に形成されるp/n接合の逆
方向リーク電流の経時的増大などの問題を誘発しない、
高信頼性のオーミックコンタクト構造を形成できること
となる。
路における実用的なバイアス-温度ストレスの印加を行
っても、コンタクト領域下部に形成されるp/n接合の逆
方向リーク電流の経時的増大などの問題を誘発しない、
高信頼性のオーミックコンタクト構造を形成できること
となる。
【０００８】
【実施例】図１は本発明の一実施例における半導体装置
のオーミックコンタクト構造を示す断面模式図である。
面方位(100)のp型シリコン基板１の表面近傍に拡散深さ
0.23ミクロンのn+拡散層２が形成されており、p型シリ
コン基板１とn+拡散層２の界面がp/n接合面３となる。n
+拡散層２の上層に堆積された層間絶縁膜４に対して開
口されたコンタクトホール部において、Al-Si-Cu合金配
線層８を主体とし、これを構成する金属元素のp型シリ
コン基板１中への拡散を抑制するバリア層としての窒化
チタニウム薄膜７と、コンタクト抵抗低減化と窒化チタ
ニウム薄膜７と層間絶縁膜４の密着性向上の目的で設け
られた金属チタニウム薄膜６を下部に積層状に有する積
層金属配線層１０とn+拡散層２とのコンタクトが形成さ
れるが、このとき直接n+拡散層２と接触しコンタクト界
面を形成する領域の導電性材料が硅化チタニウムの中で
熱力学的に最も安定なC54結晶構造チタニウムダイシリ
サイド層５であることを特徴としている。
のオーミックコンタクト構造を示す断面模式図である。
面方位(100)のp型シリコン基板１の表面近傍に拡散深さ
0.23ミクロンのn+拡散層２が形成されており、p型シリ
コン基板１とn+拡散層２の界面がp/n接合面３となる。n
+拡散層２の上層に堆積された層間絶縁膜４に対して開
口されたコンタクトホール部において、Al-Si-Cu合金配
線層８を主体とし、これを構成する金属元素のp型シリ
コン基板１中への拡散を抑制するバリア層としての窒化
チタニウム薄膜７と、コンタクト抵抗低減化と窒化チタ
ニウム薄膜７と層間絶縁膜４の密着性向上の目的で設け
られた金属チタニウム薄膜６を下部に積層状に有する積
層金属配線層１０とn+拡散層２とのコンタクトが形成さ
れるが、このとき直接n+拡散層２と接触しコンタクト界
面を形成する領域の導電性材料が硅化チタニウムの中で
熱力学的に最も安定なC54結晶構造チタニウムダイシリ
サイド層５であることを特徴としている。
【０００９】図３に上記本発明の一実施例における半導
体装置のオーミックコンタクト構造を形成する工程断面
図を示す。図３(a)では、面方位(100)のp型シリコン基
板１に対してヒ素(As)をイオン注入法により導入する。
このときの注入条件は、ドーズ量５X１０15/cm2、エネ
ルギー８０keVとした。CVD法によるシリコン酸化膜700n
mからなる層間絶縁膜４を堆積した後、窒素雰囲気中で9
00℃,30分間の熱処理を行うことにより、拡散深さ0.23
ミクロンのn+拡散層２が形成され、p型シリコン基板１
とn+拡散層２の界面がp/n接合面３となる。層間絶縁膜
４に対してn+拡散層２まで貫通するコンタクトホールを
ドライエッチング法により開口し、湿式法による洗浄と
シリコン自然酸化膜除去を行った直後、スパッタ堆積法
により金属チタニウム薄膜６(25nm)と窒化チタニウム薄
膜７(100nm)から成る２層膜を堆積する。このとき金属
チタニウム薄膜６が下層に配置され、n+拡散層２と直接
接触するものとする。次に図３(b)では、窒化チタニウ
ム薄膜７のバリア性を向上させる目的で大気に曝露する
ことにより、窒化チタニウム薄膜７粒界部分に酸素原子
を導入する。この段階で成膜されたものはいずれも高融
点の材質なので（金属チタニウム:1725℃, 窒化チタニ
ウム:2930℃）、900℃以下の熱処理を追加することは充
分可能である。そこで大気の混入が極めて少なく、高純
度の窒素ガス導入が可能な短時アニール（輻射加熱）装
置により825℃, 30秒の熱処理を行うとn+拡散層２と接
触する領域の金属チタニウム薄膜６のみを、硅化チタニ
ウムの中で熱力学的に最も安定とされるC54結晶構造チ
タニウムダイシリサイド層５(35nm)に変換することがで
きる。この後図３(c)では、窒化チタニウム薄膜７の上
層にスパッタ堆積法によりAl-Si-Cu合金薄膜８を700nm
成膜し、通常のフォトリソグラフィの方法によるフォト
レジストのパターン形成と、Al-Si-Cu合金薄膜８と窒化
チタニウム薄膜７(100nm)と金属チタニウム薄膜６(25n
m)から成る多層膜に対するドライエッチングを施すこと
により、積層金属配線層１０を形成することができる。
図４(a)と(b)は本発明の一実施例における半導体装
置のオーミックコンタクト構造と従来の方法による半導
体装置のオーミックコンタクト構造における、p/n接合
の逆方向リーク電流値（測定条件は逆バイアス: 15.0V,
温度: 室温）とストレス（ストレス条件は逆バイアス:
10.0V, 温度: 150℃）印加時間の関係を示す特性曲線
図である。従来方法においては逆方向リーク電流の平均
値が経時的に増大するとともに、その分散も増大するこ
とがわかる（図４(b)）。これに対して本発明では約200
0時間のストレス印加に対してもp/n接合の逆方向リーク
電流値の増加が観測されなかった（図４(a)）。また温
度ストレスを200℃とした場合も、従来方法における接
合リーク電流増加がさらに加速されるものの（図５
(b)）、本発明では約500時間のストレス印加に対してp/
n接合の逆方向リーク電流値の増加が観測されなかった
（図５(a)）。
体装置のオーミックコンタクト構造を形成する工程断面
図を示す。図３(a)では、面方位(100)のp型シリコン基
板１に対してヒ素(As)をイオン注入法により導入する。
このときの注入条件は、ドーズ量５X１０15/cm2、エネ
ルギー８０keVとした。CVD法によるシリコン酸化膜700n
mからなる層間絶縁膜４を堆積した後、窒素雰囲気中で9
00℃,30分間の熱処理を行うことにより、拡散深さ0.23
ミクロンのn+拡散層２が形成され、p型シリコン基板１
とn+拡散層２の界面がp/n接合面３となる。層間絶縁膜
４に対してn+拡散層２まで貫通するコンタクトホールを
ドライエッチング法により開口し、湿式法による洗浄と
シリコン自然酸化膜除去を行った直後、スパッタ堆積法
により金属チタニウム薄膜６(25nm)と窒化チタニウム薄
膜７(100nm)から成る２層膜を堆積する。このとき金属
チタニウム薄膜６が下層に配置され、n+拡散層２と直接
接触するものとする。次に図３(b)では、窒化チタニウ
ム薄膜７のバリア性を向上させる目的で大気に曝露する
ことにより、窒化チタニウム薄膜７粒界部分に酸素原子
を導入する。この段階で成膜されたものはいずれも高融
点の材質なので（金属チタニウム:1725℃, 窒化チタニ
ウム:2930℃）、900℃以下の熱処理を追加することは充
分可能である。そこで大気の混入が極めて少なく、高純
度の窒素ガス導入が可能な短時アニール（輻射加熱）装
置により825℃, 30秒の熱処理を行うとn+拡散層２と接
触する領域の金属チタニウム薄膜６のみを、硅化チタニ
ウムの中で熱力学的に最も安定とされるC54結晶構造チ
タニウムダイシリサイド層５(35nm)に変換することがで
きる。この後図３(c)では、窒化チタニウム薄膜７の上
層にスパッタ堆積法によりAl-Si-Cu合金薄膜８を700nm
成膜し、通常のフォトリソグラフィの方法によるフォト
レジストのパターン形成と、Al-Si-Cu合金薄膜８と窒化
チタニウム薄膜７(100nm)と金属チタニウム薄膜６(25n
m)から成る多層膜に対するドライエッチングを施すこと
により、積層金属配線層１０を形成することができる。
図４(a)と(b)は本発明の一実施例における半導体装
置のオーミックコンタクト構造と従来の方法による半導
体装置のオーミックコンタクト構造における、p/n接合
の逆方向リーク電流値（測定条件は逆バイアス: 15.0V,
温度: 室温）とストレス（ストレス条件は逆バイアス:
10.0V, 温度: 150℃）印加時間の関係を示す特性曲線
図である。従来方法においては逆方向リーク電流の平均
値が経時的に増大するとともに、その分散も増大するこ
とがわかる（図４(b)）。これに対して本発明では約200
0時間のストレス印加に対してもp/n接合の逆方向リーク
電流値の増加が観測されなかった（図４(a)）。また温
度ストレスを200℃とした場合も、従来方法における接
合リーク電流増加がさらに加速されるものの（図５
(b)）、本発明では約500時間のストレス印加に対してp/
n接合の逆方向リーク電流値の増加が観測されなかった
（図５(a)）。
【００１０】ここで従来方法における接合特性の劣化は
温度依存性があるので、ストレス温度150-200℃の範囲
に対して、逆バイアス15.0V印加時の接合リーク電流が
初期値から3倍に増加するまでの平均時間（故障時間）
をアーレニウスプロットしたものを図６に示す。活性化
エネルギー(Ea)を算出すると、1.47eVとなった。この値
はすでに報告されているシリコン結晶中のチタンの熱拡
散の活性化エネルギーの値（例えばアプライド・フィジ
ックスA ３０（１９８３）第１頁から第２２頁(Appl. P
hys. A30(1983)pp1-22)）にほぼ等しい。このことから
従来方法における接合特性の劣化には、温度-バイアス
ストレスを印加した際、n+拡散層２に接触する熱力学的
に準安定なTi-Si準安定相９（非晶質あるいはC49結晶構
造チタニウムダイシリサイド）からp型シリコン基板１
の中へ拡散するチタン原子が関与していると思われる。
この状況を模式的に図２(b)に示す。ここで１１,１２は
それぞれチタニウム原子、シリコン原子を示す。通常p/
n接合特性の劣化にはAl-Si-Cu合金中の銅原子が関与し
ている可能性がある。しかし従来方法においてもバリア
性の良好な窒化チタニウム薄膜７を適用していること
と、銅原子のシリコン結晶中における格子間原子拡散
（400℃以下ではこの機構となる）の活性化エネルギー
が0.43eV（例えばジャーナル・オブ・アプライド・フィ
ジックス ３５（１９６４）第３７９頁から第３８２頁
(Ｊ.Appl.Phys. 35(1964)pp379-382)）であることを考
えれば、従来方法における接合特性の劣化にAl-Si-Cu合
金中の銅原子が関与していることは考えにくい。
温度依存性があるので、ストレス温度150-200℃の範囲
に対して、逆バイアス15.0V印加時の接合リーク電流が
初期値から3倍に増加するまでの平均時間（故障時間）
をアーレニウスプロットしたものを図６に示す。活性化
エネルギー(Ea)を算出すると、1.47eVとなった。この値
はすでに報告されているシリコン結晶中のチタンの熱拡
散の活性化エネルギーの値（例えばアプライド・フィジ
ックスA ３０（１９８３）第１頁から第２２頁(Appl. P
hys. A30(1983)pp1-22)）にほぼ等しい。このことから
従来方法における接合特性の劣化には、温度-バイアス
ストレスを印加した際、n+拡散層２に接触する熱力学的
に準安定なTi-Si準安定相９（非晶質あるいはC49結晶構
造チタニウムダイシリサイド）からp型シリコン基板１
の中へ拡散するチタン原子が関与していると思われる。
この状況を模式的に図２(b)に示す。ここで１１,１２は
それぞれチタニウム原子、シリコン原子を示す。通常p/
n接合特性の劣化にはAl-Si-Cu合金中の銅原子が関与し
ている可能性がある。しかし従来方法においてもバリア
性の良好な窒化チタニウム薄膜７を適用していること
と、銅原子のシリコン結晶中における格子間原子拡散
（400℃以下ではこの機構となる）の活性化エネルギー
が0.43eV（例えばジャーナル・オブ・アプライド・フィ
ジックス ３５（１９６４）第３７９頁から第３８２頁
(Ｊ.Appl.Phys. 35(1964)pp379-382)）であることを考
えれば、従来方法における接合特性の劣化にAl-Si-Cu合
金中の銅原子が関与していることは考えにくい。
【００１１】これに対して本発明においては、n+拡散層
２に接触する導電性材質を硅化チタニウムの平衡相であ
るC54結晶構造チタニウムダイシリサイド層５とするこ
とにより、p型シリコン基板１の中へ拡散するチタン原
子の量を格段に減少せしめることが可能となり、下部の
p/n接合の劣化を誘発しない高信頼性のオーミックコン
タクト構造を実現している。この状況を模式的に図１
(b)に示す。
２に接触する導電性材質を硅化チタニウムの平衡相であ
るC54結晶構造チタニウムダイシリサイド層５とするこ
とにより、p型シリコン基板１の中へ拡散するチタン原
子の量を格段に減少せしめることが可能となり、下部の
p/n接合の劣化を誘発しない高信頼性のオーミックコン
タクト構造を実現している。この状況を模式的に図１
(b)に示す。
【００１２】本実施例においてはC54結晶構造チタニウ
ムダイシリサイド層５を形成するための熱処理として、
短時アニール（輻射加熱）装置により窒素ガス雰囲気中
にて、825℃, 30秒の熱処理を行ったが、一般的にシリ
コン基板上に堆積された金属チタニウム薄膜(30nm)に対
して窒素中の短時熱処理(30秒）をした際の、熱処理温
度-シート抵抗とショットキー障壁高さ（p型シリコン）
の特性曲線を図７に示す。また各温度領域におけるシリ
コン基板に接触するTi-Si合金（化合物）の結晶性も付
記した。図７からシリコン基板の高濃度拡散層に接触す
るTi-Si合金（化合物）の相のうち、高信頼性オーミッ
クコンタクトを形成する上で最適な形態を考える。先ず
ショットキー障壁高さの観点から、熱的負荷に対して安
定なコンタクトを形成するためには、600℃以上の熱処
理が必要であると言える。次にシート抵抗が600℃を越
すと急激に低下するのは、C49結晶構造チタニウムダイ
シリサイド（準安定結晶相）が界面に形成され、温度の
上昇と共に成長して行くためである。800℃において結
晶相は完全に平衡相のC54結晶構造チタニウムダイシリ
サイドに転移し、シート抵抗は最小となる。しかし900
℃以上では結晶系としてはC54結晶構造チタニウムダイ
シリサイドであるものの、表面自由エネルギーに誘起さ
れた表面自己拡散により薄膜が粒状分裂化（凝集化）す
ることによりシート抵抗が増大し始める。この現象はコ
ンタクト構造の観点からしても均一なコンタクト界面が
形成しえないことを意味するので不都合である。以上の
議論から総合的に最適な熱処理温度範囲は800℃以上900
℃以下となる。
ムダイシリサイド層５を形成するための熱処理として、
短時アニール（輻射加熱）装置により窒素ガス雰囲気中
にて、825℃, 30秒の熱処理を行ったが、一般的にシリ
コン基板上に堆積された金属チタニウム薄膜(30nm)に対
して窒素中の短時熱処理(30秒）をした際の、熱処理温
度-シート抵抗とショットキー障壁高さ（p型シリコン）
の特性曲線を図７に示す。また各温度領域におけるシリ
コン基板に接触するTi-Si合金（化合物）の結晶性も付
記した。図７からシリコン基板の高濃度拡散層に接触す
るTi-Si合金（化合物）の相のうち、高信頼性オーミッ
クコンタクトを形成する上で最適な形態を考える。先ず
ショットキー障壁高さの観点から、熱的負荷に対して安
定なコンタクトを形成するためには、600℃以上の熱処
理が必要であると言える。次にシート抵抗が600℃を越
すと急激に低下するのは、C49結晶構造チタニウムダイ
シリサイド（準安定結晶相）が界面に形成され、温度の
上昇と共に成長して行くためである。800℃において結
晶相は完全に平衡相のC54結晶構造チタニウムダイシリ
サイドに転移し、シート抵抗は最小となる。しかし900
℃以上では結晶系としてはC54結晶構造チタニウムダイ
シリサイドであるものの、表面自由エネルギーに誘起さ
れた表面自己拡散により薄膜が粒状分裂化（凝集化）す
ることによりシート抵抗が増大し始める。この現象はコ
ンタクト構造の観点からしても均一なコンタクト界面が
形成しえないことを意味するので不都合である。以上の
議論から総合的に最適な熱処理温度範囲は800℃以上900
℃以下となる。
【００１３】図８は、本発明の半導体装置であるオーミ
ックコンタクト構造をnチャンネルMOSトランジスタのソ
ース/ドレインに対するコンタクト構造として適用した
一実施例を示す工程断面図である。
ックコンタクト構造をnチャンネルMOSトランジスタのソ
ース/ドレインに対するコンタクト構造として適用した
一実施例を示す工程断面図である。
【００１４】図８(a)では、面方位(100)のp型シリコン
基板１の表面に、素子分離酸化膜１５のパターンニング
と、ゲート酸化膜１７を下層に有するn+ポリシリコンゲ
ート電極１６のパターンニングを施した後、このn+ポリ
シリコンゲート電極１６の側壁下部のp型シリコン基板
１の表面にn-拡散層１８を形成する。次にシリコン基板
１の全面にLPCVD法により堆積されたSiO2膜をエッチバ
ックすることにより、CVD-SiO2側壁１９を形成する。ソ
ース/ドレイン領域のn+拡散層２のためのドーパントと
して、ヒ素をイオン注入する。イオン注入条件は加速エ
ネルギー60keV、ドーズ量５X１０15/cm2とした。層間絶
縁膜４として常圧CVD法によるSiO2膜を700nm堆積し、注
入ドーパントの活性化と層間絶縁膜４のちゅう密化の目
的で900℃、30分間の熱処理を窒素雰囲気中で行う。次
に通常のフォトレジストのパターンニングとドライエッ
チング法により、ソース/ドレイン領域のn+拡散層２に
対してコンタクトホールを開口する。
基板１の表面に、素子分離酸化膜１５のパターンニング
と、ゲート酸化膜１７を下層に有するn+ポリシリコンゲ
ート電極１６のパターンニングを施した後、このn+ポリ
シリコンゲート電極１６の側壁下部のp型シリコン基板
１の表面にn-拡散層１８を形成する。次にシリコン基板
１の全面にLPCVD法により堆積されたSiO2膜をエッチバ
ックすることにより、CVD-SiO2側壁１９を形成する。ソ
ース/ドレイン領域のn+拡散層２のためのドーパントと
して、ヒ素をイオン注入する。イオン注入条件は加速エ
ネルギー60keV、ドーズ量５X１０15/cm2とした。層間絶
縁膜４として常圧CVD法によるSiO2膜を700nm堆積し、注
入ドーパントの活性化と層間絶縁膜４のちゅう密化の目
的で900℃、30分間の熱処理を窒素雰囲気中で行う。次
に通常のフォトレジストのパターンニングとドライエッ
チング法により、ソース/ドレイン領域のn+拡散層２に
対してコンタクトホールを開口する。
【００１５】図８(b)では、コンタクトホールの底部の
自然酸化膜が除去する目的でフッ酸溶液による湿式前処
理を行った直後、スパッタ堆積法により金属チタニウム
薄膜６(厚さ25nm)と窒化チタニウム薄膜７(厚さ100nm)
の２層膜を金属チタニウム薄膜６がn+拡散層２に直接接
触するように連続堆積する。窒化チタニウム薄膜７の堆
積の際には反応性スパッタ堆積法を用いた。
自然酸化膜が除去する目的でフッ酸溶液による湿式前処
理を行った直後、スパッタ堆積法により金属チタニウム
薄膜６(厚さ25nm)と窒化チタニウム薄膜７(厚さ100nm)
の２層膜を金属チタニウム薄膜６がn+拡散層２に直接接
触するように連続堆積する。窒化チタニウム薄膜７の堆
積の際には反応性スパッタ堆積法を用いた。
【００１６】図８(c)では、図３（b)において示したも
のと全く同様の製造方法により、n+拡散層２と接触する
領域の金属チタニウム薄膜６のみを、硅化チタニウムの
中で熱力学的に最も安定とされるC54結晶構造チタニウ
ムダイシリサイド層５(35nm)に変換することができる。
のと全く同様の製造方法により、n+拡散層２と接触する
領域の金属チタニウム薄膜６のみを、硅化チタニウムの
中で熱力学的に最も安定とされるC54結晶構造チタニウ
ムダイシリサイド層５(35nm)に変換することができる。
【００１７】図８(d)では、図３（c)において示したも
のと全く同様の製造方法により、積層金属配線層１０を
形成することができ、コンタクト領域下部に形成される
p/n接合の逆方向リーク電流の経時的増大などの問題を
誘発しない、高信頼性のオーミックコンタクト構造を有
するnチャンネルMOSトランジスタを得ることができた
のと全く同様の製造方法により、積層金属配線層１０を
形成することができ、コンタクト領域下部に形成される
p/n接合の逆方向リーク電流の経時的増大などの問題を
誘発しない、高信頼性のオーミックコンタクト構造を有
するnチャンネルMOSトランジスタを得ることができた
【００１８】。
【発明の効果】以上のように本発明は、シリコン基板上
における高濃度拡散層と金属配線層のコンタクトを形成
する際、前記金属配線層を構成する金属元素が前記シリ
コン基板中に拡散することを抑制するための中間層を前
記金属配線層の下部に設けた構造のうち、シリコン基板
高濃度拡散層と直接界面を形成する導電性材質を熱力学
的に安定なC54結晶構造チタニウムダイシリサイド層と
なるように構成することにより、チタニウム原子のシリ
コン基板への拡散を抑制せしめ、大規模集積回路におけ
る実用的なバイアス-温度ストレスの印加を行ってもコ
ンタクト領域下部に形成されるp/n接合の逆方向リーク
電流の経時的増大などの問題を誘発しない、高信頼性の
オーミックコンタクト構造を形成することを可能にする
ものであり、超微細な半導体装置の製造に大きく寄与す
るものである。
における高濃度拡散層と金属配線層のコンタクトを形成
する際、前記金属配線層を構成する金属元素が前記シリ
コン基板中に拡散することを抑制するための中間層を前
記金属配線層の下部に設けた構造のうち、シリコン基板
高濃度拡散層と直接界面を形成する導電性材質を熱力学
的に安定なC54結晶構造チタニウムダイシリサイド層と
なるように構成することにより、チタニウム原子のシリ
コン基板への拡散を抑制せしめ、大規模集積回路におけ
る実用的なバイアス-温度ストレスの印加を行ってもコ
ンタクト領域下部に形成されるp/n接合の逆方向リーク
電流の経時的増大などの問題を誘発しない、高信頼性の
オーミックコンタクト構造を形成することを可能にする
ものであり、超微細な半導体装置の製造に大きく寄与す
るものである。
【図１】(a)は本発明の一実施例における半導体装置の
オーミックコンタクト構造全体を示す断面模式図であ
る。 (b)は界面部分の拡大図である。
オーミックコンタクト構造全体を示す断面模式図であ
る。 (b)は界面部分の拡大図である。
【図２】(a)は従来の方法による半導体装置のオーミッ
クコンタクト構造全体を示す断面模式図である。 (b)は界面部分の拡大図である。
クコンタクト構造全体を示す断面模式図である。 (b)は界面部分の拡大図である。
【図３】本発明の一実施例における半導体装置の製造方
法を用いて、半導体装置のオーミックコンタクト構造を
形成する工程断面図である。
法を用いて、半導体装置のオーミックコンタクト構造を
形成する工程断面図である。
【図４】本発明の一実施例における半導体装置のオーミ
ックコンタクト構造と従来の方法による半導体装置のオ
ーミックコンタクト構造における、p/n接合の逆方向リ
ーク電流値（逆バイアス: 15.0V, 温度: 室温）とスト
レス（逆バイアス:10.0V,温度:150℃）印加時間の関係
を示す特性曲線図である。
ックコンタクト構造と従来の方法による半導体装置のオ
ーミックコンタクト構造における、p/n接合の逆方向リ
ーク電流値（逆バイアス: 15.0V, 温度: 室温）とスト
レス（逆バイアス:10.0V,温度:150℃）印加時間の関係
を示す特性曲線図である。
【図５】本発明の一実施例における半導体装置のオーミ
ックコンタクト構造と従来の方法による半導体装置のオ
ーミックコンタクト構造における、p/n接合の逆方向リ
ーク電流値（逆バイアス: 15.0V, 温度: 室温）とスト
レス（逆バイアス:10.0V,温度:200℃）印加時間の関係
を示す特性曲線図である。
ックコンタクト構造と従来の方法による半導体装置のオ
ーミックコンタクト構造における、p/n接合の逆方向リ
ーク電流値（逆バイアス: 15.0V, 温度: 室温）とスト
レス（逆バイアス:10.0V,温度:200℃）印加時間の関係
を示す特性曲線図である。
【図６】従来の方法による半導体装置のオーミックコン
タクト構造において、逆バイアス15.0V印加時の接合リ
ーク電流が初期値から3倍に増加するまでの平均時間に
対するアーレニウスプロット図である。
タクト構造において、逆バイアス15.0V印加時の接合リ
ーク電流が初期値から3倍に増加するまでの平均時間に
対するアーレニウスプロット図である。
【図７】シリコン基板上に堆積された金属チタニウム薄
膜に対して窒素中の短時熱処理をした際の熱処理時間-
シート抵抗とショットキー障壁高さの関係を示す特性曲
線図である。
膜に対して窒素中の短時熱処理をした際の熱処理時間-
シート抵抗とショットキー障壁高さの関係を示す特性曲
線図である。
【図８】本発明の一実施例における半導体装置のオーミ
ックコンタクト構造をMOSトランジスタのソース、ドレ
インに対するコンタクトとして適用した一実施例を示す
工程断面図である。
ックコンタクト構造をMOSトランジスタのソース、ドレ
インに対するコンタクトとして適用した一実施例を示す
工程断面図である。
１ p型シリコン基板
２ n+拡散層
３ p/n接合面
４ 層間絶縁膜
５ C54結晶構造チタニウムダイシリサイド層
６ 金属チタニウム薄膜
７ 窒化チタニウム薄膜
８ Al-Si-Cu合金薄膜
９ Ti-Si準安定相
１０ 積層金属配線層
１１ チタニウム原子
１２ シリコン原子
１３ チタニウムイオン
１４ 空乏層
１５ 素子分離酸化膜
１６ n+ポリシリコンゲート電極
１７ ゲート酸化膜
１８ n-拡散層
１９ CVD-SiO2側壁
Claims (2)
- 【請求項１】シリコン基板上における高濃度拡散層と金
属配線層のオーミックコンタクトを有した半導体装置で
あって、前記金属配線層を構成する金属元素を前記シリ
コン基板中に拡散することを抑制する中間層が前記金属
配線層の下部に存在し、前記中間層の部分の内、前記高
濃度拡散層と直接に接触する部分が、C54結晶構造のチ
タニウムダイシリサイド層であることを特徴とする半導
体装置。 - 【請求項２】シリコン基板に形成された高濃度拡散層と
金属配線層のオーミックコンタクトを形成する半導体装
置の製造方法であって、前記高濃度拡散層上に存在する
層間絶縁膜にコンタクト孔を開孔する工程と、金属チタ
ニウム薄膜と前記金属配線層を構成する金属元素が前記
シリコン基板中に拡散することを抑制するための中間層
とを有する多層膜を前記金属チタニウム薄膜が直接前記
高濃度拡散層に接触する構成で堆積する工程と、前記高
濃度拡散層と直接に接触する部分をC54結晶構造のチタ
ニウムダイシリサイド層に改質するため、800℃以上900
℃以下の熱処理を行った後、前記金属配線層を形成する
工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17932391A JPH0529255A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17932391A JPH0529255A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529255A true JPH0529255A (ja) | 1993-02-05 |
Family
ID=16063831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17932391A Pending JPH0529255A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529255A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794448A (ja) * | 1993-09-27 | 1995-04-07 | Nec Corp | 半導体装置の製造方法 |
| JPH07161662A (ja) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2000188264A (ja) * | 1998-11-24 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | タングステンビットラインの形成方法 |
| KR100305208B1 (ko) * | 1994-09-27 | 2001-12-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| US6900487B2 (en) * | 2001-06-29 | 2005-05-31 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
-
1991
- 1991-07-19 JP JP17932391A patent/JPH0529255A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794448A (ja) * | 1993-09-27 | 1995-04-07 | Nec Corp | 半導体装置の製造方法 |
| JPH07161662A (ja) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100305208B1 (ko) * | 1994-09-27 | 2001-12-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| JP2000188264A (ja) * | 1998-11-24 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | タングステンビットラインの形成方法 |
| US6900487B2 (en) * | 2001-06-29 | 2005-05-31 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
| US7229914B2 (en) | 2001-06-29 | 2007-06-12 | Oki Electric Industry Co., Ltd. | Wiring layer structure for ferroelectric capacitor |
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