JPH11102877A - 窒化金属変換方法および半導体装置の製造方法 - Google Patents
窒化金属変換方法および半導体装置の製造方法Info
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Abstract
体装置の製造方法に関し、金属層を形成する新奇な方法
を提供することである。 【解決手段】 下地表面の上に、W、Ta、Mo、T
i、Nb、Zr、Yから成る金属群から選択した少なく
とも1種の金属の窒化物層を形成する工程と、前記窒化
物層の上に酸化物層を形成する工程と、前記窒化物層と
前記酸化物層との積層をアニールし、前記窒化物層の少
なくとも一部を金属に変換する工程とを含む。
Description
方法および半導体装置の製造方法に関し、特に窒化金属
の変換方法およびそれを用いた半導体装置の製造方法に
関する。
の優れた耐熱性、低抵抗率等により、半導体集積回路装
置等において広く利用されている。例えば、多層配線を
有する半導体集積回路装置において、タングステン膜を
用い、絶縁層中に形成された開孔内を埋め込み、導電性
プラグや配線層を形成する技術が用いられている。
の窒化物は、半導体と金属間との間の相互拡散を防止す
るバリア性を有し、バリア金属層として利用されてい
る。また、シリコン酸化膜上へのタングステン層の密着
性は乏しいが、これらの層の間にタングステン窒化物層
を形成すると、密着層としての機能を果たす。なお、バ
リア金属層として機能する窒化物層は、タングステン窒
化物層に限らず、Ta、Mo、Ti、Nb、Zr、Y等
の金属の窒化物にも認められる。これらの金属の窒化物
は、バリア性等の共通した性質を有し、半導体装置等に
おいて同等、均等な役割を果たす材料として期待されて
いる。
化物を例に取って説明する。タングステンおよびタング
ステン窒化物層は、化学気相堆積(CVD)によって、
ブランケット(毛布)状にも導電表面上へ選択的にも成
長させることができる。また、タングステンおよびタン
グステン窒化物層をスパッタリングや電子ビーム(E
B)蒸着等の物理的気相堆積(PVD)によっても形成
することができる。近年、プラズマ励起CVDによるタ
ングステン窒化物層の堆積が注目を集めている。W層を
直接Si表面やSiO2 表面上に形成すると、以下のよ
うな問題が生じる。
の後の熱処理工程においてSi表面とのシリサイド反応
が生じうる。Wシリサイドは、Wよりも抵抗率が高く、
所望の低抵抗率が得られない結果となってしまう。ま
た、Si中にシリサイド層が侵入すると、pn接合の破
壊等を生じてしまう。
によって成長しようとすると、W層による浸食や、シリ
コン中へのトンネル形成等がしばしば生じる。
が弱く、容易にSiO2 表面から剥離してしまう。
して半導体装置に用いる場合、その下層にTiN層やW
N層を用いることが必要である。
理的気相堆積(PVD)によって形成することができ
る。現在、半導体集積回路装置において、タングステン
層を配線層として用いる場合には、タングステン層の下
にバリア層としてTiN層を形成したW/TiN積層構
造が広く用いられている。近い将来においては、TiN
層の代わりにWN層を用いたW/WN積層構造が同様に
広く用いられることになろう。
うな興味ある挙動が報告されている(C.Galews
ki et al:Advanced Metaliz
ation and interconnect Sy
stem for ULSIApplications
in 1996, Japan Session,
Edited by K. Tsubouchi)。
WN層を介してW層を堆積した場合とでは、堆積直後の
抵抗率はWN層を介してW層を形成した場合が格段に低
い。Si表面上に直接形成したW層は、高抵抗率のβ−
W相を多く含み、その後例えば850℃でアニールする
ことによりシリサイド化反応が進んでしまう。これに対
し、WN層を介してSi表面上に形成したW層は、低抵
抗率のα−W層のみを含む。
存在を示さない。すなわち、WN層はアモルファス層で
堆積されていると考えられる。例えば650℃でアニー
ルを行うと、W2 N結晶の存在が現れる。さらに、85
0℃のアニールを行うと、WNもWSiも存在しない結
果となる。この時、W/WN層であった金属層の抵抗は
純粋なWと一致する極めて低い抵抗率(10μΩ・c
m)を示す。
高くするにつれて積層中のN成分が減少する。850℃
のアニール後においては、N成分は測定分解能以下とな
る。この結果はWNがWに変換されたことを示唆し、X
線回折の結果と一致している。ところでW/WN積層を
Si表面上に形成した場合、850℃のアニールを行っ
てもシリサイド化反応が生じた形跡は認められない。X
TEMの実験によれば、850℃でアニールを行ったサ
ンプルにおいて、約1nm程度の境界層が形成されてい
ることが示される。この薄い境界層が、WN自身がもは
や安定ではなくなる温度においてもWとSiとの間の反
応を防止しているものと考えられる。
W層は半導体装置において広い可能性を有するが、その
現実的利用においては制限が多かった。
方法を提供することである。本発明の他の目的は、金属
窒化物層を用いて金属層を得る、窒化金属変換方法を提
供することである。
ば、下地表面の上に、W、Ta、Mo、Ti、Nb、Z
r、Yから成る金属群から選択した少なくとも1種の金
属の窒化物層を形成する工程と、前記窒化物層の上に酸
化物層を形成する工程と、前記窒化物層と前記酸化物層
との積層をアニールし、前記窒化物層の少なくとも一部
を金属に変換する工程とを含む窒化金属変換方法が提供
される。
ニールを行うと、酸化物層は金属窒化物層から雰囲気中
への窒素の通過は許容するが、雰囲気中から金属窒化物
層への窒素の通過は防止する機能を果たすものと考えら
れる。金属窒化物層から雰囲気中に窒素が移動すること
により、金属窒化物層は金属層に変換される。
は純粋な金属層とほぼ同等な性質を示すが、下地表面と
の界面にはバリア性、密着性を示すなんらかの残留層が
形成されていると考えられる。
その結果を説明する。
構成を示す。図5(A1)のサンプルは、シリコン基板
51の表面上に多結晶シリコン層52、窒化シリコン層
53、酸化タンタル層54、WN層55を積層した構成
を有する。図5(B1)のサンプルは、図5(A1)の
サンプルの表面にさらにシリコン酸化物層57を形成し
た構成を有する。
51の表面上にシリコン酸化物層54aを形成し、その
上にWN層55を形成した構成を有する。図5(B2)
のサンプルは、図5(A2)のサンプルの表面上にさら
にシリコン酸化物層57を形成した構成を有する。
51の表面上に直接WN層55を形成した構成を有す
る。図5(B3)のサンプルは、図5(A3)のサンプ
ルの表面上にさらにシリコン酸化物層57を形成した構
成を有する。
表に示す。
した構成を示す。また、材質の後ろの括弧内に示す数値
はその層の厚さを単位nmで示す。
0Ω・cmのp型基板を用いた。多結晶Si層、Ta2
O5 層は、それぞれCVDで作成した。W2 N層は、流
量100sccmのWF6 、流量50sccmのN
H3 、および流量1slmのH2を用い、圧力1Tor
rの雰囲気中350℃の基板温度でプラズマ励起CVD
により形成した。
−SiをRTN(急速熱窒化)により形成した。サンプ
ルB1、B2、B3の最上層であるSiO2 層は、EC
RプラズマCVDにより形成した。なお、サンプルA
2、B2のSi基板上のSiO 2 層は熱酸化により形成
した。
成後、種々の温度でアニール処理を行った後の金属層の
抵抗率を、堆積したままのサンプルの抵抗率と共に示す
グラフである。横軸はアニール温度を℃で示し、縦軸は
抵抗率をμΩ・cmで示す。アニール処理は、1×10
-6Torr以下の圧力の真空雰囲気中で30分間、60
0℃、700℃、800℃、900℃でそれぞれ行っ
た。
件などによって影響を受ける。本実験に用いた厚さ10
0nmのWN層は、200μΩ・cm程度の良好な低抵
抗率を示した。特に、Ta2 O5 層上のWN層は、約1
90μΩ・cmの低い抵抗率を示している。
ンプルが堆積直後の抵抗率よりも高い抵抗率を示した。
プルA1、B1の抵抗率は600℃のアニール処理後よ
りもさらに高い抵抗率を示した。その他のサンプルA
2、B2、A3、B3は700℃のアニール処理後は、
600℃のアニール処理後よりも低い抵抗率を示した。
この結果は、WN層の下地としてTa2 O5 層を用いる
と、他の下地層とは異なる効果があることを示してい
る。
ルA1、B1の抵抗率は、急激な低下を示している。特
にサンプルB1の抵抗率の低下が著しい。これに対し、
他のサンプルA2、B2、A3、B3の抵抗率は、60
0℃〜800℃の温度領域においてほぼリニアなゆるや
かな減少を示している。
サンプルの抵抗率は急激に低下している。なお、サンプ
ルA1、B1の抵抗率は温度700℃〜900℃の範囲
内においてほぼリニアな減少を示している。
コン酸化物を有さないサンプルA1、A2、A3の抵抗
率はそれぞれ89μΩ・cm、185μΩ・cm、97
μΩ・cmとなった。これらの抵抗率も十分低い値であ
る。最上層にシリコン酸化物層を有するサンプルB1、
B2、B3の抵抗率は、900℃のアニール処理後著し
く低い値となり、それぞれ19μΩ・cm、19μΩ・
cm、17μΩ・cmとなった。N2 中、900℃30
分間のアニール処理を行った場合は、ECRで作成した
SiO2 最上層で覆われたサンプル(B1 、B2 、
B3 )のアニール後の抵抗率はやはり20μΩcmに減
少する。しかし、ECR−SiO2 最上層を有さないサ
ンプル(A1、A2、A3)の抵抗率は、窒化タングス
テン中の窒素濃度の上昇によりアニール後1000μΩ
cm以上の値に増加する。これらサンプルB1、B2、
B3の抵抗率は、純粋なWの抵抗率に近く極めて低い値
である。
O2 層を形成し、適当な温度でアニール処理を行うと、
極めて低抵抗のW層が得られることが推定される。サン
プルB2のように下地がSiであっても、ほぼ純粋なW
層が得られていると考えられる。
0℃の熱処理を行えば、シリサイド化反応が生じ、WS
i2 等のタングステンシリサイドWSiが生じる。WS
iはWより抵抗率が高いため上述のような低抵抗率は得
られない。WSiが生じていないことは、WN層がW層
に変換されても、Siとの界面にシリサイド化を防止す
る何らかの残留層が存在することを示唆している。但
し、残留層の組成等は未だ不明である。
々の実験を行った。図7は、X線回折の結果を示す。グ
ラフの上部にサンプルB1のX線回折の結果を示し、グ
ラフの下部にサンプルA1の結果を示す。各サンプルは
堆積したままのもの、600℃のアニール処理を行った
もの、700℃のアニール処理を行ったもの、800℃
のアニール処理を行ったもの、900℃のアニール処理
を行ったものを図中順次上方向にずらして示している。
堆積したままのサンプルは、最上層に酸化物層を有する
サンプルB1も有さないサンプルA1も共にWNに関連
するピークをほとんど示さず、ほぼアモルファス層であ
ることを示している。
0℃のアニール処理を行うと、WNの結晶に由来するピ
ークが徐々に明確に現れている。回折角2θ=43.8
°、63,8°、76.4°のピークはそれぞれW2 N
の(200)、(220)、(311)の結晶面に対応
する。2θ=37.5°のピークは(111)面を表
す。
層は、その上にAl層を堆積した時に(111)配向を
実現する好適な下地層を提供する。
ンプルB1においては、アニール温度が600℃から8
00℃と上昇するにつれ、サンプルA1と同様W2 Nの
(111)、(200)、(220)、(311)のピ
ークが観察される外、アニール温度800℃、900℃
の測定結果においては、純粋なWに起因する(11
0)、(200)、(211)のピークが発生してい
る。特に、900℃のアニール処理後におては、W2 N
のピークは消滅し、Wのピークのみが観察される。
を行うと、W2 N層はほぼ完全にW層に変換されること
を示している。
の場合、その上のWN層は他の下地層上のサンプルとは
異なる挙動を示した。
積し、その上にシリコン酸化物層を形成しなかったサン
プルA1について行った、2次イオン質量分析(SIM
S)測定の結果を示す。図8(A)に堆積したままの膜
の測定結果を示し、図8(B)に900℃でアニール処
理を行った後の測定結果を示す。900℃のアニール処
理後は、OとCの成分が増加していることが判る。ま
た、W2 N層とTa2 O 5 層との間に、遷移層が形成さ
れていることが認められる。なお、800℃以下のアニ
ール処理においては、W2 N層中のWは、Ta2 O5 層
中に拡散しないことが認められた。
2 層を形成し、800℃以上の温度、好ましくは800
℃〜900℃の範囲の温度でアニールを行うことによ
り、WN層をW層に変換することができることが判る。
なお、アニール処理中の雰囲気は、窒素、アルゴン、ヘ
リウム、真空が好ましい。窒素雰囲気中でアニール処理
を行っても、WN層がW層に変換されることが確認され
た。雰囲気がN2 であっても、WN層をシリコン酸化物
層で覆えばWN層のNが効率的に雰囲気中に放出され
る。
雰囲気中でアニールを行うと、WN層のN成分が増加す
ることが認められた。この結果自身は極めて当然の結果
と考えられるが、シリコン酸化物層でWN層を覆った場
合の結果と併せて考えると、シリコン酸化物層の方向性
フィルタ的機能が明らかにされる。
2 層を積層して行ったが、同様の結果は、窒化物層とし
てWN層、TaN層、TiN層、NbN層、ZrN層、
YN層、MoN層を用いても期待できる。これらの材料
はバリア金属として類似の性質を有することが知られて
いる。また、窒化物層の上に形成する層も、SiO2の
代わりに他の酸化物層を用いてもよいであろう。
の製造方法を示す半導体基板の断面図である。
表面に、p型ウエル2、n型ウエル3を形成する。p型
ウエル2、n型ウエル3を形成した後、通常の局所酸化
(LOCOS)により、シリコン基板1表面にフィール
ド酸化膜4を形成する。フィールド酸化膜4形成後、フ
ィールド酸化膜で囲まれた活性領域表面に例えば厚さ5
nmのゲート酸化膜5を熱酸化により形成する。
リコン層6を厚さ約150nm、CVDにより形成す
る。なお、多結晶シリコン層6には、レジストマスクを
用いたイオン注入により、不純物を添加する。n型領域
とすべき領域にはP+ イオン、p型領域とすべき領域に
はB+ イオンを高濃度にイオン注入し、n+ 型多結晶シ
リコン層6n、p+ 型多結晶シリコン層6pを作成す
る。なお、多結晶シリコンの代わりにアモルファスシリ
コンを堆積してもよい。
厚さ約100nm形成する。たとえば、流量100sc
cmのWF6 、流量50sccmのNH3 、流量1sl
mのH2 を用いたCVDにより、基板温度約350℃で
W2 N層を形成する。
iO2 層8を形成する。たとえば、SiH4 とO2 を用
いたECRプラズマCVDによりSiO2 層を堆積す
る。
造を形成した後、N2 雰囲気中850℃で約30分間の
アニール処理を行う。このアニール処理により、上述の
実験結果が示すように、W2 N層中のNがSiO2 を通
過してN2 雰囲気中に移動し、W2 N層7は、W層に変
化する。なお、便宜上W層に変換された後もW2 N層と
呼ぶ。
レジストパターンを形成し、SiO 2 層8、変換された
W2 N層(W層)7、多結晶シリコン層6、ゲート酸化
膜5をパターニングする。なお、W2 N層7は、W層7
aと、多結晶シリコン層6との界面に形成される残留層
7bとを含む。残留層7bは、上述のようにその組成等
は未だ判明しないが、変換したW層7aとその下の多結
晶シリコン層6との間に存在し、WとSiとの反応を防
止する機能を有する。
し、さらにn型領域、p型領域を打ち分けるためのレジ
ストマスクを形成し、活性領域内にn型不純物、p型不
純物をイオン注入し、n型ソース/ドレイン領域9n、
p型ソース/ドレイン領域9pを形成する。このように
して、CMOSトランジスタ構造が形成される。イオン
注入前、またはイオン注入の後、レジストマスクは除去
する。その後、ソース/ドレイン領域にそれぞれ電極を
形成し、配線で接続することにより、CMOSトランジ
スタ回路が形成される。
極層に引き続き、WN層、シリコン酸化物層を続けて堆
積し、パターニングする前にアニール処理を行って、W
N層をW層に変換した。アニール処理は、他のタイミン
グで行うこともできる。
装置の製造方法を示す。図2(A)は、図1(A)に示
す工程と同様の工程により、シリコン基板1表面上に積
層構造を形成した後、レジストマスクを用いてゲート電
極をパターニングし、その後ECRプラズマCVD等に
より、SiO2 層11を形成し、引き続き異方性プラズ
マエッチングを行ってゲート電極構造側壁上にのみSi
O2 層のサイドウォール11を残した構造を示す。
D構造形成用のイオン注入を行い、p型ウエル2内に低
濃度n型領域10n、n型ウエル3内に低濃度p型領域
10pを形成している。サイドウォール11を形成した
状態において、N2 雰囲気中で850℃、約30分間の
アニール処理を行う。
覆われ、側面をSiO2 のサイドウォール11によって
覆われている。W2 N層7からNが雰囲気中に放出され
ることにより、W2 N層7はW層に変換される。
ゲート電極構造とレジストパターンをマスクとし、n型
不純物、p型不純物のイオン注入を行い、高濃度n型領
域12n、高濃度p型領域12pを作成する。以後、電
極、配線等を形成し、CMOS半導体装置を形成する。
れたゲート電極を有するMOSトランジスタを作成する
方法を説明した。WN層から変換したW層は、他の部材
にも利用することができる。
てW層を形成する場合を示す。図3(A)に示すよう
に、半導体基板20は、その表面の一部に導電領域21
を含む。導電領域21は、Si領域でもSi表面に形成
した配線層でも、Si表面上の絶縁層の上に形成した配
線層でもよい。半導体基板20の表面に、導電領域21
を覆って酸化膜22が形成される。
面上にさらに窒化膜23が形成される。窒化膜23は、
後のエッチバック処理または研磨処理、およびエッチン
グ処理においてストッパとしての機能を果たす。
面上にレジストパターン24が形成され、このレジスト
パターン24をエッチングマスクとし、開孔25が窒化
膜23、酸化膜22を貫通して形成される。なお、開孔
25の底部には、シリコン基板20表面の導電領域21
が露出する。
した基板表面上に、WN層26をプラズマ励起CVDに
より堆積する。WN層26は、開口25を十分埋め戻す
厚さとする。
26をエッチバックまたは研磨することにより、開孔2
5内のWN層26を残し、窒化膜23表面上のWN層を
除去する。好ましくは、残されたWN層26は窒化膜2
3と同一平面を形成する。
たWN層26を覆い、窒化膜23上に酸化膜27をEC
RプラズマCVDにより堆積する。この段階で、例えば
850℃、30分間のアニールを行う。このアニールに
より、WN層26はW層に変換される。その後、表面の
酸化膜27は除去する。この時、窒化膜23はエッチス
トッパとして機能する。
たWN層26aを覆うように窒化膜23上にAl層28
を形成し、パターニングすることにより上層配線を形成
する。このように、開孔中に埋め込んだWN層を用いて
Wプラグを形成することができる。
形成することもできる。図4は、本発明の他の実施例に
よる半導体装置の製造方法を示す。図4(A)に示すよ
うに、表面に導電領域(図示せず)を有する半導体基板
20表面上にSiO2 層22を形成し、レジストマスク
を用いたエッチングにより所望の開孔25を形成する。
を覆うように基板全面上にW2 N層26をプラズマ励起
CVDにより堆積し、レジストマスクを用いてパターニ
ングする。この状態でも、パターニングされたWN層2
6は配線として機能するが、その抵抗がW配線と較べ高
い。
うようにSiO2 27を堆積する。この状態で、例えば
850℃、30分間のアニールを行う。アニーリングに
より、WN層26はW層に変換される。W層に変換され
た配線は、WN配線と較べ抵抗が著しく低下する。な
お、アニーリングの際用いたシリコン酸化膜27は、そ
のまま層間絶縁膜またはその一部として利用することが
できる。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせ等が可能なことは当業者に自
明であろう。
金属窒化物層を金属層に変換する新規な方法が提供され
る。金属としてWを用いた場合、半導体装置の配線とし
て好適なW配線を形成することができる。
も、本方法による金属層は、Siとシリサイド化反応を
生じない。
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
成を示す概略断面図である。
率の変化を示すグラフである。
ニーリングによるX線回折のデータを示すグラフであ
る。
び900℃のアニーリングを行ったもののSIMS測定
結果を示すグラフである。
Claims (11)
- 【請求項1】 下地表面の上に、W、Ta、Mo、T
i、Nb、Zr、Yから成る金属群から選択した少なく
とも1種の金属の窒化物層を形成する工程と、 前記窒化物層の上に酸化物層を形成する工程と、 前記窒化物層と前記酸化物層との積層をアニールし、前
記窒化物層の少なくとも一部を金属に変換する工程とを
含む窒化金属変換方法。 - 【請求項2】 前記酸化物層がシリコン酸化物で形成さ
れている請求項1記載の窒化金属変換方法。 - 【請求項3】 前記酸化物層がECRプラズマまたはプ
ラズマ励起CVDで形成したシリコン酸化物で形成され
ている請求項1または2記載の窒化金属変換方法。 - 【請求項4】 前記窒化物層がタングステン窒化物で形
成されている請求項1〜3のいずれかに記載の窒化金属
変換方法。 - 【請求項5】 前記タングステン窒化物がプラズマ励起
CVDで形成されたタングステン窒化物である請求項4
記載の窒化金属変換方法。 - 【請求項6】 前記金属に変換する工程が800℃以上
の温度でアニールすることを含む請求項4または5記載
の窒化金属変換方法。 - 【請求項7】 前記金属に変換する工程が、窒素または
アルゴンまたはヘリウムを含む雰囲気、ないしは真空の
雰囲気中でアニールすることを含む請求項4〜6のいず
れかに記載の窒化金属変換方法。 - 【請求項8】 半導体基板表面上にゲート絶縁層を形成
する工程と、 前記ゲート絶縁層上にシリコン層を形成する工程と、 前記シリコン層上にW、Ta、Mo、Ti、Nb、Z
r、Yから成る金属群から選択した少なくとも1種の金
属の窒化物層を形成する工程と、 前記窒化物層の表面を覆って酸化物層を形成する工程
と、 前記半導体基板をアニールし、前記窒化物層の少なくと
も1部を金属に変換する工程とを含む半導体装置の製造
方法。 - 【請求項9】 導電性領域を有する半導体基板の表面に
第1酸化物層を形成する工程と、 前記第1酸化物層を貫通して、前記導電性領域に達する
開孔を形成する工程と、 前記開孔を含む第1酸化物層の上にW、Ta、Mo、T
i、Nb、Zr、Yから成る金属群から選択した少なく
とも1種の金属の窒化物層を形成する工程と、 前記窒化物層を覆って第2酸化物層を形成する工程と、 前記半導体基板をアニールし、前記窒化物層の少なくと
も1部を金属に変換する工程とを含む半導体装置の製造
方法。 - 【請求項10】 前記窒化物層がタングステン窒化物で
形成され、前記第2酸化物層がシリコン酸化物で形成さ
れている請求項9記載の半導体装置の製造方法。 - 【請求項11】 前記アニールし、金属に変換する工程
が800℃以上の温度でアニールすることを含む請求項
10記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26438097A JP3361971B2 (ja) | 1997-09-29 | 1997-09-29 | 窒化金属変換方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26438097A JP3361971B2 (ja) | 1997-09-29 | 1997-09-29 | 窒化金属変換方法および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11102877A true JPH11102877A (ja) | 1999-04-13 |
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Family
ID=17402357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26438097A Expired - Lifetime JP3361971B2 (ja) | 1997-09-29 | 1997-09-29 | 窒化金属変換方法および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3361971B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000057462A1 (fr) * | 1999-03-19 | 2000-09-28 | Tokyo Electron Limited | Dispositif a semi-conducteur et procede de production associe |
WO2002058122A1 (fr) * | 2000-12-25 | 2002-07-25 | Tokyo Electron Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
JP2005286075A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102422421B1 (ko) | 2015-06-01 | 2022-07-20 | 삼성전자주식회사 | 배선 구조 및 이를 적용한 전자소자 |
-
1997
- 1997-09-29 JP JP26438097A patent/JP3361971B2/ja not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000057462A1 (fr) * | 1999-03-19 | 2000-09-28 | Tokyo Electron Limited | Dispositif a semi-conducteur et procede de production associe |
US6753610B1 (en) | 1999-03-19 | 2004-06-22 | Tokyo Electron Limited | Semiconductor device having multilayer interconnection structure and method of making the same |
WO2002058122A1 (fr) * | 2000-12-25 | 2002-07-25 | Tokyo Electron Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
US6919268B1 (en) | 2000-12-25 | 2005-07-19 | Tokyo Electron Limited | Method of manufacturing a WN contact plug |
WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
JP2005286075A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
Also Published As
Publication number | Publication date |
---|---|
JP3361971B2 (ja) | 2003-01-07 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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