KR102422421B1 - 배선 구조 및 이를 적용한 전자소자 - Google Patents

배선 구조 및 이를 적용한 전자소자 Download PDF

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Abstract

배선 구조 및 이를 적용한 전자소자가 개시된다. 개시된 배선 구조는, 두 전도성 물질층과, 그 사이의 계면에 이차원 층상 물질층을 구비하는 구조를 가진다.

Description

배선 구조 및 이를 적용한 전자소자{Wiring structure and electric device employing the same}
배선 구조 및 이를 적용한 전자소자에 관한 것이다.
고밀도 고성능 반도체소자에 대해, 금속 배선의 선폭이나 두께를 줄이려는 노력이 계속되고 있다. 금속 배선의 선폭을 줄이거나 두께를 얇게 하면, 웨이퍼당 집적되는 반도체 칩 수를 증가시킬 수 있다. 또한, 금속 배선의 두께를 얇게 하는 경우, 라인의 캐패시턴스를 감소시킬 수 있으므로, 배선을 통하는 신호의 속도를 증가시킬 수 있다.
그런데, 금속 배선의 선폭이 줄거나 두께가 얇아지면 저항이 급격히 높아지므로, 배선 구조에서의 저항 감소가 무엇보다 중요해지게 된다. 현재의 인터커넥트 기술은 선폭과 기술이 현저하게 줄어듦에 따라 비저항이 크게 증가하는 물리적 한계 영역에 접근하고 있다.
배선 저항을 감소시킬 수 있는 배선 구조 및 이를 적용한 전자소자를 제공한다.
실시예에 따른 배선 구조는, 제1전도성 물질층과; 상기 제1전도성 물질층 상에 형성된 이차원 층상 물질층과; 상기 이차원 층상 물질층 상에 형성된 제2전도성 물질층;을 포함한다.
상기 이차원 층상 물질층은, 한층 내지 수층 이내의 원자층으로 이루어질 수 있다.
상기 이차원 층상 물질층은, 그레인 확장층이며, 상기 제2전도성 물질층은 상기 그레인 확장층에 의해 그레인 크기가 확장되어 형성될 수 있다.
상기 이차원 층상 물질층은 TMDCs 계열 물질 및 h-BN 중 어느 하나를 포함할 수 있다.
상기 이차원 층상 물질층은, MoS2, MoSe2, WS2, WSe2, h-BN 중 어느 하나를 포함할 수 있다.
상기 이차원 층상 물질층은, 상기 제1전도성 물질층 상에 전사하거나 직성장하여 형성될 수 있다.
상기 제1전도성 물질층은 금속층을 포함하며, 상기 이차원 층상 물질층은 상기 금속층 상에 형성되고, 상기 제2전도성 물질층은 금속 물질로 이루어질 수 있다.
상기 금속층은 TiN이나 TiSiN을 포함하며, 상기 제2전도성 물질층은 W, Al, Cu를 포함할 수 있다.
상기 제1전도성 물질층은 폴리 실리콘층을 더 포함하며, 상기 금속층은 상기 폴리 실리콘층으로부터의 도핑 요소 확산을 차단하도록 마련될 수 있다.
상기 금속층은 Ni, Cu, Co, Fe, Ru를 포함하는 전이 금속, TiN, W, NiSi, CoSi, CuSi, FeSi, MnSi, RuSi, RhSi, IrSi, PtSi, TiSi, TiSiN, WSi 및 그 합금 중 적어도 어느 하나를 포함하는 물질로 이루어질 수 있다.
실시예에 따른 배선 구조는, 제1전도성 물질층과; 상기 제1전도성 물질층 상에 이차원 층상 물질로 한층 내지 수층 이내의 원자층으로 형성되는 그레인 확장층과; 상기 그레인 확장층 상에 상기 그레인 확장층에 의해 그레인 크기가 확장되어 형성되는 제2전도성 물질층;을 포함할 수 있다.
상기 그레인 확장층은 TMDCs 계열 물질 및 h-BN 중 어느 하나를 포함할 수 있다.
상기 그레인 확장층은, MoS2, MoSe2, WS2, WSe2, h-BN 중 어느 하나를 포함할 수 있다.
상기 그레인 확장층은, 상기 제1전도성 물질층 상에 전사하거나 직성장하여 형성될 수 있다.
상기 제1전도성 물질층은 금속층을 포함하며, 상기 그레인 확장층은, 상기 제1전도성 물질층의 금속층 상에 형성되며, 상기 제2전도성 물질층은 금속 물질로 이루어질 수 있다.
상기 금속층은 TiN이나 TiSiN을 포함하며, 상기 제2전도성 물질층은 W를 포함할 수 있다.
상기 금속층은 Ni, Cu, Co, Fe, Ru를 포함하는 전이 금속, TiN, W, NiSi, CoSi, CuSi, FeSi, MnSi, RuSi, RhSi, IrSi, PtSi, TiSi, TiSiN, WSi 및 그 합금 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있다.
상기 제1전도성 물질층은 폴리 실리콘층을 더 포함하며, 상기 금속층은 상기 폴리 실리콘층으로부터의 도핑 요소 확산을 차단하도록 마련될 수 있다.
실시예에 따른 전자소자는, 전술한 배선 구조를 포함할 수 있다.
상기 전자소자는 복수의 요소를 포함하며, 상기 복수의 요소는, 트랜지스터, 커패시터, 저항 중 적어도 어느 하나를 포함하며, 상기 복수의 요소간의 연결, 각 요소내의 연결, 상기 복수의 요소의 조합으로 이루어진 단위 셀간의 연결, 단위 셀이 복수개 합쳐쳐 제작된 칩간의 상호 연결 중 적어도 어느 하나에 전술한 배선 구조를 사용할 수 있다.
실시예에 따른 배선 구조에 따르면, 두 전도성 물질층 사이의 계면에 이차원 층상 물질층을 삽입함으로써, 전체 배선 구조 저항을 크게 낮출 수 있으며, 이에 따라 배선 구조의 두께/선폭을 줄이는 것도 가능하다.
또한, 이차원 층상 물질층이 한층 내지 수층 이내의 원자층으로 형성되므로, 두께 증가 없이 저저항 배선을 실현할 수 있다.
도 1은 실시예에 따른 배선 구조를 개략적으로 보여주는 단면도이다.
도 2는 W/TiN 계면에 h-BN 또는 MoS2의 이차원 층상 물질층을 삽입한 스택 구조의 모식도를 보여준다.
도 3은 비교예로서, W/TiN 스택 구조의 모식도를 보여준다.
도 4는 TiN층 상에 h-BN의 이차원 층상 물질층을 형성하고, 이 이차원 층상 물질층 상에 W층을 형성하였을 때의 W층의 그레인 크기(grain size)를 보여준다.
도 5는 TiN층 상에 MoS2의 이차원 층상 물질층을 형성하고, 이 이차원 층상 물질층 상에 W층을 형성하였을 때의 W층의 그레인 크기(grain size)를 보여준다.
도 6은 비교예로서, TiN층 상에 W층을 형성하였을 때의 W층의 그레인 크기를 보여준다.
도 7은 이차원 층상 물질층에 h-BN과 MoS2를 사용하였을 때, 면저항(Rs)의 감소량을 보여주는 막대 그래프이다.
도 8은 스택 구조별 배선 구조의 선폭 변화에 따른 면저항을 비교하여 보여주는 것으로, W층 아래에 TiN층, h-BN층/TiN층, MoS2층/TiN층이 존재할 때, 배선 구조의 선폭 변화에 따른 면저항을 비교하여 보여준다.
도 9는 전자소자의 실시예로서, 메모리 소자의 예를 개략적으로 보여준다.
도 10은 전자소자의 다른 실시예로서, 디램(DRAM)의 예를 개략적으로 보여준다.
이하,첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 배선 구조 및 이를 적용한 전자소자를 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
도 1은 실시예에 따른 배선 구조(100)를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 실시예에 따른 배선 구조(100)는, 기판(1) 상에 제1전도성 물질층(40)과, 이차원 층상 물질층(50), 제2전도성 물질층(70)을 포함한다.
상기 기판(1)은 실시예에 따른 배선 구조(100)가 적용되는 소자, 칩, 장치를 제조하기 위한 기판으로서, 예를 들어, 실리콘 기판일 수 있다. 예를 들어, 상기 기판(1)으로 실리콘 기판을 사용하고, 이 기판(1) 상에 실시예에 따른 배선 구조(100)가 적용되는 반도체 소자, 반도체 칩, 반도체 장치를 제조할 수 있다. 또한, 상기 기판(1)으로는 다른 종류의 기판이 적용될 수도 있다. 상기 기판(1) 상에는 절연층(5) 예컨대, 실리콘 산화층이 형성될 수 있다.
상기 제1전도성 물질층(40)은 단일 또는 멀티 층을 포함할 수 있다. 상기 제1전도성 물질층(40)은 금속층(30)을 포함할 수 있다. 또한, 상기 제1전도성 물질층(40)은 반도체 물질층 예컨대, 폴리 실리콘층(10)을 더 포함할 수 있다. 도 1에서는 제1전도성 물질층(40)이 금속층(30)과 폴리 실리콘층(10)을 포함하는 경우를 예를 들어 보여준다. 이하에서는 설명의 명확성을 위해 편의상 반도체 물질층으로 폴리 실리콘층(10)을 구비하는 경우를 예를 들어 설명한다. 제1전도성 물질층(40)을 이루는 반도체 물질층은 폴리 실리콘 이외에 다른 종류의 반도체 물질이 적용될 수 있음은 물론이다.
상기 금속층(30)은 예를 들어, TiN이나 TiSiN을 포함하는 물질로 이루어질 수 있다. 이외에도, 상기 금속층(30)은 예를 들어, Ni, Cu, Co, Fe, Ru를 포함하는 전이 금속, W, NiSi, CoSi, CuSi, FeSi, MnSi, RuSi, RhSi, IrSi, PtSi, TiSi, WSi 및 그 합금 중 적어도 어느 하나를 포함하는 물질로 이루어질 수 있다.
제1전도성 물질층(40)이 폴리 실리콘층(10)과 금속층(30)을 포함하는 경우, 상기 금속층(30)은, 폴리 실리콘층(10)으로부터의 도핑 요소의 확산을 차단하는 배리어(barrier)로서 역할을 할 수 있다.
한편, 제1전도성 물질층(40)이 폴리 실리콘층(10)과 금속층(30)을 포함하는 경우, 폴리 실리콘층(10)과 금속층(30) 사이의 계면에는 중간층(20)이 더 형성될 수 있다.
상기 금속층(30)이 예를 들어, TiN 또는 TSN(TiSiN)으로 형성되는 경우, 폴리 실리콘층(10)과 금속층(30) 사이의 계면에 오믹 컨택(ohmic contact)을 위해, 상기 중간층(20)은 예를 들어 WSix층으로 형성될 수 있다. 이때, 상기 중간층(20)은 층으로 형성되는 것이 아니라 입자 형태로 폴리 실리콘층(10) 상에 형성될 수 있다. 도 1에서는 도시의 편의상 중간층(20)을 층으로서 나타내었다. 여기서, 상기 중간층(20)은 층으로 형성될 수도 있다.
한편, 도 1에서는 제1전도성 물질층(40)이 금속층(30) 및 폴리 실리콘층(10)을 포함하는 멀티 층으로 이루어진 경우를 보여주는데, 이는 예시적인 것으로, 실시예가 이에 한정되는 것은 아니며, 제1전도성 물질층(40)은 다양한 구성의 멀티 층을 포함할 수 있다. 또한, 실시예에 따른 배선 구조(100)에서 제1전도성 물질층(40)은 단일 층으로 이루어질 수도 있다.
상기 이차원 층상 물질층(50)은, 제1전도성 물질층(40) 상에 형성된다. 예를 들어, 상기 이차원 층상 물질층(50)은 금속층(30) 상에 형성될 수 있다.
상기 이차원 층상 물질층(50)은 한층 내지 수층 이내의 원자층으로 이루어질 수 있다. 예컨대, 상기 이차원 층상 물질층(50)은 한층 또는 두층의 원자층으로 이루어질 수 있다.
상기 이차원 층상 물질층(50)은 반도체성의 이차원 층상 물질 예컨대, MoS2 또는 절연성의 이차원 층상 물질 예컨대, h-BN으로 형성될 수 있다. 이외에도, 상기 이차원 층상 물질층(50)은 TMDCs 계열의 다른 이차원 층상 물질 예컨대, MoSe2, WS2, WSe2 중 어느 하나를 포함할 수 있다. TMDCs 계열의 이차원 층상 물질에는 MoS2, MoSe2, WS2, WSe2 등이 포함될 수 있다.
상기 이차원 층상 물질층(50)은, 제1전도성 물질층(40) 상에 전사하거나 직성장하여 형성될 수 있다.
상기 제2전도성 물질층(70)은 금속 물질 예컨대, 텅스텐(W)으로 형성될 수 있다. 제2전도성 물질층(70)은 다른 종류의 금속 물질로 형성될 수도 있다. 예를 들어, 상기 제2전도성 물질층(70)은 Al, Cu를 포함하는 금속 물질로 형성될 수도 있다.
이때, 상기 이차원 층상 물질층(50)은 상기 제2전도성 물질층(70)에 대해 그레인 확장층으로서 역할을 하게 된다. 즉, 이차원 층상 물질로 한층 내지 수층 이내의 원자층으로 이루어진 이차원 층상 물질층(50) 즉, 그레인 확장층을 형성하고, 그 위에 제2전도성 물질층(70)을 형성하면, 제2전도성 물질층(70)의 그레인 크기가 그레인 확장층에 의해 확장되어 형성될 수 있다.
이와 같이, 이차원 층상 물질층(50)을 형성하고, 그 위에 제2전도성 물질층(70)을 형성하는 경우, 이차원 층상 물질층(50)이 한층 내지 수층 이내의 원자층으로 이루어지므로 배선 구조(100)의 전체 스택 두께가 크게 감소할 수 있으며, 제2전도성 물질층(70)의 그레인 크기가 크게 확장되므로, 제2전도성 물질층(70)의 저항이 크게 감소하여 배선 구조(100)의 전체 저항이 크게 감소할 수 있다. 따라서, 전도성 물질-이차원 층상 물질-전도성 물질의 배선 구조(100)로 저저항 배선을 구현할 수 있다.
여기서, 디램(DRAM)에서 활용되는 배선 구조는 예를 들어, Poly-Si/TiN(또는 TSN)/W의 적층 구조를 가지며, Poly-Si층과 TiN(또는 TSN)층 사이의 계면, TiN(또는 TSN)층과 텅스텐(W)층 사이의 계면에는 WSix층이 형성될 수 있는데, 도 1의 적층 구조는 이러한 디램의 배선 구조에 적용될 수 있다. 즉, 디램의 배선 구조에서, TiN층과 W층 사이의 계면에 WSix 층을 형성하는 대신에 이차원 층상 물질층(50)을 형성할 수 있다. 이때, 이차원 층상 물질층(50)은 W층에 대해 그레인 확장층으로 역할을 할 수 있다.
도 2는 W/TiN 계면에 h-BN 또는 MoS2의 이차원 층상 물질층(50)을 삽입한 스택 구조의 모식도를 보여준다. 도 3은 비교예로서, W/TiN 스택 구조의 모식도를 보여준다. W/TiN 구조는 디램(DRAM) FEOL(Front End of Line)에서 활용되는 배선 구조이다. 도 2 및 도 3에서는 층간에 간격을 두어 표현하였는데, 실제 스택 구조에서는 층간에 간격은 존재하지 않는다.
도 4 및 도 5는 TiN층 상에 h-BN 또는 MoS2의 이차원 층상 물질층(50)을 형성하고, 이 이차원 층상 물질층(50) 상에 W층을 형성하였을 때의 W층의 그레인 크기(grain size)를 보여준다. 도 4는 이차원 층상 물질층(50)에 h-BN을 사용한 경우이고, 도 5는 이차원 층상 물질층(50)에 MoS2를 사용한 경우이다. 도 6은 비교예로서, TiN층 상에 W층을 형성하였을 때의 W층의 그레인 크기를 보여준다. 도 4 내지 도 6의 이미지는 동일 스케일로 나타낸 것이다.
도 4 및 도 5와 도 6의 비교로부터 알 수 있는 바와 같이, TiN층과 W층 사이에 이차원 층상 물질층(50)을 삽입하는 경우, W층의 그레인 크기가 이차원 층상 물질층(50)을 삽입하지 않은 경우에 비해 크게 증가함을 알 수 있다. 이와 같이 W층의 그레인 크기가 증가하면, 저항이 크게 감소할 수 있다.
도 7은 이차원 층상 물질층(50)에 h-BN과 MoS2를 사용하였을 때, 면저항(Rs)의 감소량을 보여주는 막대 그래프이다. 도 7은 각 스택 구조별 면저항을 나타내는 그래프로서, W/TiN 시료를 기준으로, W/h-BN/TiN의 경우 면저항이 약 17.4%, W/MoS2/TiN의 경우 면저항이 약 19.9% 감소됨을 보여준다.
도 4 및 도 7을 참조하면, TiN층 상에 형성되는 이차원 층상 물질층(50)에 h-BN을 사용하고 그 위에 W층을 형성한 경우, TiN층 상에 W층을 형성한 구조에 비해 W층의 그레인 크기가 확장되어, 면저항(sheet resistance)은 약 17.4% 정도 감소하였다.
도 5 및 도 7을 참조하면, TiN층 상에 형성되는 이차원 층상 물질층(50)에 MoS2를 사용하고 그 위에 W층을 형성한 경우, TiN층 상에 W층을 형성한 구조에 비해 W층의 그레인 크기가 확장되어, 면저항은 약 19.9% 정도 감소하였다.
도 8은 스택 구조별 배선 구조의 선폭 변화에 따른 면저항을 비교하여 보여주는 것으로, W층 아래에 TiN층, h-BN층/TiN층, MoS2층/TiN층이 존재할 때, 배선 구조의 선폭 변화에 따른 면저항을 비교하여 보여준다. 도 8에서는 배선 구조의 선폭이 20nm 일때(W20nm)와 배선 구조의 선폭이 25nm일 때(W25nm)를 예를 들어 보여준다.
도 8을 참조하면, 배선 구조의 선폭이 감소하면 면저항(Rs)은 증가하게 되는데, 배선 구조의 선폭이 작아지는 경우에도, h-BN 또는 MoS2의 이차원 층상 물질층(50)을 사용하면, 면저항을 줄일 수 있다. 예를 들어, h-BN 또는 MoS2의 이차원 층상 물질층(50)을 사용하면, 배선 구조의 선폭을 25nm에서 20nm로 줄이는 경우에도, 선폭이 25nm인 경우에 비견되는 면저항을 얻을 수 있다.
도 8로부터, TiN층과 W층 사이의 계면에 h-BN 또는 MoS2의 이차원 층상 물질층(50)을 삽입하면, 선폭을 줄이는 경우에도 원하는 저저항 배선 구조를 실현할 수 있음을 알 수 있다. 또한, 배선 구조의 선폭이 20nm나 25nm인 경우, TiN층과 W층 사이의 계면에 h-BN 또는 MoS2의 이차원 층상 물질층(50)을 삽입하면, 그렇지 않은 경우에 비해 면저항을 크게 감소시킬 수 있음을 알 수 있다.
상기한 바와 같이, 배선 구조(100) 멀티 스택 구조에서, 제1전도성 물질층(40)과 제2전도성 물질층(70) 사이의 계면에 이차원 층상 물질층(50)을 삽입함으로써, 전체 배선 구조(100) 저항을 크게 낮출 수 있으며, 이에 따라 배선 구조(100)의 선폭을 줄이는 것도 가능하다.
또한, 이차원 층상 물질층(50)은 한층 내지 수층 이내 예컨대, 한층 또는 두층의 원자층으로 이루어지므로, 이차원 층상 물질층(50)은 그 층 두께가 미미한 수준으로 배선 구조(100) 멀티 스택 구조의 전체 두께를 줄이는데 기여할 수 있다. 따라서, 두께 증가가 없는 저저항 고성능 배선 구조를 실현할 수 있다.
예를 들어, 반도체 FEOL(Front End of Line) 영역에서 활용되는 W/TiN 스택의 경우, 저항을 낮추기 위해 수nm 두께의 WSix층을 삽입하는데, 실시예에 따른 배선 구조(100)에 따르면, 한층 내지 수층 이내의 원자층을 포함하는 2차원 층상 물질층(50)을 삽입함으로써 두께 증가없이 저항을 크게 낮출 수 있으므로, 고성능 배선 구조를 실현할 수 있다.
따라서, 상기와 같은 실시예에 따른 배선 구조(100)에 따르면, 저항 감소 수준이나 전체 스택 두께 감소 수준이 예컨대, 디램에서 제시하고 있는 차세대, 차차세대 요구치를 만족할만한 수준을 달성할 수 있어, 고성능 차세대 메모리를 구현할 수 있다.
상기한 바와 같은 실시예에 따른 배선 구조(100)는 전자소자에 적용될 수 있다. 이때, 전자 소자는 복수의 요소를 포함하며, 상기 복수의 요소는, 트랜지스터, 커패시터, 저항 중 적어도 어느 하나를 포함할 수 있다. 실시예에 따른 배선 구조(100)는 이러한, 복수의 요소간의 연결, 각 요소내의 연결, 복수의 요소의 조합으로 이루어진 단위 셀간의 연결, 단위 셀이 복수개 합쳐쳐 제작된 칩간의 상호 연결 중 적어도 어느 하나에 사용될 수 있다.
도 9는 전자소자의 실시예로서, 메모리 소자의 예를 개략적으로 보여준다.
도 9를 참조하면, 본 실시예의 메모리소자는 메모리셀(MC1)에 자기저항요소(MR1) 및 이에 연결된 스위칭요소(TR1)를 포함할 수 있으며, 이 메모리셀(MC1)은 비트라인(BL1)과 워드라인(WL1) 사이에 연결될 수 있다.
상기 비트라인(BL1)과 워드라인(WL1) 중 적어도 어느 하나, 예컨대, 비트라인(BL1)에는 전술한 바와 같은 실시예에 따른 배선 구조(100)가 적용될 수 있다.
상기 비트라인(BL1)과 워드라인(WL1)은 서로 교차하도록 구비될 수 있고, 이들의 교차점에 메모리셀(MC1)이 위치될 수 있다. 비트라인(BL1)은 자기저항요소(MR1)에 연결될 수 있다. 자기저항요소(MR1)의 제2자성물질층(M20)이 비트라인(BL1)에 전기적으로 연결될 수 있다. 워드라인(WL1)은 스위칭요소(TR1)에 연결될 수 있다. 스위칭요소(TR1)가 트랜지스터인 경우, 워드라인(WL1)은 스위칭요소(TR1)의 게이트전극에 연결될 수 있다. 워드라인(WL1)과 비트라인(BL1)을 통해서, 메모리셀(MC1)에 쓰기전류, 읽기전류, 소거전류 등이 인가될 수 있다.
자기저항요소(MR1)는 제1 및 제2자성물질층(M10, M20) 및, 그 사이의 비자성층(N10)을 포함할 수 있다. 상기 제1 및 제2자성물질층(M10, M20) 중 하나, 예컨대, 제1자성물질층(M10)은 자유층일 수 있고, 다른 하나, 예컨대, 제2자성물질층(M20)은 고정층일 수 있다.
상기 스위칭요소(TR1)는, 예컨대, 트랜지스터일 수 있다. 스위칭요소(TR1)는 자기저항요소(MR1)의 제1자성물질층(M10)에 전기적으로 연결될 수 있다.
도 9에서는 하나의 메모리셀(MC1)을 도시하였지만, 복수의 메모리셀(MC1)이 어레이(array)를 이루도록 배열될 수 있다. 즉, 복수의 비트라인(BL1)과 복수의 워드라인(WL1)이 서로 교차하도록 배열될 수 있고, 이들의 교차점 각각에 메모리셀(MC1)이 구비될 수 있다.
도 10은 전자소자의 다른 실시예로서, 디램(DRAM)의 예를 개략적으로 보여준다.
도 10을 참조하면, 디램에서 게이트 비트 라인(GBL: Gate Bit Line)을 통해 들어온 신호가 듀티 사이클 보정부(DCC)를 통해 하부의 액티브(Act)층에 연결되고, BCAT(buried channel array transistor)의 트랜지스터 동작을 통해 반대편 액티브(Act)층으로 전달된다. 전달된 신호는 게이트 바디 직렬 콘택트(GBC)를 통해 커패시터(SP)에 정보로서 저장되게 된다.
이러한 디램에서는, 예를 들어, 상기 게이트 비트 라인(GBL)에 전술한 바와 같은 실시예에 따른 배선 구조(100)가 적용될 수 있다.
이상에서는 실시예에 따른 배선 구조(100)를 적용할 수 있는 전자소자를 예시적으로 보인 것으로, 실시예가 이에 한정되는 것은 아니며, 실시예에 따른 배선 구조(100)는, 상호 연결이 요구되는 다양한 전자소자에 적용될 수 있다.
1...기판 10...폴리 실리콘층(10)
30...금속층(30) 40...제1전도성 물질층(40)
50...이차원 층상 물질층(50) 70...제2전도성 물질층(70)

Claims (20)

  1. 제1전도성 물질층과;
    상기 제1전도성 물질층 상에 형성된 이차원 층상 물질층과;
    상기 이차원 층상 물질층 상에 형성된 제2전도성 물질층;을 포함하며,
    상기 이차원 층상 물질층은 TMDCs 계열 물질 및 h-BN 중 어느 하나를 포함하는 배선 구조.
  2. 제1항에 있어서, 상기 이차원 층상 물질층은, 한층 내지 수층 이내의 원자층으로 이루어진 배선 구조.
  3. 제1항에 있어서, 상기 이차원 층상 물질층은, 그레인 확장층이며,
    상기 제2전도성 물질층은 상기 그레인 확장층에 의해 그레인 크기가 확장되어 형성되는 배선 구조.
  4. 삭제
  5. 제1항에 있어서, 상기 이차원 층상 물질층은, MoS2, MoSe2, WS2, WSe2, h-BN 중 어느 하나를 포함하는 배선 구조.
  6. 제1항에 있어서, 상기 이차원 층상 물질층은, 상기 제1전도성 물질층 상에 전사하거나 직성장하여 형성되는 배선 구조.
  7. 제1항에 있어서, 상기 제1전도성 물질층은 금속층을 포함하며,
    상기 이차원 층상 물질층은 상기 금속층 상에 형성되고,
    상기 제2전도성 물질층은 금속 물질로 이루어진 배선 구조.
  8. 제7항에 있어서, 상기 금속층은 TiN이나 TiSiN을 포함하며,
    상기 제2전도성 물질층은 W, Al, Cu를 포함하는 배선 구조.
  9. 제7항에 있어서, 상기 제1전도성 물질층은 폴리 실리콘층을 더 포함하며,
    상기 금속층은 상기 폴리 실리콘층으로부터의 도핑 요소 확산을 차단하는 배선 구조.
  10. 제7항에 있어서, 상기 금속층은, Ni, Cu, Co, Fe, Ru를 포함하는 전이 금속, TiN, W, NiSi, CoSi, CuSi, FeSi, MnSi, RuSi, RhSi, IrSi, PtSi, TiSi, TiSiN, WSi 및 그 합금 중 적어도 어느 하나를 포함하는 물질로 이루어진 배선 구조.
  11. 제1전도성 물질층과;
    상기 제1전도성 물질층 상에 이차원 층상 물질로 한층 내지 수층 이내의 원자층으로 형성되는 그레인 확장층과;
    상기 그레인 확장층 상에 상기 그레인 확장층에 의해 그레인 크기가 확장되어 형성되는 제2전도성 물질층;을 포함하며,
    상기 그레인 확장층은 TMDCs 계열 물질 및 h-BN 중 어느 하나를 포함하는 배선 구조.
  12. 삭제
  13. 제11항에 있어서, 상기 그레인 확장층은, MoS2, MoSe2, WS2, WSe2, h-BN 중 어느 하나를 포함하는 배선 구조.
  14. 제11항에 있어서, 상기 그레인 확장층은, 상기 제1전도성 물질층 상에 전사하거나 직성장하여 형성되는 배선 구조.
  15. 제11항에 있어서, 상기 제1전도성 물질층은 금속층을 포함하며,
    상기 그레인 확장층은, 상기 제1전도성 물질층의 금속층 상에 형성되며,
    상기 제2전도성 물질층은 금속 물질로 이루어진 배선 구조.
  16. 제15항에 있어서, 상기 금속층은 TiN이나 TiSiN을 포함하며,
    상기 제2전도성 물질층은 W, Al, Cu를 포함하는 배선 구조.
  17. 제15항에 있어서, 상기 금속층은 Ni, Cu, Co, Fe, Ru를 포함하는 전이 금속, TiN, W, NiSi, CoSi, CuSi, FeSi, MnSi, RuSi, RhSi, IrSi, PtSi, TiSi, TiSiN, WSi 및 그 합금 중 적어도 어느 하나를 포함하는 물질로 형성되는 배선 구조.
  18. 제15항에 있어서, 상기 제1전도성 물질층은 폴리 실리콘층을 더 포함하며,
    상기 금속층은 상기 폴리 실리콘층으로부터의 도핑 요소 확산을 차단하는 배선 구조.
  19. 청구항 1항 내지 3항, 5항 내지 11항, 13항 내지 18항 중 어느 한 항의 배선 구조를 포함하는 전자소자.
  20. 제19항에 있어서, 복수의 요소를 포함하며,
    상기 복수의 요소는, 트랜지스터, 커패시터, 저항 중 적어도 어느 하나를 포함하며,
    상기 복수의 요소간의 연결, 각 요소내의 연결, 상기 복수의 요소의 조합으로 이루어진 단위 셀간의 연결, 단위 셀이 복수개 합쳐쳐 제작된 칩간의 상호 연결 중 적어도 어느 하나에 상기 배선 구조를 사용하는 전자소자.
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