JP2019054197A - 記憶装置 - Google Patents

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Abstract

【課題】 より高い速度での動作が可能な記憶装置を提供する。【解決手段】 一実施形態による記憶装置は、第１および第２抵抗変化素子を含む。第１抵抗変化素子は、第１端および第２端を含み、切り替わり可能な相違する２つの抵抗の一方を含む。第２抵抗変化素子は、第１抵抗変化素子の第１端と接続された第３端を含み、第４端を含み、切り替わり可能な相違する２つの抵抗の一方を含む。第１ダブルゲートトランジスタは、第１抵抗変化素子の第２端と接続された第５端を含み、第６端を含み、第１ワード線と接続された第１ゲートおよび第１ワード線から独立した第２ワード線と接続された第２ゲートを含む。第２ダブルゲートトランジスタは、第２抵抗変化素子の第４端と接続された第７端を含み、第８端を含み、第１ワード線と接続された第３ゲートおよび第１および第２ワード線から独立した第３ワード線と接続された第４ゲートを含む。【選択図】 図３

Description

実施形態は、概して記憶装置に関する。
磁気抵抗効果を用いてデータを記憶する記憶装置が知られている。
特開２００６−１９３０４号公報
より高い速度での動作が可能な記憶装置を提供しようとするものである。
一実施形態による記憶装置は、第１抵抗変化素子、第２抵抗変化素子、第１ダブルゲートトランジスタ、および第２ダブルゲートトランジスタを含む。第１抵抗変化素子は、第１端および第２端を含み、切り替わり可能な相違する２つの抵抗の一方を含む。第２抵抗変化素子は、第１抵抗変化素子の第１端と接続された第３端を含み、第４端を含み、切り替わり可能な相違する２つの抵抗の一方を含む。第１ダブルゲートトランジスタは、第１抵抗変化素子の第２端と接続された第５端を含み、第６端を含み、第１ワード線と接続された第１ゲートおよび第１ワード線から独立した第２ワード線と接続された第２ゲートを含む。第２ダブルゲートトランジスタは、第２抵抗変化素子の第４端と接続された第７端を含み、第８端を含み、第１ワード線と接続された第３ゲートおよび第１および第２ワード線から独立した第３ワード線と接続された第４ゲートを含む。
一実施形態の磁気記憶装置の要素のレイアウトの例を示す。 一実施形態の磁気記憶装置の要素のレイアウトの別の例を示す。 一実施形態のメモリセルアレイユニットの一部の回路図である。 一実施形態のＭＴＪ素子の構造の例を示す。 一実施形態のＭＴＪ素子の構造の別の例を示す。 一実施形態のメモリセルアレイユニットの一部の動作の間の一状態を示す。 一実施形態の磁気記憶装置の一部の回路の一状態を示す。 一実施形態の磁気記憶装置の一部の回路の一状態を示す。 一実施形態のメモリセルアレイユニットの一部の平面構造を示す。 一実施形態のメモリセルアレイユニットの別の一部の平面構造を示す。 一実施形態のメモリセルアレイユニットの一部の断面構造を示す。 一実施形態の磁気記憶装置の製造工程中のある時点での平面構造を示す。 図１２の断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１３に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１４に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１５に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１６に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１７に続く平面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１７に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図１９に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２０に続く平面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２０に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２２に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２３に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２４に続く平面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２４に続く断面構造を示す。 一実施形態の磁気記憶装置の製造工程中の図２６に続く断面構造を示す。 別の参考用の磁気記憶装置の一部の回路図を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
末尾にアルファベットを伴った参照数字は、類似の要素を区別するために使用される。このようなアルファベットの接尾辞を伴わない要素についての記述は、アルファベットの接尾辞を伴う要素の記述として当てはまる。また、アルファベットの接尾辞を伴う要素が相互に区別される必要が無い場合は、アルファベットの接尾辞無しの記述が使用される。
図１は、一実施形態の磁気記憶装置（ＭＲＡＭ（magnetic or magnetoresistive random access memory)）の要素のレイアウトの例を示し、磁気記憶装置１の一部のｘｙ面に沿った構造を示す。図１に示されるように、磁気記憶装置１は複数の単位構造１００を含む。各単位構造１００は、同じ構造、要素、および接続を有する。
各単位構造１００は、１つのメモリセルアレイユニット１１０、第１ワード線ドライバ１１１、第２ワード線ドライバ１１２、ならびに書き込みおよびセンスアンプ（ＷＣ／ＳＡ（writing circuit/sense amplifier））回路１１３を含む。メモリセルアレイユニット１１０は、ビットプレート１１（図示せず）、メモリセル１２（図示せず）、ワード線ＷＬｘ、ワード線ＷＬｙ、およびソースプレート１３（図示せず）を含む。ワード線ＷＬｘ、ワード線ＷＬｙは、ビットプレート１１のｚ軸に沿って下方に位置し、ワード線ＷＬｘならびにワード線ＷＬｙのメモリセルアレイユニット１１０中の部分は、図１において示されていない。
ビットプレート１１は、ｘｙ面に沿って広がり、例えばメモリセルアレイユニット１１０の全体にわたって広がる。
ワード線ＷＬｘは、対応するメモリセルアレイユニット１１０の外側において、第１方向に、例えばｘ軸に沿って延び、メモリセルアレイユニット１１０の一辺（例えば、左辺）に沿って並ぶ。
ワード線ＷＬｙは、対応するメモリセルアレイユニット１１０の外側において、第２方向に、例えばｙ軸に沿って延び、メモリセルアレイユニット１１０の一辺（例えば、左辺）に沿って並ぶ。
第１ワード線ドライバ１１１は、対応するメモリセルアレイユニット１１０の一辺（例えば、左辺）に沿って延び、ワード線ＷＬｘと接続されている。第１ワード線ドライバ１１１は、磁気記憶装置１の外部からアドレス信号を受け取り、自身と接続された複数のワード線ＷＬｘのうちのアドレス信号中のアドレスに基づいて選択された１つに電圧を印加する。
第２ワード線ドライバ１１２は、対応するメモリセルアレイユニット１１０の一辺（例えば、下辺）に沿って延び、ワード線ＷＬｙと接続されている。第２ワード線ドライバ１１２は、磁気記憶装置１の外部からアドレス信号を受け取り、自身と接続された複数のワード線ＷＬｙのうちのアドレス信号中のアドレスに基づいて選択された１つに電圧を印加する。
ソースプレート１３は、ｘｙ面に沿って広がり、例えばメモリセルアレイユニット１１０の全体にわたって広がる。
ＷＣ／ＳＡ回路１１３は、例えば、第１ワード線ドライバ１１１と第２ワード線ドライバ１１２の間に位置する。ＷＣ／ＳＡ回路１１３は、ビットプレート１１およびソースプレート１３と接続されており、磁気記憶装置１の外部から制御信号を受け取り、制御信号に基づいて、ビットプレート１１およびソースプレート１３に読み出しおよび書き込みのための電圧を印加する。また、ＷＣ／ＳＡ回路１１３は、メモリセル１２（図示せず）の状態に基づいて、メモリセル１２に保持されているデータを判断する。
図２は、一実施形態の磁気記憶装置の要素のレイアウトの別の例を示す。図２に示されるように、各単位構造１００は、メモリセルアレイユニット１１０およびＷＣ／ＳＡ回路１１３を含む。複数の単位構造１００は、１つの第１ワード線ドライバ１１１を共有し、別の複数の単位構造は、１つの第２ワード線ドライバ１１２を共有する。第１ワード線ドライバ１１１は、ｙ軸に沿って並ぶ２つ以上の単位構造１００にわたって延び、第２ワード線ドライバ１１１は、ｘ軸に沿って並ぶ２つ以上の単位構造１００にわたって延びる。ワード線ＷＬｘは、メモリセルアレイユニット１１０の外側においてｘ軸に沿って並ぶ複数のメモリセルアレイユニット１１０にわたって延び、第１ワード線ドライバ１１１に接続される。第２ワード線ＷＬｘは、メモリセルアレイユニット１１０の外側においてｙ軸に沿って並ぶ複数のメモリセルアレイユニット１１０にわたって延び、第２ワード線ドライバ１１２に接続される。
図３は、一実施形態の磁気記憶装置のメモリセルアレイユニット１１０の一部の回路図である。図３に示されるように、各メモリセル１２は、ＭＴＪ（magnetic tunnel junction）素子２１、およびダブルゲートＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２２を含む。ＭＴＪ素子２１の詳細は後述される。
ダブルゲートＭＯＳＦＥＴ（ダブルゲートトランジスタ）２２は、ソースおよびドレインの間のチャネル領域を挟む２つのゲート電極を有する。トランジスタ２２は、第１ゲート電極および第２ゲート電極の両方でハイレベルの電圧を受け取っているとオンしており、自身のソースおよびドレインの間で電流を流す。一方、トランジスタ２２は、第１および第２ゲート電極の一方または両方でハイレベル未満の電圧（例えばローレベル）の電圧を受け取っていると、オフ状態にある。ただし、トランジスタ２２が第１および第２ゲート電極の一方でハイレベルの電圧を受け取っていると、自身のソースおよびドレインの間で、第１および第２ゲート電極の両方でハイレベル未満の電圧を受け取っている状態よりも大きなリーク電流が流れる。以下、第１および第２ゲート電極の一方でハイレベル未満の電圧を受け取っているトランジスタ２２は、高リークオフ状態にあると称される。一方、第１および第２ゲート電極の両方でハイレベル未満の電圧を受け取っているトランジスタ２２は、単にオフ状態にあると称される。
各メモリセル１２において、トランジスタ２２はＭＴＪ素子２１の第１端とソースプレート１３との間に接続されている。ＭＴＪ素子２１の第２端は、ビットプレート１１に接続されている。
各トランジスタ２２は、第１ゲート電極において１つのワード線ＷＬｘに接続されており、第２ゲート電極において１つのワード線ＷＬｙに接続されている。以下、第１ゲート電極はｘゲート電極と称され、第２ゲート電極はｙゲート電極と称される。
各ワード線ＷＬｘは、複数のメモリセル１２のそれぞれのトランジスタ２２のそれぞれのｘゲート電極に接続されている。各ワード線ＷＬｙは、複数のメモリセル１２のそれぞれの複数のトランジスタ２２のそれぞれのｙゲート電極に接続されている。
図４は、一実施形態のＭＴＪ素子２１の構造の例を示す。図４に示されるように、ＭＴＪ素子２１は、２つの強磁性体２１１および２１３、ならびに強磁性体２１１および２１３の間の非磁性体２１２を含む。強磁性体２１３は、磁気記憶装置１による通常の動作の中では、その磁化の向きが不変であり、一方、強磁性体２１１は、その磁化の向きが可変である。強磁性体２１１および２１３は、強磁性体２１１、非磁性体２１２、および強磁性体２１３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有する。強磁性体２１１および２１３は、強磁性体２１１、非磁性体２１２、および強磁性体２１３の界面に沿った磁化容易軸を有していてもよい。非磁性体２１２は、例えば絶縁体である。
強磁性体２１１、非磁性体２１２、および強磁性体２１３の組は、磁気抵抗効果を示す。具体的には、強磁性体２１１および２１３の磁化の向きが平行であると、ＭＴＪ素子２１は、最小の抵抗値を示す。一方、強磁性体２１１および２１３の磁化の向きが反平行であると、ＭＴＪ素子２１は、最大の抵抗値を示す。２つの相違する抵抗値を示す状態が、２値のデータにそれぞれ割り当てられることが可能である。
強磁性体２１１から強磁性体２１３に向かって書き込み電流ＩｗＰが流れると、強磁性体２１１の磁化の向きは強磁性体２１３の磁化の向きと平行になる。強磁性体２１１の磁化の向きが強磁性体２１３の磁化の向きと平行な（Ｐ状態にある）ＭＴＪ素子２１は、低抵抗状態にあり、抵抗値Ｒｐを有する。
一方、強磁性体２１３から強磁性体２１１に向かって書き込み電流ＩｗＡＰが流れると、強磁性体２１１の磁化の向きは強磁性体２１３の磁化の向きと反平行になる。強磁性体２１１の磁化の向きが強磁性体２１３の磁化の向きと反平行な（ＡＰ状態にある）ＭＴＪ素子２１は、高抵抗状態にあり、抵抗値Ｒａｐを有する。
データ読み出しのために、ビットプレート１１およびソースプレート１３に適切な電圧が印加される。この電圧により、ＭＴＪ素子２１を電流が流れる。読み出し電圧の印加により、ＭＴＪ素子２１がＡＰおよびＰ状態であると、例えば強磁性体２１３から強磁性体２１１に向かって電流Ｉｒ（ＡＰ）および電流Ｉｒ（Ｐ）がそれぞれ流れる。ＭＴＪ素子２１を流れる電流Ｉｒの大きさに基づいて、ＭＴＪ素子２１の抵抗状態が、ＷＣ／ＳＡ回路１１３によって判断される。電流Ｉｒがある参照値以下の大きさであると、ＭＴＪ素子２１は、ＡＰ状態にあると判断され、電流Ｉｒが参照値以上の大きさであると、ＭＴＪ素子２１は、Ｐ状態にあると判断される。
上記の、強磁性体２１３の磁化の向きが「不変」であるとは、強磁性体２１１の磁化の向きを反転させ得る大きさの電流によって強磁性体２１３の磁化の向きが変化（反転）しないことを指す。
強磁性体２１１は、１または複数の導電性の強磁性材料の層を含むか、導電性の強磁性材料の層からなる。具体的には、強磁性体２１１の層は、鉄（Ｆｅ）、ボロン（Ｂ）、コバルト（Ｃｏ）、等の１以上の元素を含み、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。強磁性体２１３は、Ｃｏ、Ｆｅ、およびＢの合金を含むか、Ｃｏ、Ｆｅ、およびＢの合金からなる。
非磁性体２１２は、非磁性の絶縁材料を含むか、非磁性の絶縁材料からなり、トンネルバリアとして機能する。非磁性体２１２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。
強磁性体２１３は、１または複数の導電性の強磁性材料の層を含むか、導電性の強磁性材料の層からなる。強磁性体２１３の層は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。
ＭＴＪ素子２１は、さらなる層を含んでいても良い。図５は、そのような例を示しており、一実施形態のＭＴＪ素子２１の構造の別の例を示す。図５に示されるように、ＭＴＪ１２は、導電体２１４および強磁性体２１５をさらに含む。導電体２１４は、強磁性体２１３の、非磁性体２１２と反対の面上に位置する。導電体２１４は、後述の導電体２１４上の強磁性体２１５とを反強磁性結合させる機能を有する。すなわち、強磁性体２１３、導電体２１４、および強磁性体２１５は、synthetic antiferromagnetic（ＳＡＦ）構造を構成する。導電体２１４は、例えばＲｕを含むか、Ｒｕからなる。Ｒｕは、Ｒｕの層を挟む２つの磁性体を、Ｒｕの厚さに基づいて、磁性結合させるかあるいは反強磁性結合させることが知られている。導電体２１４は、Ｐｔおよび／またはＰｄの層をさらに含んでいてもよい。導電体２１４は、強磁性体２１３と強磁性体２１５とを反強磁性結合させる厚さを有する。
強磁性体２１５は、導電体２１４の、強磁性体２１３と反対の面上に位置する。強磁性体２１５は、強磁性体２１３により生成されかつ強磁性体２１１に印加される磁界（漏れ磁界）を抑制する機能を有する。強磁性体２１５は、１または複数の導電性の強磁性材料の層を含むか、導電性の強磁性材料の層からなる。強磁性体２１５は、例えば強磁性体２１３の材料と同じまたは実質的に同じ材料であることが可能である。
図６は、一実施形態のメモリセルアレイユニットの一部の動作の間の一状態を示し、図３に対応する。図６に示されるように、ある１つのメモリセル１２の選択のために、選択されるメモリセル１２（選択メモリセル１２ｓ）においてのみ、トランジスタ２２（選択トランジスタ２２ｓ）がオンされる。そのために、選択トランジスタ２２ｓの第１ゲート電極と接続されたワード線（選択ワード線）ＷＬｘおよび選択トランジスタ２２ｓの第２ゲート電極と接続されたワード線（選択ワード線）ＷＬｙが、ハイレベルにされる。選択ワード線ＷＬｘおよびＷＬｙは、太線により示されている。
データの読み出しおよび書き込みの間、全メモリセルアレイユニット１１０のうち１つまたは複数のメモリセルアレイユニット１１０の各々において、１つの選択ワード線ＷＬｘおよび１つの選択ワード線ＷＬｙのみが選択され、よって、１つのメモリセル１２のみが選択される。磁気記憶装置１の外部からのアドレス信号は、１つのメモリセルアレイユニット１１０中で１つのワード線ＷＬｘおよび１つのワード線ＷＬｙを、１つの選択メモリセル１２ｓを選択するために指定する。
ハイレベルの電圧を有する選択ワード線ＷＬｘは、当該選択ワード線ＷＬｘと接続されたトランジスタ２２を、選択トランジスタ２２ｓを除いて高リークオフ状態にする。同様に、ハイレベルの電圧を有する選択ワード線ＷＬｙは、当該選択ワード線ＷＬｙと接続されたトランジスタ２２を、選択トランジスタ２２ｓを除いて高リークオフ状態にする。高リークオフ状態のトランジスタ２２を含んだメモリセル１２は、以下、半選択メモリセル１２ｈと称される。メモリセル１２のうち、選択メモリセル１２ｓおよび半選択メモリセル１２ｈ以外のもの、すなわちオフ状態のトランジスタ２２を含んだメモリセル１２は、非選択メモリセル１２ｎと称される。
データの読み出しまたは書き込みの間、ビットプレート１１およびソースプレート１３に電圧が印加されることにより、ビットプレート１１とソースプレート１３との間に電位差が形成される。この電位差により、いくつかのメモリセル１２を電流が流れ得る。電位差を使用して書き込み電流ＩｗＡＰまたはＩｗＰ、あるいは読み出し電流Ｉｒが選択メモリセルを流れることにより、選択メモリセル１２ｓからデータが読み出され、または選択メモリセル１２ｓにデータが書き込まれる。
選択メモリセル１２ｓへのデータ書き込みまたは選択メモリセル１２ｓからのデータ読み出しの間、半選択メモリセル１２ｈのトランジスタ２２は高リークオフ状態にある。このため、データ書き込みまたは読み出しの間、半選択メモリセル１２ｈでも高いリーク電流が流れる。しかしながら、リーク電流は、オンしているトランジスタ２２を流れる電流よりは小さく、よって、半選択メモリセル１２ｈでは、選択メモリセル１２ｓより少ない電流しか流れない。このことに基づいて、トランジスタ２２は、以下に示されるような第１条件および第２条件の両方を満たす電流駆動能力を有する。なお、各半選択メモリセル１２ｈのＭＴＪ素子２１は、Ｐ状態およびＡＰ状態のいずれでもあり得る。
第１条件は、図７に示されるように、選択メモリセル１２ｓでは書き込み電流ＩｗＡＰおよびＩｗＰが流れかつ半選択メモリセル１２ｈでは書き込み電流ＩｗＡＰ未満の電流ＩｗＡＰｈおよび書き込み電流ＩｗＰ未満の電流ＩｗＰｈしか流れないことである。
第２条件は、図８に示されるように、データ読み出しの間に選択メモリセル１２ｓと半選択メモリセル１２ｈに電流が流れても、選択メモリセル１２ｓがＡＰ状態およびＰ状態のいずれであるかがＷＣ／ＳＡ回路１１３によって判断されることが可能であることである。すなわち、ビットプレート１１およびソースプレート１３への読み出しための電圧の印加により、その抵抗状態の判定の対象の選択メモリセル１２ｓを介する電流Ｉｒに加えて、半選択メモリセル１２ｈを介する電流Ｉｒｈも、ビットプレート１１とソースプレート１３との間を流れる。この電流Ｉｒｈが流れても、選択メモリセル１２ｓを流れる電流Ｉｒの大きさに基づいて、選択メモリセル１２ｓのＭＴＪ素子２１がＡＰ状態であるかＰ状態であるかが判断されることが要求される。第２条件は、このような判断が可能であることである。なお、半選択メモリセル１２ｈを流れる読み出し電流Ｉｒｈは、この半選択メモリセル１２ｈのＭＴＪ素子の抵抗状態に依存する。ＡＰ状態のＭＴＪ素子２１を、読み出し電流Ｉｒｈ（ＡＰ）が流れ、Ｐ状態のＭＴＪ素子２１を読み出し電流Ｉｒｈ（Ｐ）が流れる。読み出し電流Ｉｒｈがいずれの大きさを有するかは不明である。このことが考慮されて、ＡＰ状態の選択メモリセル１２ｓを流れる電流Ｉｒ（ＡＰ）とＰ状態の選択メモリセル１２ｈを流れる電流Ｉｒ（Ｐ）が正確なデータ読み出しのためのマージンを有する必要がある。
なお、読み出しおよび書き込みの間、非選択メモリセル１２ｎでは、そのトランジスタ２２はオフしている。
図９、図１０、および図１１は、一実施形態のメモリセルアレイユニットの一部の構造を示す。図９および図１０は、構造をｘｙ面に沿って示し、図９は、ｚ軸上で最下の層からｚ軸に沿って上方のいくつかの層を示す。図１０は、図９よりｚ軸に沿って上方の層を示す。図１１（ａ）は図９および図１０のＸＩＡ−ＸＩＡ線に沿った構造を示す。図１１（ｂ）は図９および図１０のＸＩＢ−ＸＩＢ線に沿った構造を示す。図９および図１０は、簡略化および良好な視認性のために、図１１に示される要素のいくつかを示していない。図１１は、図５に示される構造のＭＴＪ素子２１の例を示す。
図９、図１０、および図１１に示されるように、例えば単結晶シリコンの基板３０が設けられる。基板３０は、ｘｙ面に沿って広がり、ｚ軸に関して上側の表面（上面）においてｚ軸に沿って突出する複数の突起３１を有する。いくつかの突起３１は、ｘ軸に沿って間隔を有して並び、行を構成する。突起３１の行は、ｙ軸に関して間隔を有する。突起３１のｘｙ面で上下に隣接する行において、一方の行での突起３１のｘ軸上の座標は、他方の行での突起３１のｘ軸上の座標と異なる。各突起３１上には、プラグ４３が設けられている。
基板３０は、上面の表面部分において、不純物領域５１を含む。不純物領域５１は、基板３０に導電性を付与する不純物を含み、ｘｙ面に沿って広がり、トランジスタ２２のソースおよびソースプレート１３として機能する。
基板３０の上面および突起３１の側面上には、絶縁体５３が設けられている。絶縁体５３は、突起３１の側面を覆い、トランジスタ２２のゲート絶縁膜として機能し、シリコン酸化物を含むか、シリコン酸化物からなる。絶縁体５３は、部分５３ａおよび部分５３ｂを含む。絶縁体５３の部分５３ａおよび５３ｂは、以下、絶縁体５３ａおよび５３ｂと称される。絶縁体５３ａは、各突起３１の右側の側面上の部分であり、絶縁体５３ｂは、各突起３１の左側の側面上の部分である。絶縁体５３は、基板３１の上面上にも設けられていてもよい。図１１は、そのような例を示す。
絶縁体５３は、突起３１の側面上の部分（絶縁体５３ａおよび５３ｂ）を除いて、絶縁体５４により覆われている。絶縁体５４は、例えば、窒化シリコンを含むか、窒化シリコンからなる。
絶縁体５４の１つ上の層には、ゲート電極４１、ゲート電極４２ａ、ゲート電極４２ｂが設けられている。各ゲート電極４１は、右側面において、絶縁体５３ｂを介して１つの突起３１と面し、左側面において、絶縁体５３ａを介して１つの突起３１と面する。各ゲート電極４１は、１つのトランジスタ２２のｙゲート電極として機能し、以下、ｙゲート電極４１と称される。
ゲート電極４２ａは、左側面において、絶縁体５３ａを介して１つの突起３１と面する。ゲート電極４２ｂは、右側面において、絶縁体５３ｂを介して１つの突起３１と面する。また、各ゲート電極４２ａは、ｙ軸に関する上側において、１つのゲート電極４２ｂと面する。各ゲート電極４２は、１つのトランジスタ２２のｘゲート電極として機能し、以下、ｘゲート電極４２と称され、１つの突起３１を挟んで１つのｙゲート電極４１に対向する。
同じ行に属する各ｙゲート電極４１およびｘゲート電極４２は、互いに電気的に分離されている。相違する行に属するｘゲート電極４２は、互いに電気的に分離されている。ｙ軸に関して並ぶ２つのｘゲート電極４２ａおよび４２ｂの間には、当該ｘゲート電極４２ａおよび４２ｂに側面において接するプラグ６０が設けられている。各プラグ６０は、当該プラグ６０と接するｘゲート電極４２が属する行から上に向かって４および５行目の間のプラグ６０とｙ軸に沿って並ぶ。
各ｙゲート電極４１は、上面において、１つのプラグ４４の下面と接続されている。各プラグ４４は、当該プラグ４４が属する行から上に向かって３つ目の行中のプラグ４４とｙ軸に沿って並ぶ。
ゲート電極４２ａおよび４２ｂの層は、ｙゲート電極４１、ｘゲート電極４２、およびプラグ６０を設けられていない領域において、絶縁体５７を設けられている。絶縁体５７は、例えば酸化シリコンを含むか、酸化シリコンからなり、ｙゲート電極４１およびｘゲート電極４２の層間膜として機能し、ｙゲート電極４１およびｘゲート電極４２を電気的に分離する。
各突起３１の上面の表面部分内には、不純物領域５２が設けられている。各不純物領域５２は、１つのトランジスタ２２のドレインとして機能する。
ｙゲート電極４１、ｘゲート電極４２、および絶縁体５７の層の１つ上の層は、プラグ４４、プラグ６０、およびプラグ４３を設けられていない領域において、絶縁体５８を設けられている。
絶縁体５８の層の１つ上の層中に導電体５９が設けられている。導電体５９は、ｘ軸に沿って延び、ｙ軸に沿って間隔を有して並び、ワード線ＷＬｘとして機能し、以下、ｘワード線５９と称される。各ｘワード線５９は、ｘｙ面において上下に並ぶ２つのｘゲート電極４２ｂおよび４２ａの間の領域の上方、ｘｙ面において上下に並ぶ２つのｘゲート電極４２ａおよびｙゲート電極４１の間の領域の上方、ｘｙ面において上下に並ぶ２つのｙゲート電極４１の間の領域の上方、またはｘｙ面において上下に並ぶ２つのｙゲート電極４１およびｘゲート電極４２ｂの間の領域の上方に位置する。
ｘｙ面において上下に並ぶ２つのｘゲート電極４２ａおよび４２ｂの間の領域の上方のｘワード線５９は、下面において、１つのプラグ６０の上面と接続されている。
ｘワード線５９の層は、ｘワード線５９、プラグ４３および４４を設けられていない領域において、絶縁体６２を設けられている。絶縁体６２は、例えば酸化シリコンを含むか、酸化シリコンからなり、ｘワード線５９を互いに電気的に分離する。
ｘワード線５９および絶縁体６２の１つ上の層は、プラグ４４および４３を設けられていない領域において、絶縁体６３を設けられている。絶縁体６３は、窒化シリコンを含むか、窒化シリコンからなる。
絶縁体６３の層の１つ上の層に、導電体６５が設けられる。導電体６５は、ｙ軸に沿って延び、ｘ軸に沿って間隔を有して並ぶ。導電体６５は、ワード線ＷＬｙとして機能し、以下ｙワード線６５と称される。各ｙワード線６５は、ｘｙ面において並んだプラグ４４およびプラグ６０のｚ軸に沿った上方に位置する。各導電体６５の下面は、当該導電体６５の下方に位置するプラグ４４のそれぞれの上面と接する。
ｙワード線６５の層は、ｙワード線６５およびプラグ４３を設けられていない領域において、絶縁体６８を設けられている。絶縁体６８は、例えば酸化シリコンを含むか、酸化シリコンからなり、ｙワード線６５を互いに電気的に分離する。
ｙワード線６５および絶縁体６８の層の１つ上の層は、プラグ４３を設けられていない領域において、絶縁体７０を設けられている。絶縁体７０は、例えば酸化シリコンを含むか、酸化シリコンからなる。
各プラグ４３は、絶縁体７０の層、ｙワード線６５および絶縁体６８の層、絶縁体６３の層、ｘワード線５９および絶縁体６２の層、ならびに絶縁体５８の層にわたって延び、下面において１つの突起３１の上面と接する。
各電極４３の上面上に、１つの強磁性体２１１が設けられる。各強磁性体２１１の上面上に１つの非磁性体２１２が設けられる。強磁性体２１１および非磁性体２１２の層は、強磁性体２１１および非磁性体２１２を設けられていない領域において、絶縁体７２を設けられている。絶縁体７２は、強磁性体２１１を互いに電気的に分離する。
絶縁体７２の層の１つ上の層の全面にわたって強磁性体２１３が設けられている。強磁性体２１３は、メモリセルアレイユニット１１０の全体にわたって広がり、メモリセルアレイユニット１１０の全体にわたって１つの強磁性体２１３が設けられる。強磁性体２１３は、下面において、非磁性体２１２の上面と接する。
強磁性体２１３の層の上面上に導電体２１４が設けられる。導電体２１４は、メモリセルアレイユニット１１０の全体にわたって広がり、メモリセルアレイユニット１１０の全体にわたって１つの導電体２１４が設けられる。すなわち、１つの導電体２１４が、複数のＭＴＪ素子２１によって共用される。
導電体２１４の上面上に強磁性体２１５が設けられる。強磁性体２１５は、メモリセルアレイユニット１１０の全体にわたって広がり、メモリセルアレイユニット１１０の全体にわたって１つの強磁性体２１５が設けられる。すなわち、１つの強磁性体２１５が、複数のＭＴＪ素子２１によって共用される。
積層された１つの強磁性体２１１および非磁性体２１２、および強磁性体２１３、導電体２１４、ならびに強磁性体２１５の当該非磁性体２１２の上方の部分の各組は、１つのＭＴＪ素子２１を構成する。
強磁性体２１５の上面上に導電体７５が設けられる。導電体７５は、メモリセルアレイユニット１１０の全体にわたって広がり、メモリセルアレイユニット１１０の全体にわたって１つの導電体７５が設けられる。導電体７５は、ビットプレート１１として機能する。
各ＭＴＪ素子２１用に独立した強磁性体２１３、導電体２１４、および（または）強磁性体２１５が設けられてもよい。
図１２乃至図２７を参照して、図９乃至図１１の構造の製造工程が記述される。図１２および図１３の組、図１４、図１５、図１６、図１７、図１８および図１９の組、図２０、図２１および図２２の組、図２３、図２４、図２５および図２６の組、ならびに図２７は、磁気記憶装置１の製造工程中の状態を順に示す。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１９（ａ）、図２０（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２６（ａ）、および図２７（ａ）は、図９および図１０のＸＩＡ−ＸＩＡ線に沿った断面を示す。図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１９（ｂ）、図２０（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２６（ｂ）、および図２７（ｂ）は、図９および図１０のＸＩＢ−ＸＩＢ線に沿った断面を示す。
図１２および図１３に示されるように、基板３０に突起３１が形成される。すなわち、平らな上面を有する（突起３１が形成されていない）基板３０上の全面に、マスク（図示せず）が形成される。マスクは、突起３１が形成されない領域において開口を有する。マスクを介したエッチング（例えば、ＲＩＥ（reactive ion etching））により、基板３０の上面が部分的にエッチングされることにより、突起３１が形成される。次いで、マスクが除去される。
ここまでの工程で得られる構造に、イオンが注入されることにより、基板３０の上面の表面部分内に不純物領域５１が形成され、突起３１の上面の表面部分内に不純物領域５２が形成される。図１２では、不純物領域５１は示されていない。
図１４に示されるように、ここまでの工程で得られる構造の全上面上に絶縁体８１が形成される。絶縁体８１は、基板３０の上面および突起３１の上面および側面を覆う。絶縁体８１は、例えばシリコン酸化物の層であり、例えば熱酸化により形成される。
絶縁体８１の全上面上に絶縁体８２が形成される。突起３１上を除く絶縁体８２の上面上にレジスト膜８３が形成される。突起３１の上面上の絶縁体８２は露出している。
図１５に示されるように、例えばウェットエッチングにより、絶縁体８２のうち、レジスト膜８３から露出している部分、具体的には、突起３１の上面上の部分、および突起３１の側面上の部分の上側の部分が除去される。この結果、絶縁体５４が得られる。
図１６に示されるように、絶縁体５４の全上面上に絶縁体８４が形成され、絶縁体８４の全上面上にマスク材８６が形成される。マスク材８６は、導電体４２ａおよび４２ｂが形成される予定の領域の上方において開口８７を有する。
図１７に示されるように、マスク材８６をマスクとして用いたＲＩＥ等のエッチングにより、絶縁体８４がエッチングされ、絶縁体８４のうちの開口８７の下方の部分が除去される。
図１８および図１９に示されるように、導電体４１および４２が形成される。すなわち、ここまでの工程で得られる構造の全上面上に、導電体（図示せず）が形成される。導電体は、絶縁体８４の間の領域、すなわち、導電体４１および４２が形成される予定の領域に位置し、例えば導電体４１および４２が形成される予定の領域を埋める。導電体の上面が、例えばＣＭＰ（chemical mechanical polishing）により研磨され、次いで、研摩された上面が絶縁体５７の上面と同じまたは同程度の高さまでエッチバックされる。この結果、導電体４１および４２が得られる。
図２０に示されるように、ここまでの工程で得られる構造の全上面上に、絶縁体８９が形成され、絶縁体８９の全上面上に絶縁体９０が形成される。
図２１および図２２に示されるように、例えばデュアルダマシンプロセスにより、ｘワード線５９のための溝９２およびプラグ６０のための孔９３が形成される。溝９２は、絶縁体９０中のｘワード線５９が形成される予定の領域に形成される。孔９３は、絶縁体８９および５７中のプラグ６０が形成される予定の領域に形成され、ｙ軸に沿って並ぶ２つの導電体４２ａおよび４２ｂの各組において、ｘゲート電極４２ａおよび４２ｂの側面に接する。
図２３に示されるように、導電体が溝９２および孔９３中に形成されることにより、ｘワード線５９およびプラグ６０が形成される。ｘワード線５９およびプラグ６０は、シングルダマシンプロセスにより形成されてもよい。
図２４に示されるように、ここまでの工程で得られる構造の全上面上に、絶縁体９５が形成され、絶縁体９５の全上面上に絶縁体９６が形成される。
図２５および図２６に示されるように、例えばデュアルダマシンプロセスにより、ｙワード線６５のための溝９７およびプラグ４４のための孔９８が形成される。溝９７は、絶縁体９６中のｙワード線６５が形成される予定の領域に形成される。孔９８は、絶縁体９５、９０、および８９中のプラグ４４が形成される予定の領域に形成され、ｙゲート電極４１に達する。
図２７に示されるように、導電体が溝９７および孔９８中に形成されることにより、ｙワード線６５およびプラグ４４が形成される。ｙワード線６５およびプラグ４４は、シングルダマシンプロセスにより形成されてもよい。
次いで、図１１に示されるように、絶縁体７０が形成される。次いで、絶縁体７０、９６、９５、９０、８９のエッチングにより、電極４３が形成される予定の領域に電極４３のための孔が形成される。孔が導電体により埋め込まれることにより、電極４３が形成される。
各電極４３の上面上に強磁性体２１１が形成され、強磁性体２１１の上面上に非磁性体２１２が形成される。次いで、ここまでの工程で得られる構造の全上面上に絶縁体が形成されることにより、強磁性体２１１および非磁性体２１２の組の相互の間の領域に絶縁体７２が形成される。
次いで、絶縁体７２の全上面上に強磁性体２１３が形成され、強磁性体２１３の全上面上に導電体２１４が形成され、導電体２１４の全上面上に強磁性体２１５が形成され、強磁性体２１５の全上面上に導電体７５が形成される。この結果、図１１の構造が得られる。
実施形態によれば、以下の利点を得られる。メモリセルの両端に接続される導電体を線状の導電体（ビット線ＢＬおよびソース線ＳＬと称される）で実現する構造が知られている。このようなビット線ＢＬおよびソース線ＳＬを使用する構造は、高集積化のための微細化を進めると、特性の改善を妨げられる。すなわち、ビット線ＢＬおよびソース線ＳＬがアスペクト比を維持されたままで寸法を小さくされると、ビット線ＢＬおよびソース線ＳＬの抵抗値は増加する。一方、これを避けるために、高いアスペクト比を有するビット線ＢＬおよびソース線ＳＬの寸法が小さくされると、ビット線ＢＬおよびソース線ＳＬの抵抗値の増加は抑制されるが、容量が増加する。このため、いずれの手法によっても、微細化によりビット線ＢＬおよびソース線ＳＬのＲＣ積が増大する。高いＲＣ積を有する回路は、高速に動作できない。
これに対して、メモリセルの両端に接続される導電体をプレート状の導電体（ビットプレートＢＰおよびソースプレートＳＰ）で実現する構造が考えられる。このような構造は、メモリセルの微細化に伴うＲＣ積の増大を抑制できる。一方、この構造では、集積度向上のためにビットプレートＢＰにワード線ＷＬを共有する複数のトランジスタＴがそれぞれのＭＴＪ素子Ｍを介して接続されることにより、１つのＭＴＪ素子の選択を可能にするためには、図２８に示されるように、各ＭＴＪ素子ＭはビットプレートＢＰとソースプレートＳＬに２つの直列接続されたトランジスタＴ１およびＴ２を介して接続される必要がある。こうすることにより、ワード線ＷＬａおよびＷＬｂの選択を通じた１つのトランジスタＴ１および１つのトランジスタＴ２の選択により、ビットプレートＢＰとソースプレートＳＰの間に１つのＭＴＪ素子Ｍのみを介する電流経路が形成されることができる。しかしながら、ビットプレートＢＰとソースプレートＳＰとの間で１つのＭＴＪ素子Ｍを介する電流経路は、２つのトランジスタＴ１およびＴ２を含み、高い抵抗を有する。
また、図２８の構造の場合、基板の上方に、基板から離れる方向に向って並ぶ２つのトランジスタＴ１およびＴ２が設けられる必要がある。これらのトランジスタは、基板に形成されることができないため、基板とは別にトランジスタのための半導体層の形成が必要であり、このような半導体層は、多結晶半導体の層であらざるを得ない。このことは、トランジスタの動作速度が低いことに繋がる。
実施形態によれば、各メモリセル１２は、ビットプレート１１とソースプレート１３とに接続され、かつ、ＭＴＪ素子２１と、ダブルゲートトランジスタ２２とを含む。ビットプレート１１およびソースプレート１３の使用により、小さな寸法であっても小さいＲＣ積の導電体を有する磁気記憶装置１が実現されることが可能である。
また、ビットプレート１１とソースプレート１３との間には、オンされたトランジスタ２２を含んだメモリセル１２のみが選択された状態となる。よって、ビットプレート１１とソースプレート１３との間に１つのＭＴＪ素子２１だけが接続されることができる。
また、選択されたメモリセル１２を含むビットプレート１１とソースプレート１３との間の電流経路は、直列接続された複数のトランジスタを含まない。このため、電流経路の抵抗は、図２８の構造より低い。
また、トランジスタ２２は、基板３０に形成されることが可能である。このことは、トランジスタ２２が単結晶半導体に形成されることを可能にし、トランジスタ２２の高速な動作、ひいては、磁気記憶装置１の高速な動作を可能にする。
また、実施形態の図３に示される回路構成は、図９〜図１１に示される構造とは別の、例えば、配線がｘｙ面でｘｙ軸に対して斜めに延びる配線や、図９〜図１１に示される構造より複雑な構造により実現されることが可能ではある。しかしながら、これらの構造は、形成されるのに複雑な製造プロセスを必要とする。一方、実施形態の構造は、磁気記憶装置の製造にも使用される半導体装置の製造プロセスに多用されるｘ軸またはｙ軸に沿って延びる導電体の組合せにより実現されることができる。このことは、磁気記憶装置１が、簡便な製造プロセスによって製造されることを可能にする。
ここまで、抵抗変化素子としてＭＴＪ素子を用いてデータを記憶する磁気記憶装置が例として記述されたが、実施形態はこの例に限られない。実施形態は、ＭＲＡＭと同様に抵抗変化を利用してデータを記憶する抵抗変化素子を使用する抵抗変化型メモリ、例えばＲｅＲＡＭ（resistive RAM）、ＰＣＲＡＭ（phase change RAM）等の記憶装置にも適用されることができる。また、実施形態は、揮発性メモリおよび不揮発性メモリを問わず、電流または電圧の印加に伴う抵抗変化によりデータを記憶、もしくは、抵抗変化に伴う抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する記憶装置に適用されることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…磁気記憶装置、１００…単位構造、１１０…メモリセルアレイユニット、１１１…第１ワード線ドライバ、１１２…第２ワード線ドライバ、１１３…書き込みおよびセンスアンプ回路、ＷＬｘ…第１ワード線、ＷＬｙ…第２ワード線、１１…ビットプレート、１２…メモリセル、１３…ソースプレート、２１…ＭＴＪ素子、２２…ＭＯＳＦＥＴ、２１１…強磁性体、２１３…強磁性体、２１２…非磁性体、２１４…導電体、２１５…強磁性体。

Claims (7)

  1. 第１端および第２端を有し、切り替わり可能な相違する２つの抵抗の一方を含む第１抵抗変化素子と、
    前記第１抵抗変化素子の前記第１端と接続された第３端を含み、第４端を含み、切り替わり可能な相違する２つの抵抗の一方を含む第２抵抗変化素子と、
    前記第１抵抗変化素子の前記第２端と接続された第５端を含み、第６端を含み、第１ワード線と接続された第１ゲートおよび前記第１ワード線から独立した第２ワード線と接続された第２ゲートを含む第１ダブルゲートトランジスタと、
    前記第２抵抗変化素子の前記第４端と接続された第７端を含み、第８端を含み、前記第１ワード線と接続された第３ゲートおよび前記第１および第２ワード線から独立した第３ワード線と接続された第４ゲートを含む第２ダブルゲートトランジスタと、
    を備える記憶装置。
  2. 前記第１抵抗変化素子の前記第１端と接続された第９端を含み、第１０端を含み、切り替わり可能な相違する２つの抵抗の一方を含む第３抵抗変化素子と、
    前記第３抵抗変化素子の前記第１０端と接続された第１１端を含み、第１２端を含み、前記第１乃至第３ワード線から独立した第４ワード線と接続された第５ゲートと前記第２ワード線と接続された第６ゲートを含む第３ダブルゲートトランジスタと、
    をさらに備える請求項１の記憶装置。
  3. 第１部分を含み、前記第１部分は第１面、第２面、第３面を含み、前記第２面は前記第１面と接続され、前記第３面は前記第１面と接続されかつ前記第２面と対向する、基板と、
    前記第１面上の抵抗変化素子であって、前記抵抗変化素子は切り替わり可能な相違する２つの抵抗状態の一方を有する、抵抗変化素子と、
    前記第２面上の第１絶縁体と、
    前記第１絶縁体上の第１導電体と、
    前記第３面上の第２絶縁体と、
    前記第２絶縁体上の、前記第１導電体から絶縁された第２導電体と、
    を備える記憶装置。
  4. 前記基板は、
    前記第１面に沿って広がり、不純物を含んだ第１領域と、
    前記第２面に沿って広がり、前記第１領域から独立し、不純物を含んだ第２領域と、
    前記第３面に沿って広がり、前記第１および第２領域から独立し、不純物を含んだ第３領域と、
    を含む、請求項３の記憶装置。
  5. 前記基板は、第４面をさらに含み、
    前記基板の前記第４面は、前記基板の前記第１面と異なる高さに位置し、
    前記第２領域は、前記基板の前記第４面に沿ってさらに広がり、
    前記第３領域は、前記基板の前記第４面に沿ってさらに広がる、
    請求項４の記憶装置。
  6. 前記抵抗変化素子の前記基板と反対の面上で、前記基板の前記第４面に沿って広がる第３導電体をさらに備える、
    請求項５の記憶装置。
  7. 前記第１導電体と電気的に接続され、第１軸に沿って延びる第３導電体と、
    前記第２導電体と電気的に接続され、第２軸に沿って延びる第４導電体と、
    をさらに備える、請求項３の記憶装置。
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