KR20230060979A - 반도체 메모리 장치 - Google Patents

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박종선
장윤호
박성건
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제1 워드 라인, 제2 워드 라인, 비트 라인, 소스 라인, 및 메모리 셀을 포함하되, 상기 메모리 셀은: 상기 소스 라인과 연결되는 제1 단 및 상기 제1 단에 대향하는 제2 단을 갖는 스핀 궤도 토크(SOT; spin-orbit torque) 패턴; 상기 SOT 패턴 상에 배치되는 자기 터널 접합 패턴; 상기 자기 터널 접합 패턴의 제1 단과 상기 비트 라인 사이에 연결되며, 상기 제1 워드 라인과 연결되는 게이트 전극을 갖는 읽기 트랜지스터; 및 상기 자기 터널 접합 패턴의 상기 제1 단과 상기 SOT 패턴의 상기 제2 단 사이에 연결되며, 상기 제2 워드 라인과 연결되는 게이트 전극을 갖는 쓰기 트랜지스터를 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 스핀-궤도 토크(SOT) 기반의 반도체 메모리 장치에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 메모리 장치로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다. 나아가, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있으며, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 가능한 스핀 궤도 토크(spin orbit torque) 기반의 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 워드 라인, 제2 워드 라인, 비트 라인, 소스 라인, 및 메모리 셀을 포함하되, 상기 메모리 셀은: 상기 소스 라인과 연결되는 제1 단 및 상기 제1 단에 대향하는 제2 단을 갖는 스핀 궤도 토크(SOT; spin-orbit torque) 패턴; 상기 SOT 패턴 상에 배치되는 자기 터널 접합 패턴; 상기 자기 터널 접합 패턴의 제1 단과 상기 비트 라인 사이에 연결되며, 상기 제1 워드 라인과 연결되는 게이트 전극을 갖는 읽기 트랜지스터; 및 상기 자기 터널 접합 패턴의 상기 제1 단과 상기 SOT 패턴의 상기 제2 단 사이에 연결되며, 상기 제2 워드 라인과 연결되는 게이트 전극을 갖는 쓰기 트랜지스터를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 및 제2 메모리 셀들로서, 상기 제1 및 제2 메모리 셀들 각각은 SOT 패턴, 자기 터널 접합 패턴, 읽기 트랜지스터, 및 쓰기 트랜지스터를 포함하되, 상기 제1 및 제2 메모리 셀들 각각에서, 상기 읽기 및 쓰기 트랜지스터들은 상기 터널 접합 패턴의 제1 단에 공통으로 연결되고, 상기 제1 및 제2 메모리 셀들의 상기 읽기 트랜지스터들은 비트 라인에 공통으로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 내에 활성 영역을 정의하는 소자 분리막; 상기 활성 영역을 가로지르며 상기 반도체 기판 상에 배치되는 제1 및 제2 쓰기 워드 라인들; 상기 제1 및 제2 쓰기 워드 라인들 사이에서 상기 활성 영역을 가로지르며 상기 반도체 기판 상에 배치되는 제1 및 제2 읽기 워드 라인들; 상기 제1 쓰기 워드 라인의 일측에서 상기 활성 영역에 제공되는 제1 불순물 영역; 상기 제2 쓰기 워드 라인의 타측에서 상기 활성 영역에 제공되는 제2 불순물 영역; 상기 제1 쓰기 워드 라인과 상기 제1 읽기 워드 라인 사이에서 상기 반도체 기판 내에 제공되는 제1 공통 불순물 영역; 상기 제2 쓰기 워드 라인과 상기 제2 읽기 워드 라인 사이에서 상기 반도체 기판 내에 제공되는 제2 공통 불순물 영역; 상기 제1 및 제2 읽기 워드 라인들 사이에서 상기 반도체 기판 내에 제공되는 제3 공통 불순물 영역; 상기 제1 및 제2 공통 불순물 영역들에 각각 연결되는 제1 및 제2 자기 터널 접합 패턴들; 상기 제1 및 제2 자기 터널 접합 패턴들 상에 각각 배치되는 제1 및 제2 SOT 패턴 패턴들; 상기 제1 및 제2 쓰기 워드 라인들 및 상기 제1 및 제2 읽기 워드 라인들을 가로지르며, 상기 제1 및 제2 SOT 패턴 패턴들과 공통으로 연결되는 소스 라인; 및 상기 제1 및 제2 쓰기 워드 라인들 및 상기 제1 및 제2 읽기 워드 라인들을 가로지르며, 상기 제3 공통 불순물 영역과 연결되는 비트 라인을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 인접하는 2개의 메모리 셀들이 하나의 활성 영역에 집적되어 3개의 공통 불순물 영역들을 공유하도록 레이아웃될 수 있다. 이에 따라 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
반도체 메모리 장치의 쓰기 동작시, 단위 메모리 셀에서 SOT 패턴 및 자기 터널 접합 패턴을 통해 쓰기 전류가 제공되므로, 자유 자성 패턴의 자화 방향을 스위칭 시키는데 요구되는 쓰기 전류 크기를 줄일 수 있다. 따라서, 반도체 메모리 장치의 쓰기 동작시 쓰기 에너지가 감소될 수 있다.
또한, 각 단위 메모리 셀마다 하나의 트랜지스터만 비트 라인에 연결되므로, 비트 라인의 캐패시턴스(Capacitance)가 감소할 수 있다. 즉, 비트 라인의 캐패시턴스(Capacitance)가 감소되므로, 읽기 시간(즉, 비트 라인의 디벨롭(develop) 시간)에 따른 비트 에러율(Bit-Error-Rate; BER)이 빠르게 개선될 수 있으며, 이에 따라 읽기 에너지가 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀을 개략적으로 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 2개의 메모리 셀들을 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 2개의 메모리 셀들을 나타내는 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 일부 실시예들에 따른 메모리 셀의 읽기 동작을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 본 발명의 일부 실시예들에 따른 메모리 셀의 쓰기 동작을 설명하기 위한 도면들이다.
도 10a 및 도 10b는 본 발명의 일부 실시예들에 따른 메모리 셀의 쓰기 동작을 설명하기 위한 도면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀을 개략적으로 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀은 자기 터널 접합(magnetic tunnel junction) 패턴(MTJ), 스핀-궤도 토크(spin-orbit torque) 패턴(SOT), 및 제1 및 제2 트랜지스터들(M1, M2)을 포함할 수 있다.
자기 터널 접합 패턴(MTJ)은 스핀-궤도 토크 패턴(SOT)과 전극 패턴(EL) 사이에 배치될 수 있다. 자기 터널 접합 패턴(MTJ)은 고정 자성 패턴(PL), 자유 자성 패턴(FL), 및 이들 사이의 터널 배리어 패턴(TBL)을 포함할 수 있다.
자유 자성 패턴(FL)은 스핀-궤도 토크 패턴(SOT)과 터널 배리어 패턴(TBL) 사이에 배치될 수 있고, 고정 자성 패턴(PL)은 터널 배리어 패턴(TBL)을 사이에 두고 자유 자성 패턴(FL)으로부터 이격될 수 있다. 자유 자성 패턴(FL)은 제1 면 및 제1 면에 대향하는 제2 면을 가질 수 있으며, 제1 면은 터널 배리어 패턴(TBL)과 접촉하고 제2 면은 스핀-궤도 토크 패턴(SOT)과 접촉할 수 있다.
자유 자성 패턴(FL)은 스핀-궤도 토크 패턴(SOT)에 의해 변경 가능한 자화 방향을 가질 수 있다. 자유 자성 패턴(FL)은 수직 자기 이방성을 가질 수 있다. 자유 자성 패턴(FL)은 단일막 구조 또는 다층막 구조로 변형될 수 있다.
자유 자성 패턴(FL) 은 자성 물질을 포함할 수 있으며, 예를 들어, 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd), 및 그 합금 중 적어도 하나를 포함할 수 있다.
자유 자성 패턴(FL)은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 상기 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 상기 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 일 예로, 자유 자성 패턴(FL)은 코발트막일 수 있다. 또 다른 예로, 자유 자성 패턴(FL)은 Co60Fe20B20을 포함할 수 있다.
고정 자성 패턴(PL)은 전극 패턴(EL)과 터널 배리어 패턴(TBL) 사이에 배치될 수 있다. 고정 자성 패턴(PL)은 일 방향으로 고정된 자화 방향을 가질 수 있으며, 수직 자기 이방성을 가질 수 있다. 고정 자성 패턴(PL)은 합성 반강자성 구조(synthetic anti-ferromagnetic(SAF) structure)를 가질 수 있다. 이러한 경우, 고정 자성 패턴(PL)은 제1 고정 패턴(first pinned pattern), 제2 고정 패턴, 및 제1 및 제2 고정 패턴들 사이의 교환 결합 패턴(exchange coupling pattern)을 포함할 수 있다. 제1 고정 패턴은 자성 물질을 포함하며, 제1 고정 패턴의 자화 방향은 제2 고정 패턴에 의해 고정될 수 있다. 제1 고정 패턴은 교환 결합 패턴에 의해 제2 고정 패턴과 반평행하게 결합될 수 있다. 고정 자성 패턴(PL)은 예를 들어, Co, Al, Ir, Ru, Pt, Ta, 및 Hf 중 적어도 하나를 포함할 수 있다. 다른 예로, 고정 자성 패턴(PL)은 예를 들어, Ni, Fe, Co, B, Ge, Mn 및/또는 Ni, Fe, Co, B, Ge 또는 Mn의 합금 중 적어도 하나를 포함할 수 있다. 다른 예로, 고정 자성 패턴(PL)은 예를 들어, NiFe, CoFe 또는 CoFeB와 같은 이들의 결합물 및 혼합물 중 적어도 하나를 포함할 수 있다. 또 다른 예로, 고정 자성 패턴(PL)은 예를 들어, Co/Pt, Co/Pd 또는 Co/Ni 초격자 중 하나를 포함할 수 있다.
터널 배리어 패턴(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
전극 패턴(EL)은 고정 자성 패턴(PL)과 제1 및 제2 트랜지스터들(M1, M2) 사이에 제공될 수 있다. 전극 패턴(EL)은 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다.
스핀-궤도 토크 패턴(SOT)은 제1 단 및 제1 단과 대향하는 제2 단을 가질 수 있다. 스핀-궤도 토크 패턴(SOT)의 제1 단은 소스 라인(SL)과 연결될 수 있으며, 스핀-궤도 토크 패턴(SOT)의 제2 단은 제2 트랜지스터(M2)의 제1 소오스/드레인 전극에 연결될 수 있다.
스핀-궤도 토크 패턴(SOT)의 일부는 자유 자성 패턴(FL)과 접촉할 수 있다. 스핀-궤도 토크 패턴(SOT)은 자기 터널 접합 패턴(MTJ)의 자유 자성 패턴(FL)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 스핀-궤도 토크 패턴(SOT)은 자유 자성 패턴(FL)에 인접한 스핀-궤도 토크 패턴(SOT)에 면내(in-plane) 전류가 흐를 때, 스핀-궤도 토크(spin-orbit torque)에 의한 스핀 홀 효과(spin Hall effect) 또는 라쉬바 효과(Rashba effect)를 이용하여 자유 자성 패턴(FL)의 스위칭을 유도할 수 있다.
스핀-궤도 토크 패턴(SOT)은 예를 들어, 중금속(heavy metal)이나 중금속이 도핑된 물질들을 포함할 수 있다. 스핀-궤도 토크 패턴(SOT)은 비자성 물질을 포함할 수 있다. 스핀-궤도 토크 패턴(SOT)은 예를 들어, 탄탈륨(Ta), 백금(Pt), 비스무트(Bi), 티타늄(Ti) 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
메모리 셀(MC)의 제1 트랜지스터(M1; 또는 읽기 트랜지스터)는 자기 터널 접합 패턴(MTJ) 상의 전극 패턴(EL)과 비트 라인(BL) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 워드 라인(RWL1; 또는 읽기 워드 라인)에 연결될 수 있으며, 제1 워드 라인(RWL1)에 의해 제어될 수 있다.
비트 라인(BL)은 센스 앰프(미도시)와 연결될 수 있다. 센스 앰프에서 비트 라인(BL)의 센싱 전압과 기준 전압을 비교하여 메모리 셀(MC)에 저장된 데이터를 출력할 수 있다.
메모리 셀(MC)의 제2 트랜지스터(M2; 또는 쓰기 트랜지스터)는 자기 터널 접합 패턴(MTJ) 상의 전극 패턴(EL)과 스핀-궤도 토크 패턴(SOT)은 제2 단 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제2 워드 라인(WWL; 또는 쓰기 워드 라인)과 연결될 수 있으며, 제2 워드 라인(WWL)에 의해 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 2개의 메모리 셀들을 나타내는 회로도이다. 설명의 간략함을 위해 앞서 설명한 바와 중복되는 내용들은 생략하고 차이점에 대해서 설명한다.
도 2를 참조하면, 반도체 메모리 장치는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하며, 제1 및 제2 메모리 셀들(MC1, MC2) 각각은, 앞서 도 1을 참조하여 설명한 것처럼, 스핀-궤도 토크 패턴(SOT), 자기 터널 접합 패턴(MTJ), 제1 트랜지스터(M01, M11), 및 제2 트랜지스터(M02, M12)를 포함할 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2)은 소스 라인(SL) 및 비트 라인(BL)을 공유할 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2)의 스핀-궤도 토크 패턴들(SOT)의 제1 단들은 소스 라인(SL)에 공통으로 연결될 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2)의 제1 트랜지스터들(M01, M11)은 비트 라인(BL)에 공통으로 연결될 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2) 각각에서, 제1 및 제2 트랜지스터들(M01, M11, M02, M12)은 자기 터널 접합 패턴(MTJ)의 제1 단에 공통으로 연결될 수 있으며, 스핀-궤도 토크 패턴(SOT)의 제2 단은 제2 트랜지스터(M02, M12)의 제1 소오스/드레인 전극에 연결될 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2) 각각에서, 제1 트랜지스터(M01, M11)는 비트 라인(BL)과 자기 터널 접합 패턴(MTJ)의 제1 단 사이에 연결될 수 있으며, 제2 트랜지스터(M02, M12)는 자기 터널 접합 패턴(MTJ)의 제1 단과 스핀-궤도 토크 패턴(SOT)의 제2 단 사이에 연결될 수 있다.
제1 메모리 셀(MC1)의 제1 트랜지스터(M01)는 제1 읽기 워드 라인(WWL0)에 의해 제어될 수 있다. 제2 메모리 셀(MC2)의 제1 트랜지스터(M11)는 제2 읽기 워드 라인(WWL1)에 의해 제어될 수 있다.
제1 메모리 셀(MC1)의 제2 트랜지스터(M02)는 제1 쓰기 워드 라인(WWL0)에 의해 제어될 수 있다. 제2 메모리 셀(MC2)의 제2 트랜지스터(M12)는 제2 쓰기 워드 라인(WWL1)에 의해 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 2개의 메모리 셀들을 나타내는 평면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 도면이다. 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 3, 도 4, 및 도 5를 참조하면, 반도체 기판(100) 내에 활성 영역(ACT)을 정의하는 소자 분리막(101)이 배치될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
반도체 기판(100) 제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 및 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)이 배치될 수 있다. 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)은 제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 사이에 배치될 수 있다.
제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 및 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)은 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다.
제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 및 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)은 게이트 유전막을 개재하여 반도체 기판(100) 상에 배치될 수 있다. 제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 및 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 불순물 영역(SDa)이 제1 쓰기 워드 라인(WWL0)의 일측에서 반도체 기판(100) 내에 제공될 수 있다. 제2 불순물 영역(SDb)은 제2 쓰기 워드 라인(WWL1)의 타측에서 반도체 기판(100) 내에 제공될 수 있다. 제1 공통 불순물 영역(CSDa)이 제1 쓰기 워드 라인(WWL0)과 제1 읽기 워드 라인(WWL1) 사이에서 반도체 기판(100) 내에 제공될 수 있으며, 제2 공통 불순물 영역(CSDb)이 제2 쓰기 워드 라인(WWL1)과 제2 읽기 워드 라인(WWL2) 사이에서 반도체 기판(100) 내에 제공될 수 있다.
제3 공통 불순물 영역(CSDc)이 제1 및 제2 읽기 워드 라인들(RWL0, RWL1) 사이에서 반도체 기판(100) 내에 제공될 수 있다.
제1 및 제2 불순물 영역들(SDa, SDb) 및 제1, 제2, 및 제3 공통 불순물 영역들(CSDa, CSDb, CSDc)은 활성 영역(ACT)의 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다. 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
실시예들에서, 제1 및 제3 공통 불순물 영역들(CSDa, CSDc) 및 제1 읽기 워드 라인(WWL1)은 제1 메모리 셀(MC1)의 제1 트랜지스터(M01)를 구성할 수 있다. 제1 불순물 영역(SDa), 제1 쓰기 워드 라인(WWL0), 및 제1 공통 불순물 영역(CSDa)은 제1 메모리 셀(MC1)의 제2 트랜지스터(M02)를 구성할 수 있다.
제2 및 제3 공통 불순물 영역들(CSDb, CSDc) 및 제2 읽기 워드 라인(WWL2)은 제2 메모리 셀(MC2)의 제1 트랜지스터(M11)를 구성할 수 있다. 제2 불순물 영역(SDb), 제2 쓰기 워드 라인(WWL1), 및 제2 공통 불순물 영역(CSDb)은 제2 메모리 셀(MC2)의 제2 트랜지스터(M12)를 구성할 수 있다.
실시예들에 따르면, 하나의 활성 영역(ACT) 상에 제1 및 제2 메모리 셀들(MC1, MC2)이 집적될 수 있다. 제1 및 제2 메모리 셀들(MC1, MC2)은 제3 공통 불순물 영역(CSDc)을 기준으로 서로 거울 대칭으로 배치될 수 있다.
실시예들에서, 제1 및 제2 읽기 및 쓰기 트랜지스터들(M01, M11, M02, M12)은 반도체 기판(100)의 상면과 평행한 채널을 갖는 평판형 트랜지스터들일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 반도체 기판(100) 내에 매립된 채널을 갖는 매립형 전계 효과 트랜지스터(FET), 핀 형태의 전계 효과 트랜지스터(FET), 또는 게이트 전극이 채널을 3차원적으로 둘러싸는 게이트 올 어라운드 전계 효과 트랜지스터(GAAFET; gate all around field effect transistor)일 수 있다.
제1 층간 절연막(110)이 반도체 기판(100)의 전면 상에 배치될 수 있다. 예를 들어, 제1 층간 절연막(110)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제1 하부 플러그(111a)가 제1 층간 절연막(110)을 관통하여 제1 불순물 영역(SDa)과 접속될 수 있으며, 제2 하부 플러그(111b)가 제1 층간 절연막(110)을 관통하여 제2 불순물 영역(SDb)과 접속될 수 있다.
제3 하부 플러그(113a)가 제1 층간 절연막(110)을 관통하여 제1 공통 불순물 영역(CSDa)과 접속될 수 있으며, 제4 하부 플러그(113b)가 제1 층간 절연막(110)을 관통하여 제2 공통 불순물 영역(CSDb)과 접속될 수 있다.
제5 하부 플러그(115)가 제1 층간 절연막(110)을 관통하여 제3 공통 불순물 영역(CSDc)과 접속될 수 있다.
제1 내지 제5 하부 플러그들(111a, 111b, 113a, 113b, 115)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 오믹 패턴들(미도시)이 제1 내지 제5 하부 플러그들(111a, 111b, 113a, 113b, 115)과 불순물 영역들(SDa, SDb, CSDa, CSDb, CSDc) 사이에 각각 배치될 수도 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 배치될 수 있으며, 제2 층간 절연막(120) 내에 제1 내지 제5 하부 플러그들(111a, 111b, 113a, 113b, 115)과 각각 접속되는 제1 내지 제5 도전 패턴들(121a, 121b, 123a, 123b, 125)이 배치될 수 있다.
제2 층간 절연막(20) 상에 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)이 배치될 수 있다. 제1 자기 터널 접합 패턴(MTJa)은 제3 도전 패턴(123a) 상에 배치될 수 있으며, 제2 자기 터널 접합 패턴(MTJb)은 제4 도전 패턴(123b) 상에 배치될 수 있다.
제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 각각은, 앞서 도 1을 참조하여 설명한 것처럼, 자유 자성 패턴, 상부 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함할 수 있다.
제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 각각은 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있으며, 자유 자성 패턴, 상부 자성 패턴, 및 이들 사이의 터널 배리어 패턴은 하부 전극(BE)과 상부 전극(TE) 사이에 배치될 수 있다. 일 실시예에서, 제1 및 제2 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)의 적층 구조는 동일할 수 있다.
제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)의 고정 자성 패턴들은 고정된 자화 방향을 갖는 고정층일 수 있으며, 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)의 자유 자성 패턴들은 고정층의 자화 방향에 대해 평행 또는 반평행하도록 변경 가능한 자화 방향을 갖는 자유층일 수 있다.
자성 물질들을 포함하는 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)은 패터닝 공정에 의해 형성될 수 있다. 이 때, 평면적 관점에서 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)은 서로 제1 및 제2 방향들(D1, D2)의 사선 방향에 배치되므로, 패터닝 공정시 공정 마진이 보다 향상될 수 있다. 또한, 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 각각은 하부 폭보다 작은 상부 폭을 가질 수 있다. 이 경우, 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 각각은 실질적으로 사다리꼴의 수직 단면을 가질 수 있다.
제3 층간 절연막(130)이 제2 층간 절연막(120) 상에 배치될 수 있다. 일 실시예에서, 제3 층간 절연막(130)은 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 사이의 공간을 채울 수 있으며, 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)의 상부면들을 덮을 수 있다. 제3 층간 절연막(130)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제1 연결 콘택 플러그(131a)가 제3 층간 절연막(130)을 관통하여 제1 도전 패턴(121a)에 접속될 수 있다. 제2 연결 콘택 플러그(131b)가 제3 층간 절연막(130)을 관통하여 제2 도전 패턴(121b)에 접속될 수 있다. 제3 연결 콘택 플러그(135)가 제3 층간 절연막(130)을 관통하여 제5 도전 패턴(125)에 접속될 수 있다.
제3 층간 절연막(130) 상에 비트 라인(BL) 및 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)이 배치될 수 있다.
비트 라인(BL)은 활성 영역(ACT)의 장축 방향과 나란하게 제2 방향(D2)으로 연장될 수 있다. 비트 라인(BL)은 제3 연결 콘택 플러그(135)와 접속될 수 있다. 즉, 비트 라인(BL)은 제3 연결 콘택 플러그(135), 제5 도전 패턴(125), 및 제5 하부 플러그(115)를 통해 제3 공통 불순물 영역(CSDc)과 연결될 수 있다.
제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)은 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)과 각각 연결될 수 있다. 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)은 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb)의 자유 자성 패턴들과 인접 또는 접촉할 수 있다. 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb) 각각은 제2 방향(D2)으로 장축을 가질 수 있다.
제1 스핀-궤도 토크 패턴(SOTa)은 제1 연결 콘택 플러그(131a) 및 제1 자기 터널 접합 패턴(MTJa)에 연결될 수 있다. 제2 스핀-궤도 토크 패턴(SOTb)은 제2 연결 콘택 플러그(131b) 및 제2 자기 터널 접합 패턴(MTJb)에 연결될 수 있다. 다시 말해, 제1 스핀-궤도 토크 패턴(SOTa)은 제1 연결 콘택 플러그(131a)의 상면 및 제1 자기 터널 접합 패턴(MTJa)의 상면과 접촉할 수 있다. 제2 스핀-궤도 토크 패턴(SOTb)은 제2 연결 콘택 플러그(131b)의 상면 및 제2 자기 터널 접합 패턴(MTJb)의 상면과 접촉할 수 있다.
제4 층간 절연막(140)이 제3 층간 절연막(130) 상에 배치될 수 있다. 제4 층간 절연막(140) 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb) 및 비트 라인(BL)을 덮을 수 있다. 제4 층간 절연막(140)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제1 및 제2 상부 플러그들(141a, 141b)이 제4 층간 절연막(140)을 관통하여 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)에 각각 접속될 수 있다.
제4 층간 절연막(140) 상에 제2 방향(D2)으로 연장되는 소스 라인(SL)이 배치될 수 있다. 소스 라인(SL)은 제1 및 제2 상부 플러그들(141a, 141b)과 공통으로 접속될 수 있다. 소스 라인(SL)은 제1 및 제2 상부 플러그들(141a, 141b)을 통해 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)에 전기적으로 공통 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 6을 참조하면, 셀 어레이는 복수의 쓰기 워드 라인들(WWL0, WWL1, WWL2, WWL3), 복수의 읽기 워드 라인들(RWL0, RWL1, RWL2, RWL3), 복수의 비트 라인들(BL0, BL1, BL2), 복수의 소스 라인들(SL0, SL1, SL2), 및 메모리 셀들(MC)을 포함한다.
메모리 셀들(MC)은 복수의 행들 및 복수의 열들을 따라 배열될 수 있다. 각 행의 메모리 셀들(MC)은 한 쌍의 읽기 및 쓰기 워드 라인들(RWL0-3, WWL0-3)에 연결될 수 있다. 각 열의 메모리 셀들(MC)은 한 쌍의 소스 라인(SL)과 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(MC) 각각은, 앞서 도 1을 참조하여 설명한 것처럼, 자기 터널 접합 패턴(MTJ), 스핀-궤도 토크 패턴(SOT), 읽기 및 쓰기 트랜지스터들(M1, M2)을 포함할 수 있다.
각 행의 메모리 셀들(MC)의 읽기 트랜지스터들(M1)은 해당 읽기 워드 라인(RWL0-3)에 공통으로 연결될 수 있으며, 각 행의 메모리 셀들(MC)의 쓰기 트랜지스터들(M2)은 해당 쓰기 워드 라인(WL0-3)에 공통으로 연결될 수 있다.
각 열의 메모리 셀들(MC)의 스핀-궤도 토크 패턴들(SOT)은 해당 소스 라인(SL)에 공통으로 연결될 수 있으며, 각 열의 메모리 셀들(MC)의 읽기 트랜지스터들(M1)이 해당 비트 라인(BL)에 공통으로 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 7을 참조하면, 반도체 기판(100)은 소자 분리막(101)에 의해 정의된 복수의 활성 영역들(ACT1, ACT2, ACT3, ACT4)을 포함할 수 있으며, 활성 영역들(ACT1, ACT2, ACT3, ACT4)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 반도체 기판(100)은 제1, 제2, 제3, 및 제4 활성 영역들(ACT1, ACT2, ACT3 ACT4)을 포함할 수 있다. 제1 및 제2 활성 영역들(ACT1, ACT2)은 제1 방향(D1)으로 이격되어 배치될 수 있으며, 제1 및 제3 활성 영역들(ACT1, ACT3)은 제2 방향(D2)으로 이격되어 배치될 수 있다. 제3 및 제4 활성 영역들(ACT3, ACT4)은 제1 방향(D1)으로 이격되어 배치될 수 있다.
실시예들에 따르면, 각 활성 영역(ACT1~ACT4)마다 2개의 메모리 셀들이 제공될 수 있다.
상세하게, 제1 및 제2 쓰기 워드 라인들(WWL0, WWL1) 및 제1 및 제2 읽기 워드 라인들(RWL0, RWL1)은 제1 및 제2 활성 영역들(ACT1, ACT2)을 가로질러 배치될 수 있으며, 제3 및 제4 쓰기 워드 라인들(WWL2, WWL3) 및 제3 및 제4 읽기 워드 라인들(RWL2, RWL3)은 제3 및 제4 활성 영역들(ACT3, ACT4)을 가로질러 배치될 수 있다.
앞서 도 3, 도 4, 및 도 5를 참조하여 설명한 것처럼, 각각의 제1 내지 제4 활성 영역들(ACT1, ACT2, ACT3, ACT4) 내에 제1 및 제2 불순물 영역들(SDa, SDb) 및 제1, 제2, 및 제3 공통 불순물 영역들(CSDa, CSDb, CSDc)이 제공될 수 있다.
각각의 제1 내지 제4 활성 영역들(ACT1, ACT2, ACT3, ACT4)에 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 및 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)이 제공될 수 있다. 제1 및 제2 자기 터널 접합 패턴들(MTJa, MTJb) 및 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)은, 앞서 도 3, 도 4, 및 도 5를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제1 비트 라인(BL0) 및 제1 소스 라인(SL0)이 제1 및 제3 활성 영역들(ACT1, ACT3)을 가로질러 배치될 수 있으며, 제2 비트 라인(BL1) 및 제2 소스 라인(SL1)이 제2 및 제4 활성 영역들(ACT2, ACT4)을 가로질러 배치될 수 있다.
제1 비트 라인(BL0)은 제1 및 제3 활성 영역들(ACT1, ACT3)의 제3 공통 불순물 영역들(CSDc)에 공통으로 연결될 수 있으며, 제2 비트 라인(BL1)은 제2 및 제4 활성 영역들(ACT2, ACT4)의 제3 공통 불순물 영역들(CSDc)에 공통으로 연결될 수 있다.
제1 소스 라인(SL0)은 제1 및 제3 활성 영역들(ACT1, ACT3)에 제공되는 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)에 공통으로 연결될 수 있다. 제2 소스 라인(SL1)은 제2 및 제4 활성 영역들(ACT2, ACT4)에 제공되는 제1 및 제2 스핀-궤도 토크 패턴들(SOTa, SOTb)에 공통으로 연결될 수 있다.
각각의 제1 내지 제4 활성 영역들(ACT1, ACT2, ACT3, ACT4)에서, 제1 자기 터널 접합 패턴(MTJa) 및 제1 스핀-궤도 토크 패턴(SOTa)은 제2 자기 터널 접합 패턴(MTJb) 및 제2 스핀-궤도 토크 패턴(SOTb)과 제3 공통 불순물 영역(CSDc)을 기준으로 거울 대칭될 수 있다.
도 8a 및 도 8b는 본 발명의 일부 실시예들에 따른 메모리 셀의 읽기 동작을 설명하기 위한 도면들이다.
도 8a 및 도 8b를 참조하면, 메모리 셀의 읽기 동작시, 읽기 전압(VR)이 선택된 비트 라인(BL)에 인가될 수 있으며, 접지 전압(VSS)이 소스 라인(SL)에 인가될 수 있다. 이후, 자기 터널 접합 패턴(MTJ)의 저항 상태를 확인하기 위해 읽기 워드 라인(RWL)에 워드 라인 전압(VWL)을 인가함으로써 읽기 트랜지스터(M1)가 턴온될 수 있다. 워드 라인 전압(VWL)은 읽기 트랜지스터(M1)의 문턱 전압보다 큰 전압일 수 있다. 읽기 동작시 쓰기 워드 라인(WWL)에 접지 전압(VSS)이 인가되어 쓰기 트랜지스터(M2)는 턴오프될 수 있다.
이러한 전압 조건에서 읽기 전류(IR)가 비트 라인(BL)에서 소스 라인(SL)으로 흐를 수 있다. 읽기 전류(IR)는 스핀-궤도 토크 패턴(SOT)의 일부 및 자기 터널 접합 패턴(MTJ)을 통해 흐를 수 있다. 읽기 전류(IR)는 스핀-궤도 토크 패턴(SOT)과 자기 터널 접합 패턴(MTJ)이 접하는 계면에 대해 수직한 방향으로 자기 터널 접합 패턴(MTJ)을 통해 흐를 수 있다.
읽기 전류(IR)에 의해 자기 터널 접합 패턴(MTJ)의 저항 상태(고저항 상태 또는 저저항 상태)가 검출될 수 있다. 일 예로, 자유 자성 패턴(FL)의 자화 방향이 고정 자성 패턴(PL)의 자화 방향에 평행한 경우, 자기 터널 접합 패턴(MTJ)은 제1 저항 상태(R1, 일 예로, 저저항 상태)에 있을 수 있다. 자유 자성 패턴(FL)의 자화 방향이 고정 자성 패턴(PL)의 자화 방향에 반평행한 경우, 자기 터널 접합 패턴(MTJ)은 제2 저항 상태(R2, 일 예로, 고저항 상태)에 있을 수 있다. 자기 터널 접합 패턴(MTJ)의 저항 상태에 따라, 자기 터널 접합 패턴(MTJ) 내 저장된 데이터(0 또는 1)가 검출될 수 있다.
도 9a 및 도 9b는 본 발명의 일부 실시예들에 따른 메모리 셀의 쓰기 동작을 설명하기 위한 도면들이다.
도 9a 및 도 9b를 참조하면, 메모리 셀에 제1 데이터(예를 들어, 0)를 기록하기 위해, 읽기 및 쓰기 워드 라인들(RWL, WWL)에 워드 라인 전압(VWL)이 인가될 수 있다. 워드 라인 전압(VWL)을 인가함으로써 읽기 및 쓰기 트랜지스터들(M1, M2)이 턴온될 수 있다. 소스 라인(SL)에 제1 쓰기 전압(VW1)이 인가될 수 있으며, 비트 라인(BL) 접지 전압(VSS)이 인가될 수 있다.
실시예들에 따르면, 읽기 트랜지스터(M1)는 읽기 및 쓰기 동작 동안 워드 라인 전압(VWL)에 의해 턴온될 수 있다. 즉, 읽기 및 쓰기 동작 동안 읽기 트랜지스터(M1)는 항상 턴온 상태일 수 있다.
이러한 전압 조건에서 제1 쓰기 전류(IW1)가 스핀-궤도 토크 패턴(SOT)을 통해 소스 라인(SL)에서 쓰기 트랜지스터(M2)의 제1 소오스/드레인 단자로 흐를 수 있으며, 동시에, 자기 터널 접합 패턴(MTJ)의 고정 자성 패턴(PL)에 평행한 방향으로 또는 반평행한 방향으로 자기 터널 접합 패턴(MTJ)을 통해 제1 STT 전류(IMTJ1)가 소스 라인(SL)에서 비트 라인(BL)으로 흐를 수 있다.
제1 쓰기 전류(IW1)는 자기 터널 접합 패턴(MTJ)의 자유 자성 패턴(FL)에 스핀-궤도 토크(spin-orbit torque)를 가하는 면내 전류(in-plane current)일 수 있다. 제1 쓰기 전류(IW1)는 스핀-궤도 토크 패턴(SOT)과 자기 터널 접합 패턴(MTJ)의 자유 자성 패턴(FL) 사이의 계면과 평행하게 그리고 이에 인접하게 흐를 수 있다. 제1 쓰기 전류(IW1)가 흐르는 동안 스핀 홀 효과 및 라쉬바 효과에 의해 스핀류(spin current)가 스핀-궤도 토크 패턴(SOT)과 자기 터널 접합 패턴(MTJ)의 자유 자성 패턴(FL) 사이의 계면에 대해 수직한 방향으로 흐를 수 있으며, 이로 인해 자기 터널 접합 패턴(MTJ)에 스핀-궤도 토크가 가해질 수 있다. 스핀-궤도 토크 패턴(SOT)의 표면을 따라 유도된 제1 쓰기 전류(IW1) 크기에 기초하여 자기 터널 접합 패턴(MTJ)의 자유 자성 패턴(FL)의 자화 방향이 고정 자성 패턴(PL)의 자화 방향에 반평행하게(또는 평행하게) 스위칭될 수 있다.
쓰기 동작시 자기 터널 접합 패턴(MTJ)을 통해 흐르는 제1 STT 전류(IMTJ1)는 STT(Spin-Transfer-Torque) 효과를 낼 수 있기 때문에 쓰기 동작 시 필요한 전류를 낮출 수 있다. 따라서, 쓰기 동작에 이용되는 에너지를 줄일 수 있다.
도 10a 및 도 10b는 본 발명의 일부 실시예들에 따른 메모리 셀의 쓰기 동작을 설명하기 위한 도면들이다.
도 10a 및 도 10b를 참조하면, 메모리 셀에 제2 데이터(예를 들어, 1)를 기록하기 위해, 읽기 및 쓰기 워드 라인들(RWL, WWL)에 워드 라인 전압(VWL)이 인가될 수 있다. 그리고, 소스 라인(SL)에 접지 전압(VSS)이 인가될 수 있으며, 비트 라인(BL) 제2 쓰기 전압(VW2)이 인가될 수 있다.
이러한 전압 조건에서 제2 쓰기 전류(IW2)가 스핀-궤도 토크 패턴(SOT)을 통해 쓰기 트랜지스터(M2)의 제1 소오스/드레인 단자에서 소스 라인(SL)으로 흐를 수 있으며, 동시에, 자기 터널 접합 패턴(MTJ)을 통해 제2 STT 전류(IMTJ2)가 비트 라인(BL)에서 소스 라인(SL)으로 흐를 수 있다.
자유 자성 패턴(FL)의 자화 방향은 제2 쓰기 전류(IW2)에 의해 발생된 스핀-궤도 토크에 의해 고정 자성 패턴(PL)의 자화 방향에 평행하게(또는 반평행하게) 스위칭될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 워드 라인, 제2 워드 라인, 비트 라인, 소스 라인, 및 메모리 셀을 포함하되,
    상기 메모리 셀은:
    상기 소스 라인과 연결되는 제1 단 및 상기 제1 단에 대향하는 제2 단을 갖는 스핀 궤도 토크(SOT; spin-orbit torque) 패턴;
    상기 SOT 패턴 상에 배치되는 자기 터널 접합 패턴;
    상기 자기 터널 접합 패턴의 제1 단과 상기 비트 라인 사이에 연결되며, 상기 제1 워드 라인과 연결되는 게이트 전극을 갖는 읽기 트랜지스터; 및
    상기 자기 터널 접합 패턴의 상기 제1 단과 상기 SOT 패턴의 상기 제2 단 사이에 연결되며, 상기 제2 워드 라인과 연결되는 게이트 전극을 갖는 쓰기 트랜지스터를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 자기 터널 접합 패턴은 고정 자성 패턴, 자유 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하되,
    상기 터널 배리어 패턴은 상기 SOT 패턴과 접하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 읽기 및 쓰기 트랜지스터들이 집적되는 반도체 기판을 더 포함하되,
    상기 자기 터널 접합 패턴은 서로 대향하는 상면 및 하면을 갖되, 상기 상면에 비해 상기 하면이 상기 반도체 기판에 가깝게 배치되고,
    상기 SOT 패턴은 상기 자기 터널 접합 패턴의 상기 상면과 접하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    소자 분리막에 의해 정의된 활성 영역을 포함하는 반도체 기판을 더 포함하되,
    상기 활성 영역을 가로지르는 상기 제1 및 제2 워드 라인들 사이에서 상기 활성 영역에 제공되는 공통 불순물 영역을 더 포함하되,
    상기 자기 터널 접합 패턴의 상기 제1 단은 상기 공통 불순물 영역과 연결되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 제1 방향으로 나란히 연장되고,
    상기 소스 라인 및 비트 라인은 상기 제1 방향과 교차하는 제2 방향으로 나란히 연장되는 반도체 메모리 장치.
  6. 제1 및 제2 메모리 셀들로서, 상기 제1 및 제2 메모리 셀들 각각은 SOT 패턴, 자기 터널 접합 패턴, 읽기 트랜지스터, 및 쓰기 트랜지스터를 포함하되,
    상기 제1 및 제2 메모리 셀들 각각에서, 상기 읽기 및 쓰기 트랜지스터들은 상기 터널 접합 패턴의 제1 단에 공통으로 연결되고,
    상기 제1 및 제2 메모리 셀들의 상기 읽기 트랜지스터들은 비트 라인에 공통으로 연결되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 메모리 셀들 각각에서, 상기 SOT 패턴은 제1 단 및 상기 제1 단과 대향하는 제2 단을 갖되,
    상기 SOT 패턴의 상기 제1 단은 소스 라인에 연결되고,
    상기 SOT 패턴의 상기 제2 단은 상기 쓰기 트랜지스터의 제1 소오스/드레인 전극에 연결되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 메모리 셀들 각각에서,
    상기 읽기 트랜지스터는 상기 터널 접합 패턴의 상기 제1 단과 상기 비트 라인 사이에 연결되고,
    상기 읽기 트랜지스터의 게이트 전극은 읽기 워드 라인에 연결되는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제1 및 제2 메모리 셀들 각각에서, 상기 자기 터널 접합 패턴은 고정 자성 패턴, 자유 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하되,
    상기 SOT 패턴은 상기 자기 터널 접합 패턴의 상기 자유 자성 패턴에 접촉하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    소자 분리막에 의해 정의된 활성 영역을 포함하는 반도체 기판을 더 포함하되,
    상기 제1 및 제2 메모리 셀들은 상기 활성 영역 상에 공통으로 집적되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 메모리 셀들은:
    상기 제1 메모리 셀의 상기 읽기 트랜지스터를 제어하는 제1 읽기 워드 라인;
    상기 제1 메모리 셀의 상기 쓰기 트랜지스터를 제어하는 제1 쓰기 워드 라인;
    상기 제2 메모리 셀의 상기 읽기 트랜지스터를 제어하는 제1 읽기 워드 라인; 및
    상기 제2 메모리 셀의 상기 쓰기 트랜지스터를 제어하는 제1 쓰기 워드 라인을 포함하되,
    상기 제1 및 제2 읽기 워드 라인들은 상기 활성 영역 상에서 상기 제1 및 제2 쓰기 워드 라인들 사이에 배치되는 반도체 메모리 장치.
  12. 반도체 기판 내에 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역을 가로지르며 상기 반도체 기판 상에 배치되는 제1 및 제2 쓰기 워드 라인들;
    상기 제1 및 제2 쓰기 워드 라인들 사이에서 상기 활성 영역을 가로지르며 상기 반도체 기판 상에 배치되는 제1 및 제2 읽기 워드 라인들;
    상기 제1 쓰기 워드 라인의 일측에서 상기 활성 영역에 제공되는 제1 불순물 영역;
    상기 제2 쓰기 워드 라인의 타측에서 상기 활성 영역에 제공되는 제2 불순물 영역;
    상기 제1 쓰기 워드 라인과 상기 제1 읽기 워드 라인 사이에서 상기 반도체 기판 내에 제공되는 제1 공통 불순물 영역;
    상기 제2 쓰기 워드 라인과 상기 제2 읽기 워드 라인 사이에서 상기 반도체 기판 내에 제공되는 제2 공통 불순물 영역;
    상기 제1 및 제2 읽기 워드 라인들 사이에서 상기 반도체 기판 내에 제공되는 제3 공통 불순물 영역;
    상기 제1 및 제2 공통 불순물 영역들에 각각 연결되는 제1 및 제2 자기 터널 접합 패턴들;
    상기 제1 및 제2 자기 터널 접합 패턴들 상에 각각 배치되는 제1 및 제2 SOT 패턴 패턴들;
    상기 제1 및 제2 쓰기 워드 라인들 및 상기 제1 및 제2 읽기 워드 라인들을 가로지르며, 상기 제1 및 제2 SOT 패턴 패턴들과 공통으로 연결되는 소스 라인; 및
    상기 제1 및 제2 쓰기 워드 라인들 및 상기 제1 및 제2 읽기 워드 라인들을 가로지르며, 상기 제3 공통 불순물 영역과 연결되는 비트 라인을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 비트 라인은 상기 소스 라인과 상기 반도체 기판으로부터 서로 다른 높이에 배치되는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 SOT 패턴 패턴들은 상기 제1 및 제2 자기 터널 접합 패턴들의 상면들과 각각 접촉하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제1 및 제2 자기 터널 접합 패턴들 각각은 고정 자성 패턴, 자유 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하되,
    상기 제1 및 제2 SOT 패턴 패턴들은 상기 제1 및 제2 자기 터널 접합 패턴들의 상기 자유 자성 패턴들에 각각 접촉하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제3 공통 소오스 영역을 기준으로 평면적 관점에서, 상기 제1 및 제2 자기 터널 접합 패턴들은 서로 거울 대칭으로 배치되는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    평면적 관점에서, 상기 제1 터널 접합 패턴은 상기 제1 공통 불순물 영역과 중첩되고, 상기 제2 터널 접합 패턴은 상기 제2 공통 불순물 영역과 중첩되는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 제1 및 제2 SOT 패턴들은 상기 비트 라인 및 상기 소스 라인과 나란한 일 방향으로 장축을 갖는 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 활성 영역은 상기 비트 라인 및 상기 소스 라인과 나란한 일 방향으로 장축을 갖는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 제1 및 제2 SOT 패턴들은 중금속 물질 또는 중금속이 도핑된 물질을 포함하는 반도체 메모리 장치.
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