KR20020060834A - 자성체 메모리 소자 및 그 동작 방법 - Google Patents

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Abstract

자성체 메모리 소자에 관해 개시되어 있다. 본 발명은 MOSFET와 자성체 메모리 요소와 그라운드 라인 및 비트라인을 구비하는 자성체 메모리 소자에 있어서, 상기 MOSFET의 게이트는 읽기/쓰기 공용 워드 라인인 메모리 소자 또는 상기 그라운드 라인이 접지 기능과 쓰기용 워드 라인 기능을 겸하고 게이트는 읽기 워드라인 기능을 갖거나, 상기 그라운드 라인이 쓰기용 워드 라인 기능을 겸하는 것을 특징으로 하는 메모리소자를 제공한다.

Description

자성체 메모리 소자 및 그 동작 방법{Magnetic Memory device and method for operating the same}
본 발명은 메모리 소자 및 그 동작 방법에 관한 것으로써, 자세하게는 자성체 메모리 소자 및 그 동작 방법에 관한 것이다.
자성체 메모리(Magnetic Random Access Memory)소자, 곧 MRAM은 불휘발성 메모리 소자의 한 종류로써 데이터를 저장하기 위해 물질의 자기적 성질을 이용한다. MRAM은 SRAM(Static Random Access Memory)의 빠른 읽기/쓰기 시간과 DRAM(Dynamic Random Access Memory)의 높은 집적도를 모두 실현하며, 원리적으로는 몇 번이고 다시 기록할 수 있다.
자성체 메모리 소자는 스핀이 전자의 전달현상에 지대한 영향을 미치기 때문에 생기는 거대 자기 저항(GMR;Giant Magnetoresistive) 현상이나 스핀 편극 자기투과현상을 이용하여 구현한 메모리 소자로써, 전자는 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용한 GMR 자기 메모리 소자이고, 후자는 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류의 투과가 훨씬 잘 일어난다는 현상을 이용한 자기투과접합 메모리 소자이다.
현재는 자기 메모리 요소로써, GMR보다는 높은 접합 저항을 가지기 때문에 스위칭 소자로 사용되는 MOSFET의 크기를 줄일 수 있고 MR비도 GMR보다 높은 TMR소자를 사용한 자기 메모리 소자가 널리 연구되고 있고, 낮은 용량은 갖는 시제품은 이미 발표된 바 있다.
도 1은 종래 기술에 의한 자성체 메모리 소자의 단면을 나타낸 것으로써, 이를 참조하면, 종래의 자성체 메모리 소자는 p형 반도체 기판(10)에 이격된 n형 도전성 불순물이 도핑된 제1 및 제2 불순물층(12, 14)이 형성되어 있고, 이들 불순물층(12, 14) 사이의 기판 상에 게이트 산화막(16) 및 읽기용 워드 라인으로도 사용되는 게이트 도전층(18)으로 구성된 게이트 적층물(20)이 형성되어 있다. 이렇게 해서 기판(10) 상에 MOSFET가 형성된다. p형 반도체 기판(10) 상에 게이트 적층물(20)을 덮는 제1 층간 절연막(22)이 형성되어 있다. 제1 층간 절연막(22)에 제1 및 제2 불순물층(12, 14)이 각각 노출되는 제1 및 제2 비어홀들(22a, 22b)이 형성되어 있고, 각 비어홀들(22a, 22b)은 도전성 플러그들(24, 26)로 채워져 있다. 제1 층간 절연막(22) 상에 도전성 플러그들(24, 26)의 노출된 전면을 덮는 이격된 제1 및 제2 도전층 패턴(28a, 28b)이 형성되어 있고, 이들 패턴(28a, 28b)을 덮는 제2 층간 절연막(30)이 형성되어 있다. 제2 도전층 패턴(28b)은 그라운드 라인으로 사용된다. 제2 층간 절연막(30)에 제1 도전층 패턴(28a)이 노출되는 제3 비어홀(30a)이 형성되어 있고, 그 안은 도전성 플러그(32)로 채워져 있다. 제2 층간 절연막(30) 상에 도전성 플러그(32)의 노출된 전면을 덮는 이격된 제3 및 제4 도전층 패턴(32a, 32b)이 형성되어 있고, 이들을 덮는 제3 층간 절연막(34)이 형성되어 있다. 제4 도전층 패턴(32b)은 쓰기용 워드라인이다. 제3 층간 절연막(34)에 제3 도전층 패턴(32a)이 노출되는 제4 비어홀(34a)이 형성되어 있다. 제3 층간 절연막(34) 상에 제4 비어홀(34a)을 채우면서 제4 도전층 패턴(32b) 위로 확장된 제5 도전층 패턴(36)이 형성되어 있다. 제5 도전층 패턴(36) 상에 TMR(TunnelingMagnetic Resistive)소자(42)가 형성되어 있다. TMR소자(42)는 비자성체층(42b)을 사이에 두고 상하로 제1 및 제2 강자성체층(42a, 42c)이 적층된 형태이다. 제3 층간 절연막(34) 상에 제5 도전층 패턴(36)을 덮고 TMR소자(42)의 전체 측면을 감싸는 제4 층간 절연막(38)이 형성되어 있다. 제4 층간 절연막(38) 상에 TMR소자(42)의 제2 강자성체층(42c)의 전면과 접촉되는 비트 라인(44)이 형성되어 있다.
이와 같이, 종래 기술에 의한 자성체 메모리 소자는 도 1에서 볼 수 있듯이 쓰기용 워드 라인(32b)을 별도로 구비하여 TMR소자(42)의 상하 전극을 포함 모두 4개의 금속 라인을 구비하므로 공정이 복잡하고, 따라서 수율(yield)이 저하될 소지가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 부피를 줄일 수 있고 제조 공정을 단순화할 수 있는 자성체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 자성체 메모리 소자의 동작 방법을 제공함에 있다.
도 1은 종래 기술에 의한 자성체 메모리 소자의 단면도이다.
도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시예에 의한 자성체 메모리 소자의 단면도이다.
*도면의 주요 부분에 대한 부호설명*
50, 80:기판 52, 82:제1 불순물층
54, 84:제2 불순물층 56, 86:게이트 절연막
58, 88:게이트 도전층 60, 90:게이트 적층물
64, 94:제1 도전성 플러그 66, 96:제2 도전성 플러그
68a, 98a:제1 도전층 패턴 68b, 98b:제2 도전층 패턴
72, 108:자성 메모리 요소 74, 110:비트 라인
72a, 108a:하부 강자성체층 72b, 108b:터닐링 절연층
72c, 108c:상부 강자성체층 102:제3 도전성 플러그
104:제3 도전층 패턴 h1, H1:제1 비어홀
h2, H2:제2 비어홀 H3:제3 비어홀
상기 기술적 과제를 달성하기 위하여, 본 발명은 MOSFET와 자성체 메모리 요소와 그라운드 라인 및 비트라인을 구비하는 자성체 메모리 소자에 있어서, 상기 MOSFET의 게이트는 읽기/쓰기 공용 워드 라인인 메모리 소자 또는 상기 그라운드 라인이 접지 기능과 쓰기용 워드 라인 기능을 겸하고 게이트는 읽기 워드라인 기능을 갖는 메모리 소자를 제공한다. 이때, 상기 자성 메모리 요소와 상기 MOSFET는 단일 도전층으로 연결되어 있다.
본 발명의 다른 실시예에 의하면, 상기 단일 도전층과 MOSFET 사이에 MOSFET의 일 영역에 연결된 제1 도전성 플러그; 및 상기 제1 도전성 플러그 상에 형성되어 상기 단일 도전층에 보다 넓은 접촉영역을 제공하는 패드 도전층이 더 형성되어 있다.
상기 단일 도전층은 상기 패드 도전층 상에 형성된 제2 도전성 플러그; 및 상기 제2 도전성 플러그와 연결되고 상기 메모리 요소에도 연결되는 도전층 패턴으로 구성된 것이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 제1 및 제2 불순물층을 구비하고 이들 불순물층 사이의 기판 상에 게이트를 구비하는 MOSFET; 상기 제1 불순물층에 연결된 자성체 메모리 요소; 상기 제2 불순물층에 연결된 그라운드 라인; 및 상기 메모리 요소에 연결된 비트 라인을 구비하는 자성체 메모리 소자의 동작 방법에 있어서, 상기 게이트의 양단에 한쪽은 0V를 인가하고 다른 쪽은 음의 전압을 인가하여 상기 MOSFET를 오프 상태로 유지하면서 상기 게이트에는 상기 메모리 요소에 데이터를 기록하는데 필요한 양의 전류가 흐르게 하고, 동시에 상기 비트 라인에도 상기 메모리 요소에 데이터를 기록하는데 필요한 양의 전류가 흐르게 하여 상기 메모리 요소에 데이터를 기록하는 것을 특징으로 하는 동작 방법을 제공한다.
또한, 본 발명의 다른 실시예에 의하면 상기 그라운드 라인의 양단에 한쪽은0V를 인가하고 다른 한쪽에는 양의 전압을 인가하여 상기 메모리 요소에 데이터 기록에 필요한 전류가 상기 그라운드 라인에 흐르게 하고, 이와 동시에 상기 비트라인에도 상기 메모리 요소에 데이터를 기록하는데 필요한 전류가 흐르게 하고 상기 게이트에는 0V를 인가하여 MOSFET를 오프 상태로 유지하여 상기 메모리 요소에 데이터를 기록하는 것을 특징으로 하는 동작 방법을 제공한다.
이러한 본 발명에 의한 자성체 메모리 소자를 이용하는 경우, 종래에 비해 공정을 줄이면서도 각 공정이 복잡해지는 것을 피할 수 있고, 따라서 수율을 높일 수 있다.
이하, 본 발명의 실시예에 의한 자성체 메모리 소자 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
<제1 실시예>
도 2를 참조하면, 기판(50)에 제1 및 제2 불순물층(52, 54)이 형성되어 있다. 기판(50)은 도전성 불순물이 도핑된 반도체 기판으로써, p형 반도체 기판이다. 제1 및 제2 불순물층(52, 54)은 각각 기판(50)에 도핑된 불순물과 반대되는 형태의 도전성 불순물, 곧 n형 불순물이 도핑되어 형성된 것이다. 제1 및 제2 불순물층(52, 54)은 소정의 간격으로 이격된 곳에 형성되어 있고, 양자 사이의 기판(50) 상에는 게이트 절연막(56) 및 게이트 도전층(58)으로 구성된 게이트 적층물(60)이 형성되어 있다. 게이트 도전층(58)은 전도도(conductivity)를 크게 한 물질층으로써, 예를 들면 폴리 사이층 또는 금속층이다. 게이트 도전층(58)은읽기 및 쓰기에 공통으로 사용되는 워드 라인이다.
이와 같이, 본 발명의 자성체 메모리 소자도 기판(50) 상에 제1 및 제2 불순물층(52, 54)과 게이트 적층물(60)로 구성되는 MOSFET를 구비하나, 종래의 MOSFET의 게이트 도전층(도 1의 18)이 읽기 전용인 것과는 달리 본 발명의 게이트 도전층(58)은 읽기 및 쓰기에 공통으로 사용되는 것이다.
계속해서, 기판(60) 상에 게이트 적층물(60)을 덮는 제1 층간 절연막(62)이 형성되어 있고, 제1 층간 절연막(62)에 제1 및 제2 불순물층(52, 54)이 노출되는 제1 및 제2 비어홀(h1, h2)이 형성되어 있으며, 그 안은 제1 및 제2 도전성 플러그(64, 66)로 채워져 있다. 제1 층간 절연막(62) 상에 제1 도전성 플러그(64)의 전면을 덮는 제1 도전층 패턴(68a)과 제2 도전성 플러그(66)의 전면을 덮는 제2 도전층 패턴(68b)이 형성되어 있다. 제1 및 제2 도전층 패턴(68a, 68b)은 동일한 물질층으로 형성된 것이고, 서로 소정의 간격으로 이격되어 있으며, 제1 도전층 패턴(68a)은 게이트 적층물(60) 위에까지 확장되어 있다. 제2 도전층 패턴(68b)은 그라운드 라인으로 사용된다.
한편, 제1 및 제2 도전성 플러그(64, 66)와 제1 및 제2 도전층 패턴(68a, 68b)은 모두 동일한 물질층이라도 무방하다. 곧, 제1 층간 절연막(62)의 두께가 얇으면서 제1 및 제2 비어홀(h1, h2)의 종횡비(aspect ratio)가 작아서 보이드(void)가 형성됨이 없이 제1 및 제2 비어홀(h1, h2)을 채울 수 있는 경우이면, 제1 및 제2 도전층 패턴(68a, 68b)을 제1 및 제2 비어홀(h1, h2)을 채우는 도전층 패턴으로써 형성할 수 있다. 따라서, 이 경우에는 제1 및 제2 도전성 플러그(64, 66)는별도로 형성되지 않으며, 그 만큼 공정은 단순화된다.
계속하면, 제1 도전층 패턴(68a) 상에 자성을 이용, 데이터 저장 기능을 갖는 메모리 요소(72)가 형성되어 있다. 메모리 요소(72)는 예를 들면 순차적으로 형성된 하부 강자성체층(72a), 터널링 절연층(72b) 및 상부 강자성체층(72c)으로 구성된 TMR소자가 바람직하나, 터널링 절연층(72b)을 비자성 금속층으로 대체한 GMR소자일 수도 있다. 제1 층간 절연막(62) 상에 제1 및 제2 도전층 패턴(68a, 68b)의 노출된 전면을 덮고 메모리 요소(72)의 측면을 전체를 감싸는 제2 층간 절연막(70)이 형성되어 있다. 따라서, 메모리 요소(72)의 상부 강자성체층(72c)의 상부면은 노출된다. 제2 층간 절연막(70) 상에 상부 강자성체층(72c)의 노출된 상부면 전면과 접촉된 비트 라인(74)이 형성되어 있다.
다음은 이와 같은 본 발명의 제1 실시예에 의한 자성체 메모리 소자의 동작 방법에 대해 설명한다.
읽기
게이트 도전층(58)에 전원 전압(Vcc)을 인가하여 MOSFET를 턴온시켜 메모리 요소(72) 양단에서 전압차(또는 전류)를 측정하는 방법으로 메모리 요소(72)에 기록된 데이터를 읽는다.
쓰기
게이트 도전층(58)의 양단에 한쪽은 0V를 인가하고 다른 쪽은 음의 전압을 인가하여 MOSFET를 오프 상태로 유지하면서 게이트 도전층(58)에 메모리 요소(72)에 데이터를 기록하는데 필요한 양의 전류가 흐르게 한다. 이와 동시에 비트라인(74)에도 메모리 요소(72)에 데이터를 기록하는데 필요한 양의 전류가 흐르게 한다. 이렇게 해서 메모리 요소(72)를 구성하는 강자성체층의 자화 방향을 기록하고자 하는 데이터에 대응되는 방향으로 변경한다.
<제2 실시예>
제1 실시예의 제1 도전층 패턴(68a)과 제1 도전성 플러그(64) 사이에 양자를 연결시키는 별도의 도전층 패턴 및 도전성 플러그와 이들을 감싸는 층간 절연막이 더 구비된 자성 메모리 소자이다.
아래의 설명에서 각 구성 요소의 참조번호가 제1 실시예의 그것과 다르더라도 실질적으로 같은 것이면 그에 대한 설명은 생략한다.
도 3을 참조하면, 기판(80)에 제3 및 제4 불순물층(82, 84)이 형성되어 있고, 그 사이의 기판(80) 상에 게이트 절연막(86) 및 게이트 도전층(88)으로 구성된 게이트 적층물(90)이 형성되어 있다. 이때, 게이트 도전층(88)은 읽기 전용 워드 라인이다. 기판(80) 상에 제1 및 제2 불순물층(82, 84)이 노출되도록 형성된 제1 및 제2 비어홀(H1, H2)을 포함하는 제1 층간 절연막(92)이 형성되어 있고, 비어홀들(H1, H2)은 각각 제1 및 제2 도전성 플러그(94, 96)로 채워져 있다. 제1 층간 절연막(92) 상에 제1 도전성 플러그(94)의 전면을 덮는 제1 도전층 패턴(98a)이 형성되어 있고, 이것과 소정 간격 이격된 곳에 제2 도전성 플러그(96)의 전면을 덮는 제2 도전층 패턴(98b)이 형성되어 있다. 제1 도전층 패턴(98a)은 패드 도전층이고, 제2 도전층 패턴(98b)은 그라운드 라인이면서 동시에 쓰기용 워드 라인으로도 사용된다. 제1 층간 절연막(92) 상에 제1 도전층 패턴(98a)이 노출되도록 형성된 제3비어홀(H3)을 포함하고 제2 도전층 패턴(98b)을 덮는 제2 층간 절연막(100)이 형성되어 있다. 제3 비어홀(H3)은 제3 도전성 플러그(102)로 채워져 있다. 제2 층간 절연막(100) 상에 제3 도전성 플러그(102)의 전면과 접촉되는 제3 도전층 패턴(104)이 형성되어 있다. 제3 도전층 패턴(104)은 제2 도전층 패턴(98b) 위에까지 확장되어 있다.
한편, 제3 도전성 플러그(102)와 제3 도전층 패턴(104)은 따로 형성된 것이 아니라 한번에 형성된 것일 수 있다. 즉, 제3 비어홀(H3)의 종횡비가 작은 경우에 매립 특성이 좋아지므로 제3 비어홀(H3)을 채우면서 동시에 제3 층간 절연막(100) 상에 제3 도전층 패턴(104)을 형성할 수 있다. 이 경우에 제3 도전층 패턴(104)과 제3 도전성 플러그(102)는 동일한 물질층이 된다.
계속해서, 제3 도전층 패턴(104) 상에 메모리 요소(108)가 형성되어 있다. 메모리 요소(108)는 순차적으로 형성된 하부 강자성체층(108a), 터널링 절연층(108b) 및 상부 강자성체층(108c)으로 구성된 TMR소자이다. 제2 층간 절연막(100) 상에 제3 도전층 패턴(104)을 덮고 메모리 요소(108)의 측면 전체를 감싸는 제3 층간 절연막(106)이 형성되어 있다. 제3 층간 절연막(106)은 제1 또는 제2 층간 절연막(92, 100)과 동일한 것이 바람직하나 각 층간 절연막에 형성되는 물질층에 따라 다른 것일 수 있다. 이러한 제3 층간 절연막(106) 상에 메모리 요소(108)의 상부 강자성체층(108c)과 연결된 비트라인(110)이 형성되어 있다.
다음에는 이와 같은 본 발명의 제2 실시예에 의한 자성체 메모리 소자의 동작 방법에 대해 설명한다.
읽기
제2 도전층 패턴(98b)에 0V를 인가하여 그라운드 시킨 상태에서 읽기용 워드 라인인 게이트 도전층(88)에 전원 전압(Vcc)을 인가하여 MOSFET를 턴온시킨 다음, 메모리 요소(108) 양단의 전압차(또는 전류)를 측정하여 메모리 요소(108)에 기록된 데이터를 읽는다.
쓰기
제2 도전층 패턴(98b)의 양단에 한쪽은 0V를 인가하고, 다른 한쪽에는 양의 전압을 인가함으로써, 메모리 요소(108)에 데이터를 기록하는데 필요한 전류가 제2 도전층 패턴(98a)에 흐르도록 한다. 이와 동시에 비트라인(110)에도 메모리 요소(108)에 데이터를 기록하는데 필요한 전류가 흐르도록 한다. 이때, 읽기용 워드 라인인 게이트 도전층(88)에는 0V를 인가하여 MOSFET를 오프 상태가 되게 한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 MR비를 고려하여 메모리 요소(72 또는 108)를 구성하는 상부 및/또는 하부 강자성체층을 복층으로 구성할 수도 있을 것이고, 메모리 요소 양단에서 보다 큰 전압차를 유발할 수 있는 터널링 절연층을 사용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 쓰기용 워드 라인을 별도로 구비하지 않음으로써, 종래에 비해 자성체 메모리 소자를 구성하는 도전성 라인의 수가 적다. 따라서, 종래에 비해 자성체 메모리 소자의 부피를 줄일 수 있고, 제조 공정을 단순화하여 수율을 증가시킬 수 있다.

Claims (12)

  1. 기판에 제1 및 제2 불순물층을 구비하고, 이들 불순물층 사이의 기판 상에 게이트 적층물을 구비하는 MOSFET;
    상기 제1 불순물층과 연결되어 있고 자성체를 이용한 데이터 저장 기능을 갖는 자성 메모리 요소;
    상기 제2 불순물층과 연결된 그라운드 라인; 및
    상기 메모리 요소를 통해 상기 제1 불순물층과 연결된 비트라인을 구비하고, 상기 각 구성요소들 사이에는 층간 절연막이 형성되어 있는 것을 특징으로 하는 자성체 메모리 소자.
  2. 제 1 항에 있어서, 상기 게이트 적층물은 순차적으로 형성된 게이트 절연막 및 게이트 도전층으로 구성된 것으로써, 상기 게이트 도전층은 데이터를 읽기 및 쓰기 공통 워드 라인인 것을 특징으로 하는 자성체 메모리 소자.
  3. 제 1 항에 있어서, 상기 게이트 적층물은 순차적으로 형성된 게이트 절연막및 게이트 도전층으로 구성된 것으로써, 상기 게이트 도전층은 데이터 읽기 전용 워드 라인이고 상기 그라운드 라인은 데이터 쓰기용 워드 라인인 것을 특징으로 하는 자성체 메모리 소자.
  4. 제 1 항에 있어서, 상기 자성 메모리 요소와 상기 제1 불순물층 사이에 상기 층간 절연막에 둘러싸인 도전층 패턴이 더 형성되어 있는 것을 특징으로 하는 자성체 메모리 소자.
  5. 제 4 항에 있어서, 상기 도전층 패턴은 상기 자성 메모리 요소와 상기 기판 사이에 형성된 제1 층간 절연막에 상기 제1 불순물층이 노출되도록 형성된 제1 비어홀을 채우는 제1 도전성 플러그; 및
    상기 제1 도전성 플러그 및 상기 메모리 요소와 연결되도록 상기 제1 층간 절연막 상에 형성된 제1 도전층 패턴으로 구성된 것을 특징으로 하는 자성체 메모리 소자.
  6. 제 5 항에 있어서, 상기 층간 절연막은 상기 제1 층간 절연막과 함께 상기 제1 도전층 패턴 및 상기 그라운드 라인을 덮고 상기 자성 메모리 요소의 측면 전체를 감싸도록 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막으로 구성된 것을 특징으로 하는 자성체 메모리 소자.
  7. 제 1 항 또는 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 자성 메모리 요소는 TMR 소자 또는 GMR소자인 것을 특징으로 하는 자성체 메모리 소자.
  8. 제 2 항 또는 제 3 항에 있어서, 상기 게이트 도전층은 폴리 사이드층 또는 금속층인 것을 특징으로 하는 자성체 메모리 소자.
  9. 제 5 항에 있어서, 상기 제1 층간 절연막과 상기 제1 도전층 패턴 사이에,
    상기 제1 도전성 플러그를 덮는 패드 도전층;
    상기 패드 도전층 및 상기 그라운드 라인을 덮는 제2 층간 절연막;
    상기 패드 도전층이 노출되도록 상기 제2 층간 절연막에 형성된 제2 비어홀; 및
    상기 제2 비어홀을 채워 상기 패드 도전층과 상기 제1 도전층 패턴을 연결시키는 제2 도전성 플러그가 더 형성되어 있는 것을 특징으로 하는 자성체 메모리 소자.
  10. 제 9 항에 있어서, 상기 제1 도전층 패턴과 상기 제2의 도전성 플러그는 동일 물질로 구성된 것을 특징으로 하는 자성체 메모리 소자.
  11. 기판에 제1 및 제2 불순물층을 구비하고 이들 불순물층 사이의 기판 상에 게이트를 구비하는 MOSFET, 상기 제1 불순물층에 연결된 자성체 메모리 요소, 상기제2 불순물층에 연결된 그라운드 라인 및 상기 메모리 요소에 연결된 비트 라인을 구비하는 자성체 메모리 소자의 동작 방법에 있어서,
    상기 게이트의 양단에 한쪽은 0V를 인가하고 다른 쪽은 음의 전압을 인가하여 상기 MOSFET를 오프 상태로 유지하면서 상기 게이트에는 상기 메모리 요소에 데이터를 기록하는데 필요한 양의 전류가 흐르게 하고, 동시에 상기 비트 라인에도 상기 메모리 요소에 데이터를 기록하는데 필요한 양의 전류가 흐르게 하여 상기 메모리 요소에 데이터를 기록하는 것을 특징으로 하는 동작 방법.
  12. 기판에 제1 및 제2 불순물층을 구비하고 이들 불순물층 사이의 기판 상에 게이트를 구비하는 MOSFET, 상기 제1 불순물층에 연결된 자성체 메모리 요소, 상기 제2 불순물층에 연결된 그라운드 라인 및 상기 메모리 요소에 연결된 비트 라인을 구비하는 자성체 메모리 소자의 동작 방법에 있어서,
    상기 그라운드 라인의 양단에 한쪽은 0V를 인가하고 다른 한쪽에는 양의 전압을 인가하여 상기 메모리 요소에 데이터 기록에 필요한 전류가 상기 그라운드 라인에 흐르게 하고, 이와 동시에 상기 비트라인에도 상기 메모리 요소에 데이터를 기록하는데 필요한 전류가 흐르게 하고 상기 게이트에는 0V를 인가하여 MOSFET를 오프 상태로 유지하여 상기 메모리 요소에 데이터를 기록하는 것을 특징으로 하는 동작 방법.
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