KR100612878B1 - 자기 메모리 소자와 그 제조 및 동작방법 - Google Patents

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Abstract

자기 메모리 소자와 그 제조 및 동작방법에 관해 개시되어 있다. 개시된 본 발명은 기판과, 상기 기판에 구비된 제1 트랜지스터와, 데이터가 기록되는 제1 자기 터널 접합(Magnetic Tunneling Junction) 셀 및 상기 제1 MTJ 셀의 국소 영역에 상기 제1 MTJ 셀의 자기 분극을 반전시키기 위한 자기장을 발생시키는 제1 자기장 발생수단을 포함하는 것을 특징으로 하는 자기 메모리 소자와 그 제조 및 동작방법을 제공한다.

Description

자기 메모리 소자와 그 제조 및 동작방법{Magnetic Memory device and methods of manufacturing and operating the same}
도 1은 종래 기술에 의한 자기 메모리 소자의 단면도이다.
도 2는 도 1의 자기 메모리 소자의 동작시에 자기 메모리 소자에 흐르는 전류의 경로를 나타낸 단면도이다.
도 3 및 도 4는 본 발명의 실시예에 의한 자기 메모리 소자의 주요 특징부에 대한 평면도이다.
도 5는 도 3 및 도 4의 주요 특징을 포함하는 본 발명의 실시예에 의한 자기 메모리 소자의 단면도이다.
도 6은 도 5의 자기 메모리 소자의 구성과 쓰기 및 읽기 동작시에 자기 메모리 소자에 흐르는 전류의 경로를 함께 나타낸 등가 회로도이다.
도 7 내지 도 9는 도 3 및/또는 도 4의 특징부를 포함하는 본 발명의 실시예에 의한 자기 메모리 소자의 단면도들이다.
도 10은 디지트 라인을 구비하지 않고, 상부 및 하부 전극 패드층 중 폭이 0.82㎛인 하부 전극 패드층을 구비하는 본 발명의 자기 메모리 소자의 MTJ 셀(사이즈: 0.3㎛×0.4㎛)에 인가되는 바이어스 전압에 따른 MTJ 셀의 자기 저항의 변화를 나타낸 그래프이다.
도 11은 도 7에 도시한 자기 메모리 소자에 있어서 하부 전극 패드층이 주어진 폭을 가질 때, 하부 전극 패드층의 두께 변화에 따라 하부 전극 패드층 둘레에 발생되는 자기장의 세기 변화를 나타낸 그래프이다.
도 12는 도 7에 도시한 자기 메모리 소자에 있어서 하부 전극 패드층이 주어진 두께를 갖고 있을 때, 하부 전극 패드층의 폭의 변화에 따른 하부 전극 패드층 둘레에 발생되는 자기장 세기의 변화를 나타낸 그래프이다.
도 13 내지 도 16은 디지트 라인과 하부 전극 패드층을 포함하는 본 발명의 자기 메모리 소자에 있어서 MTJ 셀에 인가되는 바이어스 전압에 따른 자기 저항의 변화를 나타낸 그래프이다.
도 17 내지 도 23은 도 5의 자기 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 24는 도 5의 자기 메모리 소자의 쓰기 동작에서 전류가 흐르는 경로를 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42, 50, 54:제1 내지 제3 층간 절연층
44:도전성 플러그 46:하부 전극 패드층(제1 자기장 발생 수단)
48, M1:MTJ 셀 52:상부 전극 패드층(제2 자기장 발생 수단)
42a, 42b:제1 및 제2 절연층 55:제2 층간 절연층
44a, 44b:제1 및 제2 도전성 플러그
46a, 46b:제1 및 제2 하부 전극 패드층
48a, 48b:제1 및 제2 MTJ 셀 52a, 52b:제1 및 제2 상부 전극 패드층
BL:비트라인 C1, C2:도전성 플러그
CD:공통 드레인 Ds:MTJ 셀과 비트라인사이의 수직거리
D1:드레인 DL:디지트 라인
Ea:이지 축 방향 G11, G22:제1 및 제2 게이트 적층물
G1:게이트 적층물 h1, h2, h33, h44:비어홀
Ha:하드 축 방향 H1, H2:국소 자기장
h11, h22:제1 및 제2 콘택홀. LA1, LA2:자기장이 집중되는 국소 영역
PR1, PR2:감광막 패턴 S1:소오스
S2:제2 소오스
t:비트라인과 상부 전극 패드층사이의 간격
T1, T2:제1 및 제2 트랜지스터
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 제조 및 동작 방법에 관한 것으로써, 보다 자세하게는 셀 선택성을 높인 자기 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련 기술의 설명
자기 메모리 소자는 스토리지 노드로써 터널링막과 그 상부 및 하부에 각각 구비된 자성막을 포함하는 MTJ(Magnetic Tunneling Junction) 셀을 구비한다. 자기 메모리 소자는 상기 MTJ 셀의 저항 특성을 이용하여 비트 데이터를 기록하는 불휘발성 메모리 소자이다.
상기 MTJ 셀의 저항은 자신에 구비된 자성막들의 자화 방향이 같을 때 낮고, 상기 자성막들의 자화 방향이 반대일 때 높다. 상기 MTJ 셀의 저항이 낮을 때, 자기 메모리 소자에 소정의 비트 데이터, 예컨대 1이 기록된 것으로 간주할 수 있다. 또한, 상기 MTJ 셀의 저항이 높을 때, 자기 메모리 소자에 소정의 비트 데이터, 예컨대 0이 기록된 것으로 간주할 수 있다.
이와 같이 자기 메모리 소자에 기록된 비트 데이터는 MTJ 셀의 저항 또는 전류를 측정한 다음, 이것을 기준값과 비교하여 읽는다.
현재까지 이러한 동작 특성을 갖는 다양한 자기 메모리 소자(이하, 종래의 자기 메모리 소자)가 소개되었고, 도 1은 그 중 일 예를 보여준다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 전극(G)이 존재한다. 게이트 전극(G)과 이에 이웃한 두 필드 산화막(미도시)사이의 반도체 기판(10)에 각각 소오스 및 드레인 영역(S, D)이 형성되어 있다. 게이트 전극(G), 소오스 및 드레인 영역(S, D)은 전계 효과 트랜지스터(이하, 트랜지스터)를 구성한다. 게이트 적층물(G)로부터 수직으로 주어진 거리만큼 이격된 곳에는 디지트 라인(digit line)(DL)이 존재한다. 디지트 라인(DL)에 의해 자기 램의 쓰기 동작에 필요한 자기장의 일부가 형성된다. 디지트 라인(DL)과 상기 트랜지스터는 층간 절연층(12)으로 덮여있 다. 층간 절연층(12)에 비어홀(h1)이 존재하고, 비어홀(h1)은 도전성 플러그(14)로 채워져 있다. 층간 절연층(12) 상에 도전성 플러그(14)의 상부면을 덮고 디지트 라인(DL) 위로 주어진 길이 만큼 확장된 도전성 패드(16)가 존재한다. 이러한 도전성 패드(16)의 소정 영역 상에 MTJ 셀(18)이 구비되어 있다. MTJ 셀(18)은 디지트 라인(DL) 바로 위에 구비된다. 층간 절연층(12) 상에 도전성 패드(16)와 MTJ 셀(18)을 덮는 층간 절연층(20)이 존재한다. 층간 절연층(20)에 MTJ 셀(18)의 상부면이 노출되는 비어홀(h2)이 형성되어 있다. 층간 절연층(20) 상에 비어홀(h2)을 채우는 비트라인(22)이 존재한다.
도 2는 도 1에 도시된 종래 기술에 의한 자기 램의 쓰기 및 읽기 동작에서 전류의 흐름을 보여준다. 도 2에서 점선(A1)은 쓰기 동작에서 전류가 흐르는 경로를, 일점 쇄선(A2)은 읽기 동작에서 전류가 흐르는 경로를 나타낸다.
도 2를 참조하면, 쓰기 동작에서 전류는 선택된 비트라인(BL)을 통해 흐른다. 그러므로, 비록 선택된 워드라인(WL)에 의해 쓰려는 셀이 선택되기는 하지만, 선택된 비트라인(BL)에 흐르는 전류에 의해 발생되는 자기장은 선택된 MTJ 셀(18) 뿐만 아니라 선택된 비트라인(BL)에 연결된 선택되지 않은 다른 MTJ 셀(미도시)에도 영향을 주게 되어 상기 선택되지 않은 다른 MTJ 셀에 원하지 않은 데이터가 기록될 가능성이 높다. 이것은 곧 종래 기술에 의한 자기 램의 경우, MTJ 셀 선택성이 낮다는 것을 의미한다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하 기 위한 것으로서, 셀 선택성이 높고 구동 전압을 낮출 수 있는 자기 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 자기 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 자기 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과, 상기 기판에 구비된 제1 트랜지스터와, 데이터가 기록되는 제1 자기 터널 접합(Magnetic Tunneling Junction) 셀 및 상기 제1 MTJ 셀의 국소 영역에 상기 제1 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 제1 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 것을 특징으로 하는 자기 메모리 소자를 제공한다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층일 수 있다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층일 수 있다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층 및 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층을 포함할 수 있다.
상기 하부 전극 패드층 아래에 상기 제1 MTJ 셀 전체에 작용하는 자기장을 발생시키는 제2 자기장 발생수단이 더 구비될 수 있다.
상기 제2 자기장 발생 수단은 디지트 라인(digit line)일 수 있다.
상기 상부 및 하부 전극 패드층의 두께와 폭은 각각 0＜두께≤100nm와 0＜폭≤100nm일 수 있다.
상기 제1 MTJ 셀의 윗면에 연결되는 비트라인은 상기 제1 MTJ 셀과 300nm∼900nm 이격될 수 있다.
상기 상부 전극 패드층과 상기 비트라인은 300nm∼900nm 이격될 수 있다.
본 발명의 다른 실시예에 의하면, 본 발명의 자기 메모리 소자는 상기 제1 트랜지스터와 한 조를 이루는 제2 트랜지스터; 상기 제1 MTJ 셀과 한 조를 이루는 제2 MTJ 셀; 및 상기 제1 자기장 발생수단과 한 조를 이루며, 상기 제2 MTJ 셀의 국소 영역에 상기 제2 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 제2 MTJ 셀에 연결된 제2 자기장 발생수단을 더 포함할 수 있다.
이때, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제2 트랜지스터에 연결된 하부 전극 패드층일 수 있다.
또한, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층일 수 있다.
또한, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층; 및 일단이 상기 제2 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제2 트랜지스터에 연결된 하부 전극 패드층 을 포함할 수도 있다.
상기 하부 전극 패드층 아래에 상기 제2 MTJ 셀 전체에 작용하는 자기장을 발생시키는 자기장 발생수단이 더 구비될 수 있다.
상기 제2 MTJ 셀의 윗면에 연결되는 비트라인은 상기 제2 MTJ 셀과 300nm∼900nm 이격될 수 있다.
또한, 상기 상부 전극 패드층과 상기 비트라인은 300nm∼900nm 이격될 수 있다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층일 수 있다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층일 수 있다.
상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층; 및 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 트랜지스터를 형성하는 제1 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계, 상기 제1 층간 절연층에 상기 트랜지스터의 소오스가 노출되는 비어홀을 형성하는 제3 단계, 상기 비어홀을 도전성 플러그로 채우는 제4 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그와 접촉되는 제1 자기장 발생 수단을 형성하는 제5 단계 및 상기 도전성 플러그로부터 이격된 상기 제1 자기장 발생 수단상에 MTJ 셀을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법을 제공한다.
이러한 제조 방법에서 상기 제1 자기장 발생수단은 상기 도전성 플러그와 상기 MTJ 셀을 연결하는 하부 전극 패드층일 수 있다. 그리고 상기 하부 전극 패드층의 폭과 두께는 각각 0＜폭≤100nm와 0＜두께≤100nm로 형성할 수 있다.
또한, 상기 제2 단계는 상기 기판 상에 상기 트랜지스터를 덮는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 제1 자기장 발생 수단과 직교하는 제2 자기장 발생 수단을 형성하는 단계 및 상기 제1 절연층 상에 상기 제2 자기장 발생 수단을 덮는 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
이때, 상기 제2 자기장 발생 수단은 상기 제1 MTJ 셀의 하드 축 방향으로 자기장을 발생시키는 도전성 배선일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 층간 절연층 상에 상기 제1 자기장 발생 수단 및 상기 MTJ 셀을 덮는 제2 층간 절연층을 형성하는 제7 단계, 상기 제2 층간 절연층에 상기 MTJ 셀의 상부면이 노출되는 비어홀을 형성하는 제8 단계, 상기 제2 층간 절연층 상에 상기 비어홀을 채우는 비트라인을 형성하는 제9 단계를 더 포함할 수 있다. 이 경우, 상기 MTJ 셀과 상기 비트라인은 300nm∼900nm 이격되게 형성할 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 제1 층간 절연층 상에 제1 자기장 발생 수단을 덮고 상기 MTJ 셀을 덮는 제2 층간 절연층을 형성하는 제7 단계, 상기 제2 층간 절연층을 상기 MTJ 셀의 상부면이 노출될 때까지 평탄화하는 제8 단계, 상기 제2 층간 절연층 상에 MTJ 셀의 노출된 상부면과 일단이 접촉되는 제2 자기장 발생수단을 형성하는 제9 단계, 상기 제2 층간 절연층 상에 상기 제2 자기장 발생수단을 덮는 제3 층간 절연층을 형성하는 제10 단계, 상기 제3 층간 절연층에 상기 제2 자기장 발생수단의 타단이 노출되는 비어홀을 형성하는 제11 단계 및 상기 제3 층간 절연층 상으로 상기 제2 자기장 발생수단이 노출되는 비어홀을 채우는 비트라인을 형성하는 제12 단계를 더 포함할 수 있다.
이 경우, 상기 제1 및 제2 자기장 발생수단은 수직으로 나란히 형성될 수 있다. 그리고 상기 제2 자기장 발생수단은 상기 비트라인과 300nm∼900nm 이격되게 형성할 수 있다.
또한, 상기 제2 자기장 발생수단은 상기 비트라인과 상기 MTJ 셀의 상부면을 연결하는 상부 전극 패드층일 수 있다.
상기 상부 전극 패드층의 폭과 두께는 각각 0＜폭≤100nm와 0＜두께≤100nm로 형성할 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 트랜지스터는 드레인을 공유하는 제1 및 제2 트랜지스터이고, 상기 비어홀은 상기 제1 및 제2 트랜지스터의 각 소오스가 노출되는 제1 및 제2 비어홀이고, 상기 도전성 플러그는 상기 제1 및 제2 비어홀을 채우는 제1 및 제2 도전성 플러그이고, 상기 제1 자기장 발생수단은 일단이 상기 제1 도전성 플러그와 접촉되는 제1 하부 전극 패드층 및 일단이 상기 제2 도전성 플러그와 접촉되는 제2 하부 전극 패드층이며, 상기 MTJ 셀은 상기 제1 하부 전극 패드층의 타단 상에 형성되는 제1 MTJ 셀과 상기 제2 하부 전극 패드층의 타 단 상에 형성되는 제2 MTJ 셀일 수 있다.
또한, 상기 트랜지스터는 드레인을 공유하는 제1 및 제2 트랜지스터이고, 상기 비어홀은 상기 제1 및 제2 트랜지스터의 각 소오스가 노출되는 제1 및 제2 비어홀이고, 상기 도전성 플러그는 상기 제1 및 제2 비어홀을 채우는 제1 및 제2 도전성 플러그이고, 상기 제1 자기장 발생수단은 일단이 상기 제1 도전성 플러그와 접촉되는 제1 하부 전극 패드층 및 일단이 상기 제2 도전성 플러그와 접촉되는 제2 하부 전극 패드층이고, 상기 MTJ 셀은 상기 제1 하부 전극 패드층의 타단 상에 형성되는 제1 MTJ 셀과 상기 제2 하부 전극 패드층의 타단 상에 형성되는 제2 MTJ 셀이며, 상기 제2 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 상부면과 접촉되고 타단이 상기 비트라인에 연결되는 제1 상부 전극 패드층 및 일단이 상기 제2 MTJ 셀의 상부면과 접촉되고 타단이 상기 비트라인에 연결되는 제2 상부 전극 패드층일 수 있다.
제1 및 제2 하부 전극 패드층과 상기 제1 및 제2 상부 전극 패드층은 동일한 두께와 동일한 폭으로 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 또한 기판에 트랜지스터를 형성하는 제1 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계, 상기 제1 층간 절연층에 상기 트랜지스터의 소오스가 노출되는 비어홀을 형성하는 제3 단계, 상기 비어홀을 도전성 플러그로 채우는 제4 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그의 상부면을 덮는 MTJ 셀을 형성하는 제5 단계, 상기 제1 층간 절연층 상에 상기 MTJ 셀의 측면을 감싸는 제2 층 간 절연층을 형성하는 제6 단계 및 상기 제2 층간 절연층 상에 일단은 상기 MTJ 셀의 상부면과 접촉되고, 타단은 비트라인에 연결되는 제1 자기장 발생 수단을 형성하는 제7 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법을 제공한다.
상기 제1 자기장 발생수단은 상부 전극 패드층이고, 이때 상기 상부 전극 패드층의 두께 및 폭은 각각 0＜두께≤100nm와 0＜폭≤100nm로 형성할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판에 구비된 트랜지스터; 데이터가 기록되는 MTJ(Magnetic Tunneling Junction) 셀; 및 상기 MTJ 셀의 국소 영역에 상기 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 자기 메모리 소자의 동작 방법에 있어서, 상기 트랜지스터를 온(ON) 상태로 유지하는 제1 단계; 및 상기 제1 자기장 발생 수단 및 상기 MTJ 셀을 경유하는 쓰기 전류를 인가하는 제2 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법을 제공한다.
상기 제 1 자기장 발생 수단 아래에 제2 자기장 발생 수단이 더 구비될 수 있다.
상기 제2 단계에서 상기 제2 자기장 발생 수단에 상기 쓰기 전류와 직교하는 방향으로 전류를 흐르게 할 수 있다.
상기 제1 자기장 발생 수단은 일단이 상기 트랜지스터에 연결되고, 타단 상에 상기 MTJ 셀이 형성된 하부 전극 패드층 및 일단이 상기 MTJ 셀의 윗면에 접촉 되고 타단이 비트라인에 연결된 상부 전극 패드층 중 적어도 어느 하나일 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판; 상기 기판에 구비된 트랜지스터; 상기 트랜지스터와 비트라인사이에 구비되어 데이터가 기록되는 MTJ(Magnetic Tunneling Junction) 셀; 및 상기 MTJ 셀의 국소 영역에 상기 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 자기 메모리 소자의 동작 방법에 있어서, 상기 트랜지스터를 온(ON) 상태로 유지하는 제1 단계 및 상기 비트라인과 상기 트랜지스터사이에 상기 제1 자기장 발생 수단, 상기 MTJ 셀을 경유하는 읽기 전류를 흐르게 하는 제2 단계를 포함하되, 상기 읽기 전류는 상기 MTJ 셀에 데이터를 기록하는데 필요한 최소 쓰기 전류보다 작게 흐르게 하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법을 제공한다.
이러한 동작 방법에 있어서, 상기 제 1 자기장 발생 수단 아래에 제2 자기장 발생 수단이 더 구비될 수 있다.
또한, 상기 제2 단계에서 상기 제2 자기장 발생 수단에 상기 쓰기 전류와 직교하는 방향으로 전류를 흐르게 할 수 있다.
상기 제1 자기장 발생 수단은, 일단이 상기 트랜지스터에 연결되고, 타단 상에 상기 MTJ 셀이 형성된 하부 전극 패드층 및 일단이 상기 MTJ 셀의 윗면에 접촉되고 타단이 비트라인에 연결된 상부 전극 패드층 중 적어도 어느 하나일 수 있다.
이러한 본 발명을 이용하면, MTJ 셀 선택성을 높일 수 있고, 구동 전력을 낮출 수 있다.
이하, 본 발명의 실시예에 의한 자기 메모리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 자기 메모리 소자(이하, 본 발명의 메모리 소자)에 대해 설명한다.
도 3 및 도 4는 본 발명의 실시예에 의한 자기 메모리 소자의 주요 특징부를 보여준다. 도 3 및 도 4에서 참조부호 C1과 C2는 도전성 플러그를 나타내고, M1은 도전성 플러그(C1, C2)로부터 주어진 거리 만큼 이격된 MTJ 셀을 나타낸다. 그리고 46과 52는 도전성 전극 패드층을 나타낸다. 도 2의 도전성 전극 패드층(46)은 밑면에 접촉되는 도전성 플러그(C1)와 윗면에 구비된 MTJ 셀(M1)을 연결하는 것으로, 이하 하부 전극 패드층이라 한다. 그리고 도 4의 도전성 전극 패드층(52)은 윗면에 접촉된 도전성 플러그(C2)와 밑면에 구비된 MTJ 셀(M1)을 연결하는 것으로, 이하 상부 도전성 패드층이라 한다. 또한, 참조부호 Ha, Ea는 각각 MTJ 셀(M1)의 하드 축(hard axis) 방향과 이지 축(easy axis) 방향을 나타낸다. MTJ 셀(M1)의 자기 분극이 이지 축 방향(Ea)으로 정렬되는 경우, 자기장을 제거한 후에도 그 정렬 상태가 안정되게 유지되는 반면, 하드 축 방향(Ha)으로 정렬되는 경우, 자기장을 제거한 후, 정렬 상태는 원래 상태로 돌아가거나 이지 축 방향(Ea)으로 반전된다. 하부 전극 패드층(46)을 통해 도전성 플러그(C1)에서 MTJ 셀(M1)로 혹은 반대로 전류(I1)가 흐르고, 상부 전극 패드층(52)을 통해 도전성 플러그(C2)에서 MTJ 셀(M1)로 전류(I1)가 흐른다. 이 전류(I1)에 의해 하부 및 상부 전극 패드층(46, 52) 둘레에 MTJ 셀(M1)의 국소 영역(LA)에 영향을 주는 이지 축 방향(Ea)의 자기장(H1)이 발생된다. 이렇게 발생되는 자기장(H1)에 의해 MTJ 셀(M1)의 자기 분극은 이지 축 방향(Ea)으로 정렬된다. 도 3은 MTJ 셀(M1)이 하부 전극 패드층(46) 상에 구비된 경우를 보여주고, 도 4는 MTJ 셀(M1)이 상부 전극 패드층(52)의 밑면에 구비된 경우를 보여준다.
도 5, 도 7, 도 8 및 도 9는 상술한 본 발명의 주요 특징을 포함하는 자기 메모리 소자의 다양한 예를 보여준다.
도 5는 도 3 및 도 4에 도시한 본 발명의 특징을 모두 포함하는 자기 메모리 소자를 보여준다.
도 5를 참조하면, 기판(40)의 소정 영역 상에 순차적으로 적층된 게이트 절연막과 게이트 전극을 포함하는 게이트 적층물(G1)이 구비되어 있다. 기판(40)은 반도체 기판일 수 있다. 게이트 적층물(G1) 양쪽에 존재하는 소자 분리막(미도시)과 게이트 적층물(G1)사이의 기판(40)에 각각 소오스(S1)와 드레인(D1)이 형성되어 있다. 게이트 적층물(G1), 소오스(S1) 및 드레인(D1)은 트랜지스터를 구성한다. 게이트 적층물(G1) 위쪽에 디지트 라인(DL)이 존재한다. 디지트 라인(DL)은 자기장 발생 수단의 하나로 사용될 수 있다. 디지트 라인(DL)은 드레인(D1) 위쪽에 위치할 수도 있다. 디지트 라인(DL)은 선택적으로 구비할 수 있다. 따라서 필요에 따라 디지트 라인(DL)은 생략할 수 있다. 기판(40) 상에 상기 트랜지스터와 디지트 라인(DL)을 덮는 제1 층간 절연층(42)이 존재한다. 제1 층간 절연층(42)에 소오스(S1)가 노출되는 비어홀(h1)이 형성되어 있다. 비어홀(h1)은 도전성 플러그(44)로 채워져 있다. 상부면이 평평한 제1 층간 절연층(42) 상에 도전성 플러그(44)의 노출된 면을 덮는 하부 전극 패드층(46)이 구비되어 있다. 하부 전극 패드층(46)은 제1 자기장 발생 수단으로 사용된다. 하부 전극 패드층(46)의 두께는 가능한 얇고, 폭은가능한 좁은 것이 바람직하다. 예를 들면, 하부 전극 패드층(46)의 두께는 0＜두께≤100nm일 수 있고, 그 폭은 0＜폭≤100nm일 수 있다. 또한, 하부 전극 패드층(46)로부터 발생되는 자기장이 MTJ 셀의 정상적 자화 반전에 영향을 주는 한 요소임을 고려할 때, 하부 전극 패드층(46)으로부터 발생되는 자기장의 세기는 강한 것이 바람직하므로, 하부 전극 패드층(46)의 폭은 좁은 것이 바람직하다. 하부 전극 패드층(46)은 디지트 라인(DL) 위쪽으로 확장되어 있다. 이와 같은 하부 전극 패드층(46)상에 MTJ 셀(48)이 구비되어 있다. MTJ 셀(48)은 디지트 라인(DL) 바로 위쪽에 위치하도록 구비는 것이 바람직하다. 제1 층간 절연층(42) 상에 하부 전극 패드층(46)의 노출면을 덮고 MTJ 셀(48)을 둘러싸는 제2 층간 절연층(54)이 존재한다. 제2 층간 절연막(54)에 의해 MTJ 셀(48)의 상부면만 노출된다. 제2 층간 절연층(50)은 제1 층간 절연층(42)과 동일한 절연 물질일 수 있다. 제2 층간 절연층(50) 상에 MTJ 셀(48)의 노출된 상부면을 덮는 상부 전극 패드층(52)이 구비되어 있다. 상부 전극 패드층(52)은 제2 자기장 발생 수단으로 사용된다. 상부 전극 패드층(52)은 하부 전극 패드층(46)과 마주하도록 하부 전극 패드층(46) 바로 위에 구비된 것이 바람직하다. 상부 전극 패드층(52)은 하부 전극 패드층(46)과 함께 MTJ 셀(48)의 프리 자성막(free magnetic layer)의 자기 분극 상태를 결정한다. 곧 상기 프리 자성막의 자기 분극 방향을 핀드막의 고정된 자화 방향으로 정렬시키거나 그 반대로 정렬시킨다. 따라서 상부 전극 패드층(52)의 기하학적 형태는 하부 패드 도전층(46)과 동일한 것이 바람직하다. 제2 층간 절연층(50) 상에 상부 전극 패드층(52)을 덮는 제3 층간 절연층(54)이 존재한다. 제3 층간 절연층(54)은 제1 층간 절연층(42)과 동일한 절연 물질로 구성될 수 있다. 제3 층간 절연층(54)에 상부 전극 패드층(52)의 일부가 노출되는 비어홀(h2)이 형성되어 있다. 비어홀(h2)은 제1 층간 절연층(42)에 형성된 비어홀(h1) 바로 위쪽에 하도록 형성된 것이 바람직하다. 제3 층간 절연층(54) 상으로 비어홀(h2)을 채우면서 상부 전극 패드층(52)과 접촉된 비트라인(BL)이 존재한다. MTJ 셀(48)에 대한 선택성을 높이기 위해, 비트라인(BL)으로부터 발생되는 자기장이 MTJ 셀(48)에 미치는 영향은 무시할 수 있을 정도로 최소화하는 것이 바람직하다. 그러므로 제3 층간 절연층(54)은 비트라인(BL)과 상부 전극 패드층(52)사이의 간격(t)이 이러한 조건을 만족할 수 있을 정도가 되는 두께로 구비된 것이 바람직하다. 비트라인(BL)과 상부 전극 패드층(52)사이의 두께(t)는, 예를 들면 300nm∼900nm일 수 있다.
도 6은 상술한 바와 같은 본 발명의 메모리 소자의 동작과 관련된 전류의 흐름을 보여준다. 도 6에서 점선(A3)은 쓰기 동작에서 전류의 흐름을 나타내고, 일점 쇄선(A4)은 읽기 동작에서 전류의 흐름을 나타낸다.
도 6을 참조하면, 쓰기 동작에서 전류는 비트라인(BL), 상부 전극 패드층(52)과 MTJ 셀(48)과 하부 전극 패드층(46)과 트랜지스터(T)를 통해 흐르거나 그 반대로 흐르는 것을 알 수 있다. 이러한 전류에 의해 상부 전극 패드층(52)과 하부 전극 패드층(46) 둘레에 자기장이 발생된다. 이렇게 발생된 자기장의 방향이 MTJ 셀(48)의 프리 자성막의 자화 방향과 일치할 경우, 상기 프리 자성막의 자화 방향은 바뀌지 않는다. 그러나 상기 자기장의 방향이 상기 프리 자성막의 자화 방향과 반대인 경우, 상기 프리 자성막의 자화 방향은 상기 자기장의 방향으로 스위칭된다.
이와 같이 본 발명의 실시예에 의한 자기 메모리 소자의 쓰기 동작에서 MTJ 셀(48)에 영향을 주는 자기장은 비트라인(BL)이 아니라 해당 MTJ 셀(48)의 상부 및 하부에 각각 접촉된 상부 및 하부 전극 패드층(52, 46) 둘레에 발생되는 자기장이다. 이때, 상부 및 하부 전극 패드층(52, 46)은 두께가 얇고 폭이 좁기 때문에, 상부 및 하부 전극 패드층(52, 46)에서 발생된 자기장은 상부 및 하부 전극 패드층(52, 46)이 접촉된 MTJ 셀(48)에 집중된다.
이와 같은 쓰기 동작에서 MTJ 셀(48)에 이웃한 다른 MTJ 셀의 경우, 상기 다른 MTJ 셀이 연결된 트랜지스터가 오프 상태이므로, 상기 다른 MTJ 셀을 통과하는 전류는 존재하지 않는다. 또한, 상기 다른 MTJ 셀과 비트라인(BL)은 MTJ 셀(48)과 비트라인(BL)이 이격된 만큼 이격되어 있다. 그러므로 본 발명의 메모리 소자의 쓰기 동작에서 MTJ 셀(48)을 제외한 다른 MTJ 셀의 선택 가능성은 무시해도 좋을 만큼 낮다.
한편, MTJ 셀(48)의 프리 자성막의 자기 분극의 정렬은 하부 및 상부 전극 패드층(46, 52)으로부터 발생되는 자기장인 이지 축 방향 자기장만 사용해도 가능하지만, 상기 이지 축 방향 자기장과 디지트 라인(DL)으로부터 발생되는 하드 축 방향 자기장을 함께 이용하여 MTJ 셀(48)의 프리 자성막의 자기 분극의 정렬을 제 어할 수도 있다. 이 경우에 상기 이지 축 방향 자기장의 세기는 상기 하드 축 방향의 자기장이 없을 때보다 약하게 할 수 있다. 이것은 디지트 라인(DL)이 사용될 경우, 하부 및 상부 전극 패드층(46, 52)에 흐르는 전류를 디지트 라인(DL)이 사용되지 않을 때보다 줄일 수 있음을 의미한다.
계속해서, 도 6의 일점 쇄선(A4)을 참조하면, 읽기 동작에서 전류의 흐름 경로는 도 2에 도시한 종래의 그것과 동일한 것을 알 수 있다.
도 7은 도 3에 도시한 본 발명의 주요 특징을 포함하는 자기 메모리 소자의 예를 보여준다.
도 7을 참조하면, 제1 층간 절연층(42) 상에 도전성 플러그(44)의 노출된 전면을 덮는 하부 전극 패드층(46)이 구비되어 있다. 하부 전극 패드층(46)은 MTJ 셀(48)의 국소 영역(LA1)에 집중되는 자기장을 발생시키는 자기장 발생 수단으로 구비된 것이다. 하부 전극 패드층(46) 상에 MTJ 셀(48)이 구비되어 있다. MTJ 셀(48)은 도전성 플러그(44)로부터 주어진 거리 만큼 이격되어 있다. 제1 층간 절연층(42) 상에 하부 전극 패드층(46)의 노출된 전면을 덮고, MTJ 셀(48)의 전면을 덮는 제2 층간 절연층(55)이 존재한다. 제2 층간 절연층(55)에 MTJ 셀(48)의 상부면이 노출되는 비어홀(h2)이 형성되어 있다. 제2 층간 절연층(55) 상에 비어홀(h2)을 통해서 노출된 MTJ 셀(48)의 상부면과 접촉된 비트라인(BL)이 형성되어 있다. 비트라인(BL)과 MTJ 셀(48)사이의 거리(Ds)는 도 5의 두께(t) 보다 큰 것이 바람직하다.
하부 전극 패드층(46) 아래에 디지트 라인(DL)이 구비되어 있으나, 디지트 라인(DL)은 구비하지 않아도 무방하다.
도 8은 도 4에 도시한 본 발명의 주요 특징을 포함하는 자기 메모리 소자의 예를 보여준다.
도 8을 참조하면, 트랜지스터를 덮는 제1 층간 절연층(42)에 소오스(S1)가 노출되는 콘택홀(h1)이 형성되어 있다. 콘택홀(h1)은 도전성 플러그(44)로 채워져 있다. 제1 층간 절연층(42) 상에 도전성 플러그(44)의 노출된 전면을 덮는 MTJ 셀(48)이 구비되어 있다. 제1 층간 절연층(42) 상에 MTJ 셀(48)의 측면을 감싸는 제2 층간 절연층(50)이 형성되어 있다. 제2 층간 절연층(50) 상에 MTJ 셀(48)의 상부면과 접촉되는 상부 전극 패드층(52)이 구비되어 있다. 상부 전극 패드층(52)은 게이트 적층물(G1) 위로 주어진 길이 만큼 확장되어 있다. 이러한 상부 전극 패드층(52)은 MTJ 셀(48)의 국소 영역(LA2)에 집중되는 자기장을 발생시키는 자기장 발생 수단으로 사용된다. 제2 층간 절연층(50) 상에 상부 전극 패드층(52)을 덮는 제3 층간 절연층(56)이 존재한다. 제3 층간 절연층(56)에 MTJ 셀(48)로부터 이격된, 상부 전극 패드층(52)의 일부가 노출되는 비어홀(h2)이 형성되어 있다. 제3 층간 절연층(56) 상에 비어홀(h2)을 통해서 노출된 상부 전극 패드층(52)과 접촉된 비트라인(BL)이 구비되어 있다.
도 9는 도 3 및 도 4의 특징을 모두 포함하고, 두개의 트랜지스터와 두 개의 MTJ 셀을 포함하는 본 발명의 자기 메모리 소자를 보여준다.
도 9를 참조하면, 기판(40)의 제1 및 제2 트랜지스터(T1, T2)가 구비되어 있다. 제1 트랜지스터(T1)는 소오스(S1), 공통 드레인(CD) 및 제1 게이트 적층물(G11)을 포함한다. 제2 트랜지스터(T2)는 소오스(S2), 공통 드레인(CD) 및 제2 게 이트 적층물(G22)을 포함한다. 제1 및 제2 게이트 적층물(G11, G22)의 구성은 동일한 것이 바람직하다. 기판(40) 상에 제1 및 제2 트랜지스터(T1, T2)를 덮는 제1 층간 절연층(42)이 존재한다. 제1 층간 절연층(42)에 제1 트랜지스터(T1)의 소오스(S1)가 노출되는 제1 콘택홀(h11)과 제2 트랜지스터(T2)의 소오스(S2)가 노출되는 제2 콘택홀(h22)이 형성되어 있다. 제1 및 제2 콘택홀(h11, h22)은 각각 제1 및 제2 도전성 플러그(44a, 44b)로 채워져 있다. 제1 및 제2 도전성 플러그(44a, 44b)는 동일한 도전성 물질로 이루어진 것이 바람직하다. 제1 층간 절연층(42) 상에 제1 자기장 발생 수단으로 사용되는 제1 및 제2 하부 전극 패드층(46a, 46b)이 구비되어 있다. 제1 및 제2 하부 전극 패드층(46a, 46b)은 각각 제1 및 제2 도전성 플러그(44a, 44b)와 접촉되어 있다. 또한, 제1 및 제2 하부 전극 패드층(46a, 46b)은 각각 제1 및 제2 게이트 적층물(G11, G22) 위로 주어진 길이 만큼 확장되어 있다. 그러나 제1 및 제2 하부 전극 패드층(46a, 46b)은 주어진 간격으로 이격되어 있다. 제1 하부 전극 패드층(46a) 상에 제1 MTJ 셀(48a)이 구비되어 있고, 제2 하부 전극 패드층(46b) 상에 제2 MTJ 셀(48b)이 구비되어 있다. 제1 및 제2 MTJ 셀(48a, 48b)은 각각 제1 및 제2 도전성 플러그(44a, 44b)로부터 주어진 거리 만큼 이격되어 있다. 제1 층간 절연층(42) 상에 제1 및 제2 하부 전극 패드층(46a, 46b)을 덮고, 제1 및 제2 MTJ 셀(48a, 48b)의 측면을 감싸는 제2 층간 절연층(50)이 형성되어 있다. 제2 층간 절연층(50) 상에는 이격된 제1 및 제2 상부 전극 패드층(52a, 52b)이 구비되어 있다. 제1 및 제2 상부 전극 패드층(52a, 52b)은 제2 자기장 발생 수단으로 사용된다. 제1 및 제2 상부 전극 패드층(52a, 52b)은 각각 제1 및 제2 하부 전 극 패드층(46a, 46b)과 대응되는 위치에 구비되어 있다. 제1 상부 전극 패드층(52a)은 제1 MTJ 셀(48a)의 상부면과 접촉되어 있고, 제2 상부 전극 패드층(52b)은 제2 MTJ 셀(48b)의 상부면과 접촉되어 있다. 제1 및 제2 상부 전극 패드층(52a, 52b)은 각각 제1 및 제2 도전성 플러그(44a, 44b) 위쪽으로 확장되어 있다. 제2 층간 절연층(50) 상에 제1 및 제2 상부 전극 패드층(52a, 52b)을 덮는 제3 층간 절연층(56)이 존재한다. 제3 층간 절연층(56)에 제1 MTJ 셀(48a)로부터 이격된, 제1 상부 전극 패드층(52a)의 일부가 노출되는 비어홀(h33)과 제2 MTJ 셀(48b)로부터 이격된, 제2 상부 전극 패드층(52b)의 일부가 노출되는 비어홀(h44)이 형성되어 있다. 제3 층간 절연층(56) 상에 비어홀들(h33, h44)을 통해서 노출된 제1 및 제2 상부 전극 패드층(52a, 52b)과 접촉되는 비트라인(BL))이 구비되어 있다.
도 9에 도시한 바와 같은 자기 메모리 소자는 논리 소자로써 사용될 수 있다.
한편, 도 9에서 제1 및 제2 하부 전극 패드층(46a, 46b) 아래에 각각 디지트 라인이 구비될 수도 있다.
다음에는 상술한 본 발명의 자기 메모리 소자의 특성에 대해 설명한다.
도 10은 디지트 라인을 구비하지 않고, 하부 전극 패드층(폭:0.82㎛)을 구비하는 본 발명의 자기 메모리 소자의 MTJ 셀(사이즈: 0.3㎛×0.4㎛)에 인가되는 바이어스 전압에 따른 MTJ 셀의 자기 저항의 변화를 보여준다.
도 10에서 제1 그래프(G1)는 MTJ 셀의 프리 자성막의 자기 분극 방향과 핀드막의 자기 분극 방향이 동일할 때의 자기 저항 변화를 나타내고, 제2 그래프(G2)는 프리 자성막의 자기 분극 방향과 핀드막의 자기 분극 방향이 반대일 때의 자기 저항 변화를 나타낸다. 참조부호 P1과 P2는 MTJ 셀이 반전되는 두 위치를 나타낸다.
도 10을 참조하면, MTJ 셀의 자기 분극은 바이어스 전압이 0.5V 정도일 때 반전되는데, 이때의 자기 저항은 600Ω 정도이므로, 반전에 필요한 전류는 0.8mA 정도로 매우 낮은 것을 알 수 있다.
도 11은 상부 및 하부 전극 패드층(46, 52) 중에서 하부 전극 패드층(46)만 구비하는 도 7에 도시한 자기 메모리 소자에 대해서 하부 전극 패드층(46)이 주어진 폭을 가질 때, 하부 전극 패드층(46)의 두께 변화에 따라 하부 전극 패드층(46) 둘레에 발생되는 자기장의 세기 변화를 보여준다.
도 11에서 제1 내지 제5 그래프(GR1...GR5)는 각각 하부 전극 패드층(46)의 폭이 50nm, 100nm, 200nm, 400nm 및 1000nm일 때, 단위 전류당 자기장 세기의 변화를 나타낸다. 도 30을 참조하면, 하부 전극 패드층(46)의 폭이 좁고 두께가 얇을 수록 하부 전극 패드층(46) 둘레에 발생되는 단위 전류당 자기장의 세기가 증가하는 것을 알 수 있다. 이러한 현상은 특히, 하부 전극 패드층(46)의 폭이 100nm이하일 때, 두드러진 것을 볼 수 있다.
도 11의 결과로부터 도 7에 도시한 자기 메모리 소자의 경우, 하부 전극 패드층(46)의 폭과 두께를 얇게 함으로써, 단위 전류당 최대 자기장 세기를 증가시킬 수 있고, 따라서 하부 전극 패드층(46)에서 발생되는 국소 자기장만으로도 MTJ 셀(48)의 자기 분극을 충분히 반전시킬 수 있음을 알 수 있다. 또한, 하부 전극 패드층(46) 둘레의 단위 전류당 최대 자기장의 세기가 크므로, 구동 전력을 낮출 수 있 음을 알 수 있다. 이러한 결과는 본 발명의 다른 자기 메모리 소자에도 동일하게 적용될 수 있다.
도 12는 도 11과 동등한 결과를 다르게 표현한 것으로써, 하부 전극 패드층(46)이 주어진 두께를 갖고 있을 때, 하부 전극 패드층(46)의 폭의 변화에 따른 하부 전극 패드층(46) 둘레에 발생되는 단위 전류당 최대 자기장 세기의 변화를 보여준다.
도 12에서 제1 내지 제5 그래프(G1a, G2a, G3a, G4a, G5a)는 각각 하부 전극 패드층(46)의 두께가 10nm, 20nm, 50nm, 100nm, 200nm일 때, 하부 전극 패드층(46) 둘레에 발생되는 단위 전류당 최대 자기장 세기를 변화를 나타낸다.
도 12를 참조하면, 하부 전극 패드층(46)이 주어진 두께를 가질 때, 하부 전극 패드층(46)의 폭을 좁게 함으로써, 하부 전극 패드층(46) 둘레에 발생되는 최대 자기장의 세기는 증가함을 알 수 있다.
도 13 내지 도 16은 디지트 라인과 함께 하부 전극 패드층을 구비하는 본 발명의 자기 메모리 소자의 MTJ 셀에 인가되는 바이어스 전압에 따른 자기 저항의 변화를 보여준다.
도 13 내지 도 16의 각 도면에서 그래프 하나하나는 서로 다른 MTJ 셀에 대한 것으로써, MTJ 셀 마다 자기 저항의 변화가 조금씩 다른 것을 볼 수 있다.
도 13 내지 도 16에 도시한 자기 저항의 측정에는 0.3㎛×0.8㎛의 사이즈를 갖는 MTJ 셀을 사용하였고, 하부 전극 패드층의 폭은 1.12㎛ 정도로 하였다.
도 13은 디지트 라인에 전류가 흐르지 않을 때의 자기 저항 변화를 보인 것 이고, 도 14는 디지트 라인에 5.2mA 정도의 전류를 흘렸을 때의 자기 저항의 변화를 보인 것이다.
또한, 도 15 및 도 16은 각각 디지트 라인에 7.5mA와 10mA 정도의 전류를 흘렸을 때의 자기 저항의 변화를 보인 것이다.
도 15 내지 도 16을 참조하면, 디지트 라인에 흐르는 전류가 증가할 수록 반전에 필요한 전압은 낮아지는 것을 알 수 있다.
다음에는 도 5에 도시한 본 발명의 자기 메모리 소자의 제조 방법에 대해 설명한다.
도 17을 참조하면, 기판(40)을 활성영역과 필드 영역으로 구분한 다음, 상기 필드 영역에 소정 형태의 소자 분리막(미도시)을 형성한다. 기판(40)은 반도체 기판, 예컨대 실리콘 p형 또는 n형 실리콘 기판일 수 있다. 상기 활성영역의 소정 영역 상에 게이트 적층물(G1)을 형성한다. 게이트 적층물(G1)은 기판(40)의 전면에 게이트 절연막, 게이트 전극용 도전층 및 게이트 보호막을 순차적으로 적층하고, 상기 게이트 보호막 상에 게이트 적층물(G1)이 형성될 영역을 한정하는 마스크(미도시)를 형성한 다음, 상기 순차적으로 적층된 물질층을 역순으로 식각하여 형성할 수 있다. 상기 식각 후 상기 마스크는 제거한다. 게이트 적층물(G1)은 측면에 스페이서를 구비하고 있으나, 도시하지 않았다.
이와 같이 게이트 적층물(G1)을 형성한 후, 이온 도핑 공정을 거쳐서 게이트 적층물(G1) 양측에 소오스 및 드레인(S1, D1)을 형성한다. 이렇게 해서 기판(40)에 전계 효과 트랜지스터가 형성된다.
도 9에 도시한 자기 메모리 소자의 형성을 위해서는 기판(40)에 상기 전계 효과 트랜지스터의 드레인(D1)을 공통으로 사용하는 전계 효과 트랜지스터를 하나 더 형성한다.
계속해서, 기판(40) 상에 상기 트랜지스터를 덮는 제1 절연층(42a)을 형성하고, 그 상부면을 평평하게 한다. 이어서 제1 절연층(42a)의 소정 영역 상에 디지트 라인(DL)을 형성한다. 디지트 라인(DL)은 게이트 적층물(G1) 바로 위쪽에 형성할 수 있으나, 점선(DL')으로 도시한 바와 같이 드레인(D1) 위쪽에 형성할 수도 있다.
다음, 도 18을 참조하면, 제1 절연층(42a) 상에 디지트 라인(DL)을 덮는 제2 절연층(42b)을 형성하고, 그 상부면을 평평하게 한다. 제2 절연층(42b) 상에 소오스(S1) 위쪽에 형성된 제2 절연층(42b)의 소정 영역이 노출되도록 감광막 패턴(PR1)을 형성한다. 감광막 패턴(PR1)을 식각 마스크로 하여 제2 절연층(42b)의 노출된 부분을 식각한다. 이후, 감광막 패턴(PR1)을 제거한다. 상기 식각은 소오스(S1)가 노출될 때까지 실시한다. 상기 식각에 의해 도 19에 도시한 바와 같이, 제1 및 제2 절연층(42a, 42b)으로 이루어진 제1 층간 절연층(42)에 소오스(S1)가 노출되는 비어홀(h1)이 형성된다. 비어홀(h1)을 형성한 다음, 비어홀(h1)은 도전성 플러그(44)로 채운다. 도전성 플러그(44) 형성 전후에 오믹 콘택 공정을 실시할 수 있다.
다음, 도 20을 참조하면, 제2 절연층(42b) 상에 하부 전극 패드층(46)을 형성한다. 하부 전극 패드층(46)은 도전성 플러그(44)의 노출된 전면과 접촉되게 형성하고, 또한 디지트 라인(DL) 위로 확장되도록 형성한다. 이와 같은 하부 전극 패드층(46)은 제2 절연층(42b) 상에 하부 전극용 물질층을 형성한 다음, 사진 및 식각 공정을 적용하여 상기 하부 전극용 물질층을 하부 전극 패드층(46)의 형태로 패터닝하여 형성할 수 있다. 이 과정에서 상기 하부 전극용 물질층은 가능한 얇게 형성하는 것이 바람직하다. 예를 들면, 상기 하부 전극용 물질층은 100nm이하의 두께, 바람직하게는 0＜두께≤100nm로 형성할 수 있다. 또한, 상기 하부 전극용 물질층을 패터닝하는 단계에서 하부 전극 패드층(46)의 폭도 가능한 좁게, 예컨대 0＜폭≤100nm로 형성한다. 이와 같이 하부 전극 패드층(46)의 두께와 폭을 좁게 형성함으로써, 하부 전극 패드층(46)에 전류가 인가되었을 때, 하부 전극 패드층(46)으로부터 발생되는 자기장은 하부 전극 패드층(46) 상에 형성되는 MTJ 셀(48)에 집중될 수 있다. 하부 전극 패드층(46)을 형성한 후, 하부 전극 패드층(46)상에 피닝막(pinning layer), 핀드막(pinned layer), 터널링막(tunneling layer), 프리 자성막(free magnetic layer) 등을 포함하는 MTJ 셀(48)을 형성한다. MTJ 셀(48)의 형성 방법은 널리 알려져 있으므로 그에 대한 상세한 설명은 생략한다. MTJ 셀(48)은 도전성 플러그(44)로부터 이격된, 하부 전극 패드층(46)의 끝단에 형성할 수 있다. 이때, 하부 전극 패드층(46)은 디지트 라인(DL) 바로 위쪽에 위치하도록 형성하는 것이 바람직하다. 따라서 디지트 라인(DL)이 도 17에 점선(DL)으로 도시한 바와 같이 드레인(D1) 위쪽에 형성된 경우, 하부 전극 패드층(46) 역시 이러한 디지트 라인(DL) 위로 확장되게 형성하고, MTJ 셀(48)도 디지트 라인(DL) 위쪽에 오도록 형성할 수 있다.
다음, 도 21을 참조하면, 제1 층간 절연층(42) 상에 하부 전극 패드층(46) 및 MTJ 셀(48)을 덮는 제2 층간 절연층(50)을 형성한다. 제2 층간 절연층(50)은 제 1 층간 절연층(42)과 동일한 물질로 형성할 수 있다. 제2 층간 절연층(50)을 형성한 후, 그 상부면을 MTJ 셀(48)이 노출될 때까지 연마한다. 이어서 제2 층간 절연층(50) 상에 MTJ 셀(48)의 노출된 전면과 접촉되는 상부 전극 패드층(52)을 형성한다. 상부 전극 패드층(52)은 하부 전극 패드층(46)과 동일한 역할을 한다. 그러므로 상부 전극 패드층(52)은 하부 전극 패드층(46)과 기하학적 형태가 같도록 그리고 하부 전극 패드층(46) 바로 위쪽에 형성하는 것이 바람직하다. 또한, 상부 전극 패드층(52)은 하부 전극 패드층(46)과 동일한 방식으로 형성할 수 있다.
다음, 도 22를 참조하면, 제2 층간 절연층(50) 상에 상부 전극 패드층(52)을 덮는 제3 층간 절연층(54)을 형성한다. 이때, 제3 층간 절연층(54)은 상부 전극 패드층(52)의 상부면과 제3 층간 절연층(54)의 상부면사이의 간격(t)이 후속 식각 공정이 진행된 후에도 300nm∼900nm가 될 수 있는 두께로 형성한다. 간격(t)은 후속 공정에서 형성될 비트라인으로부터 발생되는 자기장이 MTJ 셀(48)에 미치는 영향을 고려하여 달라질 수 있다. 예컨대, 간격(t)에서 비트라인으로부터 발생되는 자기장이 MTJ 셀(48)의 프리 자성막의 자기 분극 정렬에 영향을 줄 수 있다면, 간격(t)은 300nm보다 크게 하고, 반대의 경우, 300nm보다 작게 할 수 있다. 계속해서, 제3 층간 절연층(54) 상에 제3 층간 절연층(54)의 소정 영역을 노출시키는 감광막 패턴(PR2)을 형성한다. 감광막 패턴(PR2)은 상부 전극 패드층(52) 중에서 도전성 플러그(44) 위쪽에 형성된 부분을 노출시키기 위한 것이다. 따라서 감광막 패턴(PR2)은 상부 전극 패드층(52)의 노출시키고자 하는 부분을 덮는 제3 층간 절연층(54)의 일부가 노출되도록 형성한다. 이렇게 형성된 감광막 패턴(PR2)을 식각 마스크로 하여 제3 층간 절연층(54)의 노출된 부분을 식각한다. 상기 식각은 상부 전극 패드층(52)이 노출될 때까지 실시한다. 이후, 감광막 패턴(PR2)을 제거한다. 상기 식각 결과, 도 23에 도시한 바와 같이, 제3 층간 절연층(54)에 도전성 플러그(44)에 대응되는 상부 전극 패드층(52)의 소정 영역이 노출되는 비어홀(h2)이 형성된다. 비어홀(h2) 형성 후, 제3 층간 절연층(54) 상에 비어홀(h2)을 채우면서 상부 전극 패드층(52)의 노출된 부분과 접촉되도록 비트라인(BL)을 형성한다.
한편, 도 7, 도 8에 도시한 자기 메모리 소자는 상부 및 하부 전극 패드층(52, 46) 중에서 어느 하나만 구비하는데 특징이 있다. 따라서 도 7 및 도 8에 도시한 자기 메모리 소자의 제조 방법은 상부 및 하부 전극 패드층(52, 46)을 모두 포함하는 도 5의 자기 메모리 소자의 제조 방법에서 상부 전극 패드층(52) 또는 하부 전극 패드층(46)을 형성하는 과정을 생략한 것과 동일하게 된다. 이에 따라 도 7 및 도 8에 도시한 자기 메모리 소자의 제조 방법에 대한 설명은 생략한다.
또한, 도 9에 도시한 자기 메모리 소자의 구성을 고려할 때, 도 9의 자기 메모리 소자의 제조 방법 또한 도 5의 자기 메모리 소자에 대한 제조 방법과 크게 다르지 않으므로, 도 9의 자기 메모리 소자의 제조 방법에 대한 자세한 설명은 생략한다.
다음에는 이렇게 형성된 본 발명의 메모리 소자의 동작 방법을 설명한다.
<쓰기>
도 24를 참조하면, 트랜지스터(T)를 온(ON) 상태로 유지한다. 이어서, 비트라인(WL)과 트랜지스터(T)사이에 소정의 쓰기 전압(Vw)을 인가한다. 상기 쓰기 전 압(Vw)에 의해 비트라인(BL), 상부 전극 패드층(52), MTJ 셀(48), 하부 전극 패드층(46), 도전성 플러그(44) 및 트랜지스터(T)를 경유하는 쓰기 전류(Iw)가 흐른다. 쓰기 전류(Iw)의 흐르는 방향은 도 26에 도시한 바와 반대일 수도 있다. 쓰기 전류(Iw)에 의해 상부 전극 패드층(52) 및 하부 전극 패드층(46) 둘레에 자기장(H1, H2)이 생성된다. 자기장(H1, H2)의 방향은 동일하고, 이러한 자기장(H1, H2)에 의해 MTJ 셀(48)의 프리 자성막의 자기 분극은 자기장(H1, H2)의 방향으로 정렬된다. 이러한 정렬에 의해 상기 프리 자성막의 자기 분극이 MTJ 셀(48)의 핀드막(미도시)의 자기 분극 방향과 동일하게 정렬되었을 때, 본 발명의 메모리 소자에 소정의 비트 데이터, 예컨대 1이 기록된 것으로 간주한다. 그리고 상기 정렬 과정을 통해서 상기 프리 자성막의 자기 분극이 MTJ 셀(48)의 상기 핀드막의 자기 분극 방향과 반대로 정렬되었을 때, 본 발명의 메모리 소자에 소정의 비트 데이터, 예컨대 0이 기록된 것으로 간주한다. 비트라인(BL)에도 읽기 전류(Iw)가 흐르기 때문에, 비트라인(BL) 둘레에도 자기장(미도시)이 생성되지만, 비트라인(BL)의 두께가 두껍고, 또한 비트라인(BL)과 MTJ 셀(48)사이의 간격이 충분히 넓기 때문에, MTJ 셀(48)에 대한 비트라인(BL) 둘레에 생성된 자기장의 영향은 무시할 수 있다.
이와 같은 쓰기 과정에서 MTJ 셀(48)의 상기 프리 자성막의 자기 분극 방향을 반대로 바꾸기 위해서는 비트라인(BL)과 트랜지스터(T)사이에 흐르는 쓰기 전류(Iw)의 흐름 방향을 반대로 한다. 또한, 상술한 쓰기 과정에 디지트 라인(DL)을 함께 사용할 경우, 쓰기 전압(Vw)은 낮출 수 있다.
<읽기>
도 24를 또 참조하면, 트랜지스터(T)를 온(ON) 상태로 유지하고, 상부 및 하부 전극 패드층(52, 46)사이에 소정의 읽기 전압(Vr)을 인가한다. 읽기 과정에서 MTJ 셀(48)에 기록된 비트 데이터가 바뀌거나 소실되는 것을 방지하기 위해, 곧 읽기 전압(Vr)에 의해 흐르는 전류에 의해 프리 자성막의 자기 분극 방향이 달라지는 것을 방지하기 위해, 읽기 전압(Vr)은 쓰기 동작에서 상부 및 하부 전극 패드층(52, 46)사이에 인가되는 쓰기 전압(Vw)보다 작은 것이 바람직하다.
이와 같이 읽기 전압(Vr)을 인가한 후, 트랜지스터(T)의 드레인(D1)에 연결된 센싱 수단(미도시)을 이용하여 MTJ 셀(48)을 통과한 전류를 측정한다. 측정된 전류는 기준 셀로부터 측정된 전류와 비교되고, 그 결과에 따라 MTJ 셀(48)에 기록된 비트 데이터가 무엇인지 판독된다. 예컨대, 측정된 전류가 기준 셀로부터 측정된 전류보다 큰 경우, MTJ 셀(48)에 비트 데이터 1이 기록된 것으로 읽고, 측정된 전류가 기준 셀로부터 측정된 전류보다 작은 경우, MTJ 셀(48)에 비트 데이터 0이 기록된 것으로 읽는다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 디지트 라인의 구성을 다르게 할 수 있을 것이고, 상부 및 하부 전극 패드층(52, 46)을 다층으로 하거나 그 재질을 구체화할 수도 있을 것이다. 또한, 비트 라인(BL)과 상부 전극 패드층(52)사이에 비트라인(BL)으로부터 발생되는 자기장의 차단 효과를 더욱 높이기 위한 차폐 수단을 더 구비할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자기 메모리 소자는 MTJ 셀의 프리 자성막의 자기 분극을 제어하기 위한 수단으로써, MTJ 셀의 상부 및/또는 하부에 상부 및/또는 하부 전극 패드층을 구비한다.
쓰기 동작에서 선택된 MTJ 셀에 연결된 트랜지스터는 온 상태로 되고, 전류는 상기 상부 전극 패드층과 MTJ 셀과 하부 전극 패드층을 경유해서 흐르는데, 이 과정에서 상부 및 하부 전극 패드층 둘레에 발생되는 자기장에 의해 MTJ 셀의 프리 자성막의 자기 분극이 스위칭되어 비트 데이터가 기록된다.
이와 같이, 본 발명의 자기 메모리 소자는 비트라인에서 발생된 자기장을 이용하는 것이 아니라 MTJ 셀의 상부 및 하부에 각각 접촉된 상부 및 하부 전극 패드층에서 발생되는 자기장을 이용하여 비트 데이터를 기록하므로, 선택된 MTJ 셀에만 비트 데이터를 기록할 수 있고, 이 과정에서 선택되지 않은 MTJ 셀에 비트 데이터가 기록되는 것을 방지할 수 있다. 이것은 곧 본 발명의 자기 메모리 소자가 높은 선택성을 갖고 있음을 의미한다.
또한, 상기 상부 및 하부 전극 패드층의 두께가 0＜두께≤100nm로 얇고 폭도 0＜폭≤100nm로 좁다. 그러므로 상기 상부 및 하부 전극 패드층의 단위 전류당 발생되는 자기장의 세기를 크게 할 수 있다. 이것은 곧 비트 데이터를 기록하는데 사용되는 전류를 낮출 수 있음을 의미하는 바, 결과적으로 자기 메모리 소자의 구동 전력을 줄일 수 있다.

Claims (52)

  1. 기판;
    상기 기판에 구비된 제1 트랜지스터;
    데이터가 기록되는 제1 자기 터널 접합(Magnetic Tunneling Junction) 셀; 및
    상기 제1 MTJ 셀의 국소 영역에 상기 제1 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 제1 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  2. 제 1 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  3. 제 1 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  4. 제 1 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층; 및
    일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  5. 제 2 항에 있어서, 상기 하부 전극 패드층 아래에 상기 제1 MTJ 셀 전체에 작용하는 자기장을 발생시키는 제2 자기장 발생수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  6. 제 4 항에 있어서, 상기 하부 전극 패드층 아래에 상기 제1 MTJ 셀 전체에 작용하는 자기장을 발생시키는 제2 자기장 발생수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 제2 자기장 발생 수단은 디지트 라인(digit line)인 것을 특징으로 하는 자기 메모리 소자.
  8. 제 2 항 또는 제 4 항에 있어서, 상기 하부 전극 패드층의 두께는 0＜두께≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  9. 제 3 항 또는 제 4 항에 있어서, 상기 상부 전극 패드층의 두께는 0＜두께≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  10. 제 2 항 또는 제 4 항에 있어서, 상기 하부 전극 패드층의 폭은 0＜두께≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  11. 제 3 항 또는 제 4 항에 있어서, 상기 상부 전극 패드층의 폭은 0＜두께≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  12. 제 2 항에 있어서, 상기 제1 MTJ 셀의 윗면에 연결되는 비트라인은 상기 제1 MTJ 셀과 300nm∼900nm 이격된 것을 특징으로 하는 자기 메모리 소자.
  13. 제 3 항 또는 제 4 항에 있어서, 상기 상부 전극 패드층과 상기 비트라인은 300nm∼900nm 이격된 것을 특징으로 하는 자기 메모리 소자.
  14. 제 1 항에 있어서, 상기 제1 트랜지스터와 한 조를 이루는 제2 트랜지스터;
    상기 제1 MTJ 셀과 한 조를 이루는 제2 MTJ 셀; 및
    상기 제1 자기장 발생수단과 한 조를 이루며, 상기 제2 MTJ 셀의 국소 영역에 상기 제2 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 제2 MTJ 셀에 연결된 제2 자기장 발생수단을 더 포함하는 것을 특징으로 하는 자기 메모리 소자.
  15. 제 14 항에 있어서, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제2 트랜지스터에 연결된 하부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  16. 제 14 항에 있어서, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  17. 제 14 항에 있어서, 상기 제2 자기장 발생수단은 일단이 상기 제2 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층; 및
    일단이 상기 제2 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제2 트랜지스터에 연결된 하부 전극 패드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  18. 제 15 항에 있어서, 상기 하부 전극 패드층 아래에 상기 제2 MTJ 셀 전체에 작용하는 자기장을 발생시키는 자기장 발생수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  19. 제 17 항에 있어서, 상기 하부 전극 패드층 아래에 상기 제2 MTJ 셀 전체에 작용하는 자기장을 발생시키는 자기장 발생수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  20. 제 15 항 또는 제 17 항에 있어서, 상기 하부 전극 패드층의 두께와 폭은 각각 0＜두께≤100nm와 0＜폭≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  21. 제 16 항 또는 제 17 항에 있어서, 상기 상부 전극 패드층의 두께와 폭은 각각 0＜두께≤100nm와 0＜폭≤100nm인 것을 특징으로 하는 자기 메모리 소자.
  22. 제 15 항에 있어서, 상기 제2 MTJ 셀의 윗면에 연결되는 비트라인은 상기 제2 MTJ 셀과 300nm∼900nm 이격된 것을 특징으로 하는 자기 메모리 소자.
  23. 제 16 항 또는 제 17 항에 있어서, 상기 상부 전극 패드층과 상기 비트라인은 300nm∼900nm 이격된 것을 특징으로 하는 자기 메모리 소자.
  24. 제 14 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  25. 제 14 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결되는 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자.
  26. 제 14 항에 있어서, 상기 제1 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 윗면에 접촉되어 있고, 타단이 비트라인에 연결된 상부 전극 패드층; 및
    일단이 상기 제1 MTJ 셀의 밑면에 접촉되어 있고, 타단이 상기 제1 트랜지스터에 연결된 하부 전극 패드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  27. 기판에 트랜지스터를 형성하는 제1 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단계;
    상기 제1 층간 절연층에 상기 트랜지스터의 소오스가 노출되는 비어홀을 형성하는 제3 단계;
    상기 비어홀을 도전성 플러그로 채우는 제4 단계;
    상기 제1 층간 절연층 상에 상기 도전성 플러그와 접촉되는 제1 자기장 발생 수단을 형성하는 제5 단계; 및
    상기 도전성 플러그로부터 이격된 상기 제1 자기장 발생 수단 상에 MTJ 셀을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 제1 자기장 발생수단은 상기 도전성 플러그와 상기 MTJ 셀을 연결하는 하부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자의 제 조방법.
  29. 제 28 항에 있어서, 상기 하부 전극 패드층의 폭과 두께는 각각 0＜폭≤100nm와 0＜두께≤100nm로 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  30. 제 27 항에 있어서, 상기 제2 단계는,
    상기 기판 상에 상기 트랜지스터를 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 자기장 발생 수단과 직교하는 제2 자기장 발생 수단을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 제2 자기장 발생 수단을 덮는 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  31. 제 30 항에 있어서, 제2 자기장 발생 수단은 상기 제1 MTJ 셀의 하드 축 방향으로 자기장을 발생시키는 도전성 배선인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  32. 제 27 항에 있어서, 상기 제1 층간 절연층 상에 상기 제1 자기장 발생 수단 및 상기 MTJ 셀을 덮는 제2 층간 절연층을 형성하는 제7 단계;
    상기 제2 층간 절연층에 상기 MTJ 셀의 상부면이 노출되는 비어홀을 형성하는 제8 단계; 및
    상기 제2 층간 절연층 상에 상기 비어홀을 채우는 비트라인을 형성하는 제9 단계를 더 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  33. 제 32 항에 있어서, 상기 MTJ 셀과 상기 비트라인은 300nm∼900nm 이격되게 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  34. 제 27 항에 있어서, 상기 제1 층간 절연층 상에 제1 자기장 발생 수단을 덮고 상기 MTJ 셀을 덮는 제2 층간 절연층을 형성하는 제7 단계;
    상기 제2 층간 절연층을 상기 MTJ 셀의 상부면이 노출될 때까지 평탄화하는 제8 단계;
    상기 제2 층간 절연층 상에 MTJ 셀의 노출된 상부면과 일단이 접촉되는 제2 자기장 발생수단을 형성하는 제9 단계;
    상기 제2 층간 절연층 상에 상기 제2 자기장 발생수단을 덮는 제3 층간 절연층을 형성하는 제10 단계;
    상기 제3 층간 절연층에 상기 제2 자기장 발생수단의 타단이 노출되는 비어홀을 형성하는 제11 단계; 및
    상기 제3 층간 절연층 상으로 상기 제2 자기장 발생수단이 노출되는 비어홀을 채우는 비트라인을 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  35. 제 34 항에 있어서, 상기 제1 및 제2 자기장 발생수단은 수직으로 나란히 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  36. 제 34 항에 있어서, 상기 제2 자기장 발생수단은 상기 비트라인과 300nm∼900nm 이격되게 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  37. 제 34 항에 있어서, 상기 제2 자기장 발생수단은 상기 비트라인과 상기 MTJ 셀의 상부면을 연결하는 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  38. 제 37 항에 있어서, 상기 상부 전극 패드층의 폭과 두께는 각각 0＜폭≤100nm와 0＜두께≤100nm로 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  39. 제 27 항에 있어서, 상기 트랜지스터는 드레인을 공유하는 제1 및 제2 트랜지스터이고, 상기 비어홀은 상기 제1 및 제2 트랜지스터의 각 소오스가 노출되는 제1 및 제2 비어홀이고, 상기 도전성 플러그는 상기 제1 및 제2 비어홀을 채우는 제1 및 제2 도전성 플러그이고, 상기 제1 자기장 발생수단은 일단이 상기 제1 도전성 플러그와 접촉되는 제1 하부 전극 패드층 및 일단이 상기 제2 도전성 플러그와 접촉되는 제2 하부 전극 패드층이며, 상기 MTJ 셀은 상기 제1 하부 전극 패드층의 타단 상에 형성되는 제1 MTJ 셀과 상기 제2 하부 전극 패드층의 타단 상에 형성되 는 제2 MTJ 셀인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  40. 제 34 항에 있어서, 상기 트랜지스터는 드레인을 공유하는 제1 및 제2 트랜지스터이고, 상기 비어홀은 상기 제1 및 제2 트랜지스터의 각 소오스가 노출되는 제1 및 제2 비어홀이고, 상기 도전성 플러그는 상기 제1 및 제2 비어홀을 채우는 제1 및 제2 도전성 플러그이고, 상기 제1 자기장 발생수단은 일단이 상기 제1 도전성 플러그와 접촉되는 제1 하부 전극 패드층 및 일단이 상기 제2 도전성 플러그와 접촉되는 제2 하부 전극 패드층이고, 상기 MTJ 셀은 상기 제1 하부 전극 패드층의 타단 상에 형성되는 제1 MTJ 셀과 상기 제2 하부 전극 패드층의 타단 상에 형성되는 제2 MTJ 셀이며, 상기 제2 자기장 발생수단은 일단이 상기 제1 MTJ 셀의 상부면과 접촉되고 타단이 상기 비트라인에 연결되는 제1 상부 전극 패드층 및 일단이 상기 제2 MTJ 셀의 상부면과 접촉되고 타단이 상기 비트라인에 연결되는 제2 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  41. 제 40 항에 있어서, 제1 및 제2 하부 전극 패드층과 상기 제1 및 제2 상부 전극 패드층은 동일한 두께와 동일한 폭으로 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  42. 기판에 트랜지스터를 형성하는 제1 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 제2 단 계;
    상기 제1 층간 절연층에 상기 트랜지스터의 소오스가 노출되는 비어홀을 형성하는 제3 단계;
    상기 비어홀을 도전성 플러그로 채우는 제4 단계;
    상기 제1 층간 절연층 상에 상기 도전성 플러그의 상부면을 덮는 MTJ 셀을 형성하는 제5 단계;
    상기 제1 층간 절연층 상에 상기 MTJ 셀의 측면을 감싸는 제2 층간 절연층을 형성하는 제6 단계; 및
    상기 제2 층간 절연층 상에 일단은 상기 MTJ 셀의 상부면과 접촉되고, 타단은 비트라인에 연결되는 제1 자기장 발생 수단을 형성하는 제7 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  43. 제 42 항에 있어서, 상기 제1 자기장 발생수단은 상부 전극 패드층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  44. 제 43 항에 있어서, 상기 상부 전극 패드층의 두께 및 폭은 각각 0＜두께≤100nm와 0＜폭≤100nm로 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  45. 기판; 상기 기판에 구비된 트랜지스터; 데이터가 기록되는 MTJ(Magnetic Tunneling Junction) 셀; 및 상기 MTJ 셀의 국소 영역에 상기 MTJ 셀의 자기 분극 을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 자기 메모리 소자의 동작 방법에 있어서,
    상기 트랜지스터를 온(ON) 상태로 유지하는 제1 단계; 및
    상기 제1 자기장 발생 수단 및 상기 MTJ 셀을 경유하는 쓰기 전류를 인가하는 제2 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  46. 제 45 항에 있어서, 상기 제 1 자기장 발생 수단 아래에 제2 자기장 발생 수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  47. 제 46 항에 있어서, 상기 제2 단계에서 상기 제2 자기장 발생 수단에 상기 쓰기 전류와 직교하는 방향으로 전류를 흐르게 하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  48. 제 45 항에 있어서, 상기 제1 자기장 발생 수단은,
    일단이 상기 트랜지스터에 연결되고, 타단 상에 상기 MTJ 셀이 형성된 하부 전극 패드층 및 일단이 상기 MTJ 셀의 윗면에 접촉되고 타단이 비트라인에 연결된 상부 전극 패드층 중 적어도 어느 하나인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  49. 기판; 상기 기판에 구비된 트랜지스터; 상기 트랜지스터와 비트라인사이에 구비되어 데이터가 기록되는 MTJ(Magnetic Tunneling Junction) 셀; 및 상기 MTJ 셀의 국소 영역에 상기 MTJ 셀의 자기 분극을 반전시킬 수 있을 정도의 자기장을 발생시키도록 상기 MTJ 셀에 연결된 제1 자기장 발생수단을 포함하는 자기 메모리 소자의 동작 방법에 있어서,
    상기 트랜지스터를 온(ON) 상태로 유지하는 제1 단계; 및
    상기 비트라인과 상기 트랜지스터사이에 상기 제1 자기장 발생 수단, 상기 MTJ 셀을 경유하는 읽기 전류를 흐르게 하는 제2 단계를 포함하되,
    상기 읽기 전류는 상기 MTJ 셀에 데이터를 기록하는데 필요한 최소 쓰기 전류보다 작게 흐르게 하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  50. 제 49 항에 있어서, 상기 제 1 자기장 발생 수단 아래에 제2 자기장 발생 수단이 더 구비된 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  51. 제 50 항에 있어서, 상기 제2 단계에서 상기 제2 자기장 발생 수단에 상기 쓰기 전류와 직교하는 방향으로 전류를 흐르게 하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  52. 제 49 항에 있어서, 상기 제1 자기장 발생 수단은,
    일단이 상기 트랜지스터에 연결되고, 타단 상에 상기 MTJ 셀이 형성된 하부 전극 패드층 및 일단이 상기 MTJ 셀의 윗면에 접촉되고 타단이 비트라인에 연결된 상부 전극 패드층 중 적어도 어느 하나인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
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JP2005350513A JP5020507B2 (ja) 2004-12-03 2005-12-05 磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4716867B2 (ja) * 2003-06-24 2011-07-06 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｆｅｔベースの磁気ランダム・アクセス・メモリ・デバイス用の自己整列型導電線およびこれを形成する方法
JP4444257B2 (ja) * 2006-09-08 2010-03-31 株式会社東芝 スピンｆｅｔ
JP2008130807A (ja) * 2006-11-21 2008-06-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP4575396B2 (ja) * 2007-01-24 2010-11-04 株式会社日立製作所 磁気ヘッド及び磁気記録再生装置
EP2124228B1 (en) * 2008-05-20 2014-03-05 Crocus Technology Magnetic random access memory with an elliptical junction
US20110255021A1 (en) * 2009-01-08 2011-10-20 Sharp Kabushiki Kaisha Array substrate for liquid crystal panel, and liquid crystal display device comprising the substrate
US9728240B2 (en) * 2009-04-08 2017-08-08 Avalanche Technology, Inc. Pulse programming techniques for voltage-controlled magnetoresistive tunnel junction (MTJ)
US8248836B2 (en) * 2009-07-13 2012-08-21 Seagate Technology Llc Non-volatile memory cell stack with dual resistive elements
JP2011166015A (ja) * 2010-02-12 2011-08-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012204721A (ja) * 2011-03-28 2012-10-22 Toshiba Corp 磁気記憶装置
US8750031B2 (en) * 2011-12-16 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures, methods of manufacturing thereof, test methods, and MRAM arrays
EP2722902B1 (en) * 2012-10-22 2016-11-30 Crocus Technology S.A. Self-referenced MRAM element and device having improved magnetic field
KR102245834B1 (ko) 2014-09-26 2021-04-30 삼성전자주식회사 자기기억 장치
US9704919B1 (en) * 2016-06-24 2017-07-11 Qualcomm Incorporated High aspect ratio vertical interconnect access (via) interconnections in magnetic random access memory (MRAM) bit cells
JP6280195B1 (ja) * 2016-12-16 2018-02-14 株式会社東芝 磁気メモリ
CN112768601B (zh) * 2019-11-04 2023-11-24 联华电子股份有限公司 磁阻式随机存取存储器
CN115315748A (zh) * 2020-03-27 2022-11-08 华为技术有限公司 一种磁性随机存储器及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060834A (ko) * 2001-01-12 2002-07-19 삼성전자 주식회사 자성체 메모리 소자 및 그 동작 방법
JP2003218326A (ja) 2002-01-21 2003-07-31 Sony Corp 磁気記憶装置およびその製造方法
KR100448853B1 (ko) 2002-05-20 2004-09-18 주식회사 하이닉스반도체 마그네틱 램
KR20040091941A (ko) * 2003-04-23 2004-11-03 삼성전자주식회사 이종방식으로 형성된 중간 산화막을 구비하는 자기 램 및그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6114719A (en) * 1998-05-29 2000-09-05 International Business Machines Corporation Magnetic tunnel junction memory cell with in-stack biasing of the free ferromagnetic layer and memory array using the cell
US6081445A (en) 1998-07-27 2000-06-27 Motorola, Inc. Method to write/read MRAM arrays
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
US6272041B1 (en) * 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
US6803615B1 (en) * 2001-02-23 2004-10-12 Western Digital (Fremont), Inc. Magnetic tunnel junction MRAM with improved stability
KR100399436B1 (ko) 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6385083B1 (en) * 2001-08-01 2002-05-07 Hewlett-Packard Company MRAM device including offset conductors
JP4780878B2 (ja) 2001-08-02 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4798895B2 (ja) 2001-08-21 2011-10-19 キヤノン株式会社 強磁性体メモリとその熱補助駆動方法
US6430084B1 (en) 2001-08-27 2002-08-06 Motorola, Inc. Magnetic random access memory having digit lines and bit lines with a ferromagnetic cladding layer
KR100446616B1 (ko) 2001-10-18 2004-09-04 삼성전자주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법
JP4386158B2 (ja) 2001-10-24 2009-12-16 日本電気株式会社 Ｍｒａｍ及びｍｒａｍの書き込み方法
US6483734B1 (en) * 2001-11-26 2002-11-19 Hewlett Packard Company Memory device having memory cells capable of four states
US6944048B2 (en) * 2001-11-29 2005-09-13 Kabushiki Kaisha Toshiba Magnetic random access memory
KR100450794B1 (ko) 2001-12-13 2004-10-01 삼성전자주식회사 마그네틱 랜덤 엑세스 메모리 및 그 작동 방법
EP1321944B1 (en) * 2001-12-21 2008-07-30 Kabushiki Kaisha Toshiba Magnetic random access memory
KR100505104B1 (ko) 2002-04-30 2005-07-29 삼성전자주식회사 자기 램 셀들, 그 구조체들 및 그 구동방법
JP2004103212A (ja) 2002-07-15 2004-04-02 Toshiba Corp 磁気ランダムアクセスメモリ
KR100515053B1 (ko) 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP3863484B2 (ja) 2002-11-22 2006-12-27 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
US6703654B1 (en) * 2003-02-20 2004-03-09 Headway Technologies, Inc. Bottom electrode for making a magnetic tunneling junction (MTJ)
US6952364B2 (en) * 2003-03-03 2005-10-04 Samsung Electronics Co., Ltd. Magnetic tunnel junction structures and methods of fabrication
US6667899B1 (en) 2003-03-27 2003-12-23 Motorola, Inc. Magnetic memory and method of bi-directional write current programming
JP3908685B2 (ja) * 2003-04-04 2007-04-25 株式会社東芝 磁気ランダムアクセスメモリおよびその書き込み方法
US6982445B2 (en) * 2003-05-05 2006-01-03 Applied Spintronics Technology, Inc. MRAM architecture with a bit line located underneath the magnetic tunneling junction device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060834A (ko) * 2001-01-12 2002-07-19 삼성전자 주식회사 자성체 메모리 소자 및 그 동작 방법
JP2003218326A (ja) 2002-01-21 2003-07-31 Sony Corp 磁気記憶装置およびその製造方法
KR100448853B1 (ko) 2002-05-20 2004-09-18 주식회사 하이닉스반도체 마그네틱 램
KR20040091941A (ko) * 2003-04-23 2004-11-03 삼성전자주식회사 이종방식으로 형성된 중간 산화막을 구비하는 자기 램 및그 제조 방법

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