JP2012204721A - 磁気記憶装置 - Google Patents

Abstract

【課題】集積度が高い磁気記憶装置を提供する。
【解決手段】実施形態に係る磁気記憶装置は、基板と、前記基板上に設けられた複数個の磁気抵抗効果素子と、を備える。そして、前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子は、前記基板からの距離が相互に異なる。
【選択図】図１

Description

本発明の実施形態は、磁気記憶装置に関する。

従来より、高速で、書換回数に事実上制限がない不揮発性メモリとして、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）の開発が進んでいる。ＭＲＡＭにおいては、記憶素子として、磁化方向が固定された参照層と磁化方向が回転可能な記憶層とが積層され、参照層と記憶層との間に絶縁層（バリア層）が挿入された磁気抵抗効果素子が設けられている。そして、記憶層の磁化方向を制御することによってデータを書き込み、記憶層の磁化方向と参照層の磁化方向とが平行か反平行かによって磁気抵抗効果素子の電気抵抗値が異なることを利用して、書き込んだデータを読み出すことができる。

記憶層の磁化方向を制御する方法として、ワード線及びビット線に電流を流して磁界を形成する方法が提案されている。しかし、この方法では、ワード線及びビット線の周囲に磁界を形成するための空間が必要であるため、ワード線及びビット線の配列周期を短くすることが困難であり、小型化に限界がある。そこで、近年、スピン方向が一定方向に揃えられた電子を注入することによって記憶層の磁化方向を制御するスピン注入型のＭＲＡＭが提案されている。これにより、ワード線及びビット線の配列周期を短くすることができる。

特開２００７−２８７１９３号公報

本発明の目的は、集積度が高い磁気記憶装置を提供することである。

実施形態に係る磁気記憶装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、第１の方向に延び、交互に配置されたそれぞれ複数本の第１及び第２のワード線と、前記第１及び第２のワード線上に設けられ、前記第１の方向に対して交差した第２の方向に延びる第１及び第２のビット線と、上方から見て、前記第１のワード線と前記第１のビット線との交差点毎に、前記半導体基板における前記第１のワード線の直下域を挟む領域に形成された複数対の第１のソース・ドレイン領域と、上方から見て、前記第２のワード線と前記第２のビット線との交差点毎に、前記半導体基板における前記第２のワード線の直下域を挟む領域に形成された複数対の第２のソース・ドレイン領域と、下端が各対の前記第１のソース・ドレイン領域の一方に接続されたスピン注入型の第１の磁気抵抗効果素子と、下端が各対の前記第２のソース・ドレイン領域の一方に接続されたスピン注入型の第２の磁気抵抗効果素子と、下端が各対の前記第１のソース・ドレイン領域の他方に接続された第１のコンタクトと、下端が各対の前記第２のソース・ドレイン領域の他方に接続された第２のコンタクトと、前記第１の磁気抵抗効果素子の上端、前記第２のコンタクトの上端、及び前記第２のビット線に接続された第１の上部電極と、前記第２の磁気抵抗効果素子の上端、前記第１のコンタクトの上端、及び前記第１のビット線に接続された第２の上部電極と、を備える。そして、前記第２の磁気抵抗効果素子は、前記第１の磁気抵抗効果素子よりも上方に配置されている。

実施形態に係る磁気記憶装置を例示する斜視図である。 実施形態に係る磁気記憶装置を例示する平面図である。 （ａ）は、実施形態に係る磁気記憶装置を例示する部分平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 実施形態に係る磁気記憶装置の製造方法を例示する工程図である。 （ａ）及び（ｂ）は、実施形態の作用効果を示す図であり、（ａ）は実施形態を示し、（ｂ）は比較例を示す。

以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る磁気記憶装置を例示する斜視図であり、
図２は、本実施形態に係る磁気記憶装置を例示する平面図であり、
図３（ａ）は、本実施形態に係る磁気記憶装置を例示する部分平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。

なお、図１及び図２においては、図を見やすくするために、原則として導電部分のみを示している。また、図２においては、本来、磁気抵抗効果素子はビット線及び上部電極等の影に隠れて見えないはずであるが、図示の便宜上、磁気抵抗効果素子の外縁を実線で示し、内部にハッチングを付している。ハッチングの種類は、磁気抵抗効果素子の上下方向の位置に応じて異ならせている。更に、図３（ｂ）及び（ｃ）においては、磁気記憶装置の上面も示している。

図１、図２、図３（ａ）〜（ｃ）に示すように、本実施形態に係る磁気記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０上には、下層側から順に、層間絶縁膜１１、１２、１３、１４が積層されている。以後、層間絶縁膜１１〜１４の積層方向、すなわち、シリコン基板１０の上面に対して垂直な方向を、「上下方向」という。最下層の層間絶縁膜１１内には、シリコン基板１０に接するようにゲート絶縁膜１６が設けられており、ゲート絶縁膜１６上には、それぞれ複数本のワード線ＷＬ１及びＷＬ２（以下、総称して「ワード線ＷＬ」ともいう）が設けられている。ワード線ＷＬ１及びワード線ＷＬ２は、一方向（以下、「ワード線方向」という）に延び、相互に同一の高さにおいて、交互に周期的に配置されている。

層間絶縁膜１４上には、それぞれ複数本のビット線ＢＬ１及びＢＬ２（以下、総称して「ビット線ＢＬ」ともいう）が設けられている。ビット線ＢＬ１及びビット線ＢＬ２は、ワード線方向に対して交差、例えば直交した一方向（以下、「ビット線方向」という）に延び、相互に同一の高さにおいて、交互に周期的に配置されている。

シリコン基板１０の上層部分における各ビット線ＢＬ１の直下域であって、各ワード線ＷＬ１の直下域を挟む領域には、一対のソース・ドレイン領域ＳＤ１ａ及びＳＤ１ｂが形成されている。ソース・ドレイン領域ＳＤ１ａ及びＳＤ１ｂは、上方から見てビット線ＢＬ１とワード線ＷＬ１との交差点毎に形成されているため、シリコン基板１０には複数対のソース・ドレイン領域ＳＤ１ａ及びＳＤ１ｂが形成されている。シリコン基板１０の上層部分におけるソース・ドレイン領域ＳＤ１ａとソース・ドレイン領域ＳＤ１ｂとの間の部分はチャネル領域ＣＨ１となっている。

一対のソース・ドレイン領域ＳＤ１ａ及びＳＤ１ｂ、並びにその間のチャネル領域ＣＨ１により、ボディ領域ＢＤ１が構成されている。各ボディ領域ＢＤ１において、ソース・ドレイン領域ＳＤ１ａ、チャネル領域ＣＨ１及びソース・ドレイン領域ＳＤ１ｂは、ビット線方向に沿って配列されている。また、ソース・ドレイン領域ＳＤ１ａからソース・ドレイン領域ＳＤ１ｂに向かう方向は、ボディ領域ＢＤ１間において相互に同一である。ボディ領域ＢＤ１、その直上に設けられたゲート絶縁膜１６及びワード線ＷＬ１により、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が構成されている。ワード線ＷＬ１はこのＭＯＳＦＥＴのゲート電極として機能する。

同様に、シリコン基板１０の上層部分における各ビット線ＢＬ２の直下域であって、各ワード線ＷＬ２の直下域を挟む領域には、一対のソース・ドレイン領域ＳＤ２ａ及びＳＤ２ｂが形成されている。ソース・ドレイン領域ＳＤ２ａ及びＳＤ２ｂは、上方から見てビット線ＢＬ２とワード線ＷＬ２との交差点毎に形成されているため、シリコン基板１０には複数対のソース・ドレイン領域ＳＤ２ａ及びＳＤ２ｂが形成されている。シリコン基板１０の上層部分におけるソース・ドレイン領域ＳＤ２ａとソース・ドレイン領域ＳＤ２ｂとの間の部分はチャネル領域ＣＨ２となっている。

一対のソース・ドレイン領域ＳＤ２ａ及びＳＤ２ｂ、並びにその間のチャネル領域ＣＨ２により、ボディ領域ＢＤ２が構成されている。各ボディ領域ＢＤ２において、ソース・ドレイン領域ＳＤ２ａ、チャネル領域ＣＨ２及びソース・ドレイン領域ＳＤ２ｂは、ビット線方向に沿って配列されている。また、ソース・ドレイン領域ＳＤ２ａからソース・ドレイン領域ＳＤ２ｂに向かう方向は、ボディ領域ＢＤ２間において相互に同一であり、ボディ領域ＢＤ１におけるソース・ドレイン領域ＳＤ１ａからソース・ドレイン領域ＳＤ１ｂに向かう方向と一致している。ボディ領域ＢＤ２、その直上に設けられたゲート絶縁膜１６及びワード線ＷＬ２により、ＭＯＳＦＥＴが構成されている。ワード線ＷＬ２はこのＭＯＳＦＥＴのゲート電極となる。

また、シリコン基板１０の上層部分には、素子分離絶縁層（ＳＴＩ：shallow trench isolation）１７が選択的に設けられており、各ボディ領域ＢＤ１及びＢＤ２を、相互に区画している。

層間絶縁膜１１内における全てのソース・ドレイン領域の直上域には、それぞれコンタクト２１が設けられている。コンタクト２１は上下方向に延びる柱状であり、層間絶縁膜１１を貫通している。上方から見て、コンタクト２１は、ワード線方向及びビット線方向に沿ってマトリクス状に配列されている。ワード線方向におけるコンタクト２１の配列周期はワード線ＷＬの配列周期に等しく、コンタクト２１はワード線ＷＬ１とワード線ＷＬ２との間に配置されている。また、ビット線方向におけるコンタクト２１の配列周期はビット線ＢＬの配列周期に等しく、コンタクト２１はビット線ＢＬ１及びＢＬ２の直下域に配置されている。

層間絶縁膜１２内には、磁気抵抗効果素子ＭＲ１及び下部プラグ２２が設けられている。磁気抵抗効果素子ＭＲ１及び下部プラグ２２は上下方向に延びる柱状であり、層間絶縁膜１２を貫通している。磁気抵抗効果素子ＭＲ１はソース・ドレイン領域ＳＤ１ａの直上域に配置されており、磁気抵抗効果素子ＭＲ１の下端は、コンタクト２１を介して、ソース・ドレイン領域ＳＤ１ａに接続されている。磁気抵抗効果素子ＭＲ１の下端に接続されたコンタクト２１は、磁気抵抗効果素子ＭＲ１の下部電極として機能する。一方、下部プラグ２２は、ソース・ドレイン領域ＳＤ１ｂ、ＳＤ２ａ、ＳＤ２ｂの直上域に配置されており、コンタクト２１を介して、それぞれソース・ドレイン領域ＳＤ１ｂ、ＳＤ２ａ、ＳＤ２ｂに接続されている。すなわち、層間絶縁膜１２内におけるコンタクト２１の直上域には、磁気抵抗効果素子ＭＲ１又は下部プラグ２２が配置されている。また、ビット線ＢＬ１の直下域においては、磁気抵抗効果素子ＭＲ１及び下部プラグ２２が交互に配置されており、ビット線ＢＬ２の直下域においては、下部プラグ２２のみが配置されている。

層間絶縁膜１３内には、磁気抵抗効果素子ＭＲ２及び上部プラグ２３が設けられている。磁気抵抗効果素子ＭＲ２及び上部プラグ２３は上下方向に延びる柱状であり、層間絶縁膜１３を貫通している。磁気抵抗効果素子ＭＲ２はソース・ドレイン領域ＳＤ２ａの直上域に配置されており、磁気抵抗効果素子ＭＲ２の下端は、下部プラグ２２及びコンタクト２１を介して、ソース・ドレイン領域ＳＤ２ａに接続されている。磁気抵抗効果素子ＭＲ２の下端に接続された下部プラグ２２は、磁気抵抗効果素子ＭＲ２の下部電極として機能する。一方、上部プラグ２３は、ソース・ドレイン領域ＳＤ１ａ、ＳＤ１ｂ、ＳＤ２ｂの直上域に配置されている。ソース・ドレイン領域ＳＤ１ａの直上域に配置された上部プラグ２３は、磁気抵抗効果素子ＭＲ１及びコンタクト２１を介して、ソース・ドレイン領域ＳＤ１ａに接続されている。また、ソース・ドレイン領域ＳＤ１ｂ及びＳＤ２ｂの直上域に配置された上部プラグ２３は、下部プラグ２２及びコンタクト２１を介して、それぞれソース・ドレイン領域ＳＤ１ｂ及びＳＤ２ｂに接続されている。すなわち、層間絶縁膜１３内におけるコンタクト２１の直上域には、磁気抵抗効果素子ＭＲ２又は上部プラグ２３が配置されている。ビット線ＢＬ１の直下域においては、上部プラグ２３のみが配置されており、ビット線ＢＬ２の直下域においては、磁気抵抗効果素子ＭＲ２及び上部プラグ２３が交互に配置されている。

ソース・ドレイン領域ＳＤ１ｂの直上域に配置されたコンタクト２１、下部プラグ２２及び上部プラグ２３により、スルーコンタクトＴＣ１が形成されている。また、ソース・ドレイン領域ＳＤ２ｂの直上域に配置されたコンタクト２１、下部プラグ２２及び上部プラグ２３により、スルーコンタクトＴＣ２が形成されている。スルーコンタクトＴＣ１及びＴＣ２には、磁気抵抗効果素子ＭＲ１及びＭＲ２は含まれていない。

層間絶縁膜１４の下部には、上部電極ＵＥ１及びＵＥ２が設けられている。上方から見て、上部電極ＵＥ１及びＵＥ２の形状はワード線方向に延びる短冊状である。上部電極ＵＥ１は、ソース・ドレイン領域ＳＤ１ａの直上域と、ソース・ドレイン領域ＳＤ２ｂの直上域とを繋ぐように配置されており、磁気抵抗効果素子ＭＲ１の上端とスルーコンタクトＴＣ２の上端との間に接続されている。上部電極ＵＥ２は、ソース・ドレイン領域ＳＤ２ａの直上域と、ソース・ドレイン領域ＳＤ１ｂの直上域とを繋ぐように配置されており、磁気抵抗効果素子ＭＲ２の上端とスルーコンタクトＴＣ１の上端との間に接続されている。

層間絶縁膜１４の上部には、最上段プラグ２４が設けられている。最上段プラグ２４は、ソース・ドレイン領域ＳＤ１ｂ及びＳＤ２ｂの直上域、すなわち、スルーコンタクトＴＣ１及びＴＣ２の直上域に配置されている。ソース・ドレイン領域ＳＤ１ｂの直上域に配置された最上段プラグ２４の下端は上部電極ＵＥ２に接続され、上端はビット線ＢＬ１に接続されている。ソース・ドレイン領域ＳＤ２ｂの直上域に配置された最上段プラグ２４の下端は上部電極ＵＥ１に接続され、上端はビット線ＢＬ２に接続されている。

これにより、ビット線ＢＬ２−最上段プラグ２４−上部電極ＵＥ１−上部プラグ２３−磁気抵抗効果素子ＭＲ１−コンタクト２１−ソース・ドレイン領域ＳＤ１ａ−チャネル領域ＣＨ１−ソース・ドレイン領域ＳＤ１ｂ−スルーコンタクトＴＣ１−上部電極ＵＥ２−最上段プラグ２４−ビット線ＢＬ１、の電流経路が形成される。
また、ビット線ＢＬ１−最上段プラグ２４−上部電極ＵＥ２−磁気抵抗効果素子ＭＲ２−下部プラグ２２−コンタクト２１−ソース・ドレイン領域ＳＤ２ａ−チャネル領域ＣＨ２−ソース・ドレイン領域ＳＤ２ｂ−スルーコンタクトＴＣ２−上部電極ＵＥ１−最上段プラグ２４−ビット線ＢＬ２、の電流経路が形成される。
このように、ビット線ＢＬ１とビット線ＢＬ２との間には、複数の電流経路が相互に並列に接続されている。そして、各電流経路においては、１つの磁気抵抗効果素子と１つのＭＯＳＦＥＴが直列に接続されている。

また、磁気抵抗効果素子ＭＲ１及びＭＲ２を区別せずに１種類の磁気抵抗効果素子ＭＲとした場合、上方から見て、磁気抵抗効果素子ＭＲはマトリクス状に配列されている。磁気抵抗効果素子ＭＲの配列方向のうち、配列周期が最も短い方向を「方向Ｗ１」とし、配列周期が２番目に短い方向を「方向Ｗ２」とするとき、方向Ｗ１及び方向Ｗ２の双方に沿って、磁気抵抗効果素子ＭＲ１と磁気抵抗効果素子ＭＲ２が交互に配置されている。なお、方向Ｗ１及び方向Ｗ２はいずれも、ワード線方向及びビット線方向の双方に対して傾斜している。また、ワード線方向とビット線方向とが互いに直交する場合は、方向Ｗ１における磁気抵抗効果素子ＭＲの配列周期と、方向Ｗ２における磁気抵抗効果素子ＭＲの配列周期は、相互に等しい。

そして、磁気抵抗効果素子ＭＲ１は層間絶縁膜１２内に設けられており、磁気抵抗効果素子ＭＲ２は層間絶縁膜１３内に設けられている。従って、磁気抵抗効果素子ＭＲ２は磁気抵抗効果素子ＭＲ１よりも上方に配置されている。すなわち、磁気抵抗効果素子ＭＲ２とシリコン基板１０との距離は、磁気抵抗効果素子ＭＲ１とシリコン基板１０との距離よりも長い。

磁気抵抗効果素子ＭＲのうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子は、方向Ｗ１又は方向Ｗ２において隣り合う磁気抵抗効果素子ＭＲ１と磁気抵抗効果素子ＭＲ２である。そして、これらの磁気抵抗効果素子ＭＲ１及びＭＲ２は、上下方向における位置が相互に異なっており、従って、シリコン基板１０からの距離が相互に異なっている。

磁気抵抗効果素子ＭＲ１及びＭＲ２は、スピン方向が一定方向に揃えられた電子が注入されることによって、記憶層の磁化方向が制御されるスピン注入型の素子である。各磁気抵抗効果素子ＭＲ１及びＭＲ２においては、例えば下方から順に、参照層３１、絶縁層３２、記憶層３３、キャップ層３４がこの順に積層されている。参照層３１は磁性体からなり、その磁化方向はシリコン基板１０に向かう方向（下方向）又はシリコン基板１０から遠ざかる方向（上方向）に固定されている。記憶層３３も磁性体からなり、その磁化方向は回転可能であり、上方向又は下方向となる。絶縁層３２は参照層３１と記憶層３３との間に設けられており、参照層３１と記憶層３３とを磁気的に分断しつつ、トンネル電流を流す層である。キャップ層３４は導電材料からなる。このように、参照層３１の磁化方向及び記憶層３３の磁化方向はシリコン基板１０の上面に対して垂直である。すなわち、磁気抵抗効果素子ＭＲ１及びＭＲ２は、垂直磁化方式の記憶素子である。

次に、本実施形態に係る磁気記憶装置の製造方法について説明する。
図４〜図９は、本実施形態に係る磁気記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
なお、各図の（ｂ）及び（ｃ）においては、製造途中の構造体の上面も示している。

先ず、図４（ａ）〜（ｃ）に示すように、シリコン基板１０の上層部分に素子分離絶縁層１７を形成することにより、シリコン基板１０の上層部分を複数の矩形領域４１及び４２に区画する。上方から見て、各矩形領域の形状は一方向（ビット線方向）に延びる短冊状とし、ビット線方向に延びる複数本の列に沿って配列させる。各列においては、上述の矩形領域４１又は４２を１列に周期的に配列させる。また、隣り合う列間においては、矩形領域４１及び４２の配列の位相を半周期分ずらす。すなわち、シリコン基板１０の上面においては、矩形領域４１が１列に配列された列と、矩形領域４２が１列に配列された列とが交互に配置されており、ビット線方向における矩形領域４１の配列周期と矩形領域４２の配列周期とは、半周期分ずれている。

次に、シリコン基板１０の上層部分に不純物を注入して、例えば、ｐ形のウェル（図示せず）を形成する。次に、シリコン基板１０における矩形領域４１及び４２の上面に、ゲート絶縁膜１６を形成する。次に、シリコン基板１０上に、ビット線方向に対して交差、例えば直交する一方向（ワード線方向）に延びるように、ワード線ＷＬ１及びＷＬ２を形成する。ワード線ＷＬ１及びワード線ＷＬ２は交互に配列させ、ワード線ＷＬ１には、矩形領域４１における長手方向中央部の直上域を通過させ、ワード線ＷＬ２には、矩形領域４２における長手方向中央部の直上域を通過させる。

次に、ワード線ＷＬ１及びＷＬ２をマスクとして、シリコン基板１０に対して不純物を注入し、矩形領域におけるワード線ＷＬの直下域を挟む領域に、例えばｎ形のソース・ドレイン領域を形成する。このとき、各矩形領域におけるソース・ドレイン領域に挟まれた領域、すなわち、ワード線ＷＬの直下域が、チャネル領域となる。

以後、矩形領域４１の一方の側に形成されたソース・ドレイン領域を「ソース・ドレイン領域ＳＤ１ａ」とし、他方の側に形成されたソース・ドレイン領域を「ソース・ドレイン領域ＳＤ１ｂ」とする。また、矩形領域４２の一方の側に形成されたソース・ドレイン領域を「ソース・ドレイン領域ＳＤ２ａ」とし、他方の側に形成されたソース・ドレイン領域を「ソース・ドレイン領域ＳＤ２ｂ」とする。矩形領域４１に形成されたチャネル領域をチャネル領域ＣＨ１とし、矩形領域４２に形成されたチャネル領域をチャネル領域ＣＨ２とする。ソース・ドレイン領域ＳＤ１ａ及びＳＤ１ｂ並びにチャネル領域ＣＨ１を総称してボディ領域ＢＤ１といい、ソース・ドレイン領域ＳＤ２ａ及びＳＤ２ｂ並びにチャネル領域ＣＨ２を総称してボディ領域ＢＤ２という。ボディ領域ＢＤ１、ゲート絶縁膜１６及びワード線ＷＬ１によりｎチャネル形のＭＯＳＦＥＴが構成され、ボディ領域ＢＤ２、ゲート絶縁膜１６及びワード線ＷＬ２によりｎチャネル形のＭＯＳＦＥＴが構成される。

次に、シリコン基板１０上に、ゲート絶縁膜１６、ワード線ＷＬ１及びＷＬ２を覆うように、層間絶縁膜１１を形成する。次に、層間絶縁膜１１における各ソース・ドレイン領域の直上域に、コンタクトホールを形成する。次に、このコンタクトホール内に導電材料を埋め込んで、コンタクト２１を形成する。各コンタクト２１の下端は各ソース・ドレイン領域に接続され、各コンタクト２１の上端は層間絶縁膜１１の上面において露出する。

次に、図５（ａ）〜（ｃ）に示すように、層間絶縁膜１１上に、磁性体からなる参照層３１、絶縁層３２、磁性体からなる記憶層３３、キャップ層３４をこの順に形成する。次に、キャップ層３４を加工し、ソース・ドレイン領域ＳＤ１ａの直上域に残留させ、それ以外の領域からは除去する。次に、加工されたキャップ層３４をマスクとしてエッチングを施し、記憶層３３、絶縁層３２及び参照層３１を選択的に除去する。これにより、ソース・ドレイン領域ＳＤ１ａの直上域に設けられたコンタクト２１上に、参照層３１、絶縁層３２、記憶層３３及びキャップ層３４がこの順に積層された磁気抵抗効果素子ＭＲ１が形成される。このとき、磁気抵抗効果素子ＭＲ１の下端はコンタクト２１の上端に接続される。次に、層間絶縁膜１１上に、磁気抵抗効果素子ＭＲ１を覆うように、層間絶縁膜１２を形成し、上面を平坦化して、キャップ層３４を露出させる。

次に、図６（ａ）〜（ｃ）に示すように、層間絶縁膜１２におけるソース・ドレイン領域ＳＤ１ｂ、ＳＤ２ａ、ＳＤ２ｂの直上域に、ビアホールを形成する。次に、このビアホール内に導電材料を埋め込んで、下部プラグ２２を形成する。下部プラグ２２の下端は、コンタクト２１の上端に接続される。

次に、図７（ａ）〜（ｃ）に示すように、層間絶縁膜１２上に、磁性体からなる参照層３１、絶縁層３２、磁性体からなる記憶層３３、キャップ層３４をこの順に形成する。そして、上述の方法と同様な方法により、ソース・ドレイン領域ＳＤ２ａの直上域に磁気抵抗効果素子ＭＲ２を形成する。次に、層間絶縁膜１２上に、磁気抵抗効果素子ＭＲ２を覆うように、層間絶縁膜１３を形成し、上面を平坦化して、磁気抵抗効果素子ＭＲ２のキャップ層３４を露出させる。

次に、層間絶縁膜１３におけるソース・ドレイン領域ＳＤ１ｂ及びＳＤ２ｂの直上域に、ビアホールを形成する。次に、このビアホール内に導電材料を埋め込んで、上部プラグ２３を形成する。上部プラグ２３の下端は、磁気抵抗効果素子ＭＲ１の上端又は下部プラグ２２の上端に接続される。このとき、ソース・ドレイン領域ＳＤ１ｂの直上域に配置されたコンタクト２１、下部プラグ２２及び上部プラグ２３により、スルーコンタクトＴＣ１が形成される。また、ソース・ドレイン領域ＳＤ２ｂの直上域に配置されたコンタクト２１、下部プラグ２２及び上部プラグ２３により、スルーコンタクトＴＣ２が形成される。

次に、図８（ａ）〜（ｃ）に示すように、層間絶縁膜１３上に導電膜を形成し、選択的に除去することにより、上部電極ＵＥ１及びＵＥ２を形成する。上部電極ＵＥ１は、ソース・ドレイン領域ＳＤ１ａの直上域と、ソース・ドレイン領域ＳＤ２ｂの直上域とを繋ぐように、ワード線方向に延びる短冊状に形成し、磁気抵抗効果素子ＭＲ１とスルーコンタクトＴＣ２との間に接続する。上部電極ＵＥ２は、ソース・ドレイン領域ＳＤ２ａの直上域と、ソース・ドレイン領域ＳＤ１ｂの直上域とを繋ぐように、ワード線方向に延びる短冊状に形成し、磁気抵抗効果素子ＭＲ２とスルーコンタクトＴＣ１との間に接続する。これにより、上方から見て、上部電極ＵＥ１及びＵＥ２はマトリクス状に配列され、ワード線方向においては、上部電極ＵＥ１のみ又は上部電極ＵＥ２のみが連続して配列され、ビット線方向においては、上部電極ＵＥ１及び上部電極ＵＥ２が交互に配列される。

次に、図９（ａ）〜（ｃ）に示すように、層間絶縁膜１３上に、上部電極ＵＥ１及びＵＥ２を覆うように、層間絶縁膜１４を形成する。次に、層間絶縁膜１４におけるソース・ドレイン領域ＳＤ１ｂ及びＳＤ２ｂの直上域、すなわち、スルーコンタクトＴＣ１及びＴＣ２の直上域にビアホールを形成し、このビアホール内に導電材料を埋め込むことにより、最上段プラグ２４を形成する。このとき、磁気抵抗効果素子ＭＲ１及びＭＲ２の直上域には、最上段プラグ２４を形成しない。

次に、図３（ａ）〜（ｃ）に示すように、層間絶縁膜１４上に導電膜を形成し、選択的に除去することにより、ビット線方向に延びるビット線ＢＬ１及びＢＬ２を形成する。このとき、ビット線ＢＬ１はボディ領域ＢＤ１の直上域を繋ぐように配置し、ビット線ＢＬ２はボディ領域ＢＤ２の直上域を繋ぐように配置する。これにより、ビット線ＢＬ１とビット線ＢＬ２とを交互に配列させる。ビット線ＢＬ１は最上段プラグ２４を介して上部電極ＵＥ２に接続され、ビット線ＢＬ２は最上段プラグ２４を介して上部電極ＵＥ１に接続される。このようにして、本実施形態に係る磁気記憶装置１が製造される。

次に、本実施形態の作用効果について説明する。
図１０（ａ）及び（ｂ）は、本実施形態の作用効果を示す図であり、（ａ）は本実施形態を示し、（ｂ）は比較例を示す。

図１０（ａ）に示すように、本実施形態に係る磁気記憶装置１においては、磁気抵抗効果素子ＭＲ１は層間絶縁膜１２内に設けられており、磁気抵抗効果素子ＭＲ２は層間絶縁膜１３内に設けられている。これにより、磁気抵抗効果素子ＭＲのうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子、すなわち、配列周期が最も短い方向Ｗ１において隣り合う２個の磁気抵抗効果素子ＭＲ１及びＭＲ２の上下方向における位置が、相互に異なっている。このため、この２個の磁気抵抗効果素子ＭＲ１及びＭＲ２の距離Ｌ_１は、方向Ｗ１における距離Ｌ_Ｗ１と上下方向における距離Ｌ_Ｖとを合成した距離になるため、方向Ｗ１における距離Ｌ_Ｗ１よりも長くなる。これにより、一方の磁気抵抗効果素子ＭＲの漏れ磁場が、他方の磁気抵抗効果素子ＭＲの記憶層の磁化方向に及ぼす影響が小さくなり、磁気抵抗効果素子ＭＲ間の距離を短くしても、磁気抵抗効果素子間の干渉によって磁気抵抗効果素子の動作が不安定になることを抑制できる。この結果、磁気記憶装置１において、磁気抵抗効果素子ＭＲの集積度を向上させることができる。

一方、図１０（ｂ）に示すように、比較例に係る磁気記憶装置１０１においては、全ての磁気抵抗効果素子ＭＲを同一の層間絶縁膜１１２内に形成している。このため、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子ＭＲ１及びＭＲ２の上下方向における位置は、相互に同一である。従って、２個の磁気抵抗効果素子ＭＲ間の距離Ｌ_１０１は、方向Ｗ１における距離Ｌ_Ｗ１と等しく、本実施形態における距離Ｌ_１よりも短い。このため、一方の磁気抵抗効果素子ＭＲの漏れ磁場が、他方の磁気抵抗効果素子ＭＲの記憶層の磁化方向に及ぼす影響が大きい。

これにより、磁気抵抗効果素子ＭＲ間の距離を短くすると、磁気抵抗効果素子の動作が不安定になる。例えば、ある磁気抵抗効果素子ＭＲ１の漏れ磁場が、隣の磁気抵抗効果素子ＭＲ２の記憶層の磁化方向を下方に向かわせるように作用していると、磁気抵抗効果素子ＭＲ２の記憶層の磁化方向を上方にセットしようとしたときに、所定のスピン注入を行っても、うまくセットされない場合がある。また、磁気抵抗効果素子ＭＲ２の記憶層の磁化方向をセットしようとしていないときに、磁気抵抗効果素子ＭＲ１からの漏れ磁場によって、下方にセットされてしまう場合もある。このように、データの書込動作及び消去動作において、誤動作が生じやすくなる。誤動作を確実に防止するためには、磁気抵抗効果素子間の距離を長くするか、動作マージンを大きくとる必要があり、磁気記憶装置の高集積化が阻害されてしまう。

また、本実施形態によれば、ワード線方向及びビット線方向の双方において、磁気抵抗効果素子とスルーコンタクトを交互に配置することにより、磁気抵抗効果素子の配列方向のうち、配列周期が最も短い方向Ｗ１及び２番目に短い距離Ｗ２を、ワード線方向及びビット線方向の双方に対して傾斜させることができる。この結果、磁気抵抗効果素子の配列周期を、ワード線ＷＬの配列周期及びビット線ＢＬの配列周期よりも長くすることができる。これによっても、磁気抵抗効果素子間の干渉を抑制し、高集積化を容易にすることができる。

上述の効果は、スピン注入型の磁気記憶装置において、特に有効である。スピン注入型の磁気記憶装置においては、ワード線及びビット線の周囲に磁界を形成するための空間が不要であるため、ワード線及びビット線の配列周期を短くすることができる。しかしながら、ワード線及びビット線の配列周期を短くすると、それに伴って磁気抵抗効果素子の配列周期も短くなり、磁気抵抗効果素子間の干渉が大きくなる。このため、磁気抵抗効果素子間の干渉により、磁気記憶装置の高集積化が阻害されてしまう。
これに対して、本実施形態によれば、上述の如く、磁気抵抗効果素子間の干渉を抑制することができるため、干渉による阻害要因を回避し、磁気記憶装置のより一層の高集積化を図ることができる。

なお、本実施形態においては、磁気抵抗効果素子の下部磁性体が参照層であり、上部磁性体が記憶層である例を示したが、この積層順序は逆でもよい。すなわち、上部磁性体を参照層とし、下部磁性体を記憶層としても、本実施形態と同様な効果を得ることができる。また、磁気抵抗効果素子において、漏れ磁場をキャンセルするために磁場をシフトさせる調整層を設けてもよい。更に、本実施形態においては、最上段プラグ２４がスルーコンタクトＴＣ１及びＴＣ２の直上域に設けられている例を示したが、これには限定されない。最上段プラグ２４は上部電極とビット線との間に接続されていればよく、例えば、磁気抵抗効果素子ＭＲ１及びＭＲ２の直上域に設けられていてもよい。更にまた、ビット線ＢＬ１及びＢＬ２はボディ領域ＢＤ１及びＢＤ２の直上域に配置されていなくてもよい。

以上説明した実施形態によれば、集積度が高い磁気記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：磁気記憶装置、１０：シリコン基板、１１〜１４：層間絶縁膜、１６：ゲート絶縁膜、１７：素子分離絶縁層、２１：コンタクト、２２：下部プラグ、２３：上部プラグ、２４：最上段プラグ、３１：参照層、３２：絶縁層、３３：記憶層、３４：キャップ層、４１、４２：矩形領域、１０１：磁気記憶装置、１１２：層間絶縁膜、ＢＤ１、ＢＤ２：ボディ領域、ＢＬ１、ＢＬ２：ビット線、ＣＨ１、ＣＨ２：チャネル領域、ＭＲ１、ＭＲ２：磁気抵抗効果素子、ＳＤ１ａ、ＳＤ１ｂ、ＳＤ２ａ、ＳＤ２ｂ：ソース・ドレイン領域、ＴＣ１、ＴＣ２：スルーコンタクト、ＵＥ１、ＵＥ２：上部電極、Ｗ１、Ｗ２：方向、ＷＬ１、ＷＬ２：ワード線

Claims (9)

1. 半導体基板と、
   前記半導体基板上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、第１の方向に延び、交互に配置されたそれぞれ複数本の第１及び第２のワード線と、
   前記第１及び第２のワード線上に設けられ、前記第１の方向に対して交差した第２の方向に延びる第１及び第２のビット線と、
   上方から見て、前記第１のワード線と前記第１のビット線との交差点毎に、前記半導体基板における前記第１のワード線の直下域を挟む領域に形成された複数対の第１のソース・ドレイン領域と、
   上方から見て、前記第２のワード線と前記第２のビット線との交差点毎に、前記半導体基板における前記第２のワード線の直下域を挟む領域に形成された複数対の第２のソース・ドレイン領域と、
   下端が各対の前記第１のソース・ドレイン領域の一方に接続されたスピン注入型の第１の磁気抵抗効果素子と、
   下端が各対の前記第２のソース・ドレイン領域の一方に接続されたスピン注入型の第２の磁気抵抗効果素子と、
   下端が各対の前記第１のソース・ドレイン領域の他方に接続された第１のコンタクトと、
   下端が各対の前記第２のソース・ドレイン領域の他方に接続された第２のコンタクトと、
   前記第１の磁気抵抗効果素子の上端、前記第２のコンタクトの上端、及び前記第２のビット線に接続された第１の上部電極と、
   前記第２の磁気抵抗効果素子の上端、前記第１のコンタクトの上端、及び前記第１のビット線に接続された第２の上部電極と、
   を備え、
   前記第２の磁気抵抗効果素子は、前記第１の磁気抵抗効果素子よりも上方に配置されていることを特徴とする磁気記憶装置。
2. 前記半導体基板上に設けられ、内部に前記第１の磁気抵抗効果素子が配置された第１の層間絶縁膜と、
   前記第１の層間絶縁膜上に設けられ、内部に前記第２の磁気抵抗効果素子が配置された第２の層間絶縁膜と、
   前記第１の層間絶縁膜内に設けられ、各対の前記第２のソース・ドレイン領域の一方と前記第２の磁気抵抗効果素子の下端との間に接続された下部プラグと、
   前記第２の層間絶縁膜内に設けられ、前記第１の磁気抵抗効果素子の上端と前記第１の上部電極との間に接続された上部プラグと、
   をさらに備えたことを特徴とする請求項１記載の磁気記憶装置。
3. 各対の前記第１のソース・ドレイン領域の一方から他方に向かう方向は、各対の前記第２のソース・ドレイン領域の一方から他方に向かう方向と等しいことを特徴とする請求項１または２に記載の磁気記憶装置。
4. 前記第１及び第２の上部電極は、前記第１の方向に延びていることを特徴とする請求項３記載の磁気記憶装置。
5. 上方から見て、前記第１及び第２の磁気抵抗効果素子はマトリクス状に配列されており、
   前記第１及び第２の磁気抵抗効果素子は、前記第１及び第２の磁気抵抗効果素子の配列方向のうち、配列周期が最も短い第１方向、及び配列周期が２番目に短い第２方向の双方に沿って、交互に配置されていることを特徴とする請求項１〜４のいずれか１つに記載の磁気記憶装置。
6. 前記第１及び第２の磁気抵抗効果素子は、それぞれ、
   磁性体からなり、磁化方向が前記基板に向かう方向又は前記基板から遠ざかる方向に固定された参照層と、
   磁性体からなり、磁化方向が回転可能な記憶層と、
   前記参照層と前記記憶層との間に設けられた絶縁層と、
   を有したことを特徴とする請求項１〜５のいずれか１つに記載の磁気記憶装置。
7. 基板と
   前記基板上に設けられた複数個の磁気抵抗効果素子と、
   を備え、
   前記複数個の磁気抵抗効果素子のうち、上方から見て互いに最も近い位置にある２個の磁気抵抗効果素子は、前記基板からの距離が相互に異なることを特徴とする磁気記憶装置。
8. 前記基板上に設けられた第１の層間絶縁膜と、
   前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
   をさらに備え、
   上方から見て、前記複数個の磁気抵抗効果素子はマトリクス状に配列されており、
   前記複数個の磁気抵抗効果素子は、前記磁気抵抗効果素子の配列方向のうち、配列周期が最も短い第１方向、及び配列周期が２番目に短い第２方向の双方に沿って、前記第１の層間絶縁膜内及び前記第２の層間絶縁膜内に交互に配置されていることを特徴とする請求項７記載の磁気記憶装置。
9. 前記磁気抵抗効果素子は、
   磁性体からなり、磁化方向が前記基板に向かう方向又は前記基板から遠ざかる方向に固定された参照層と、
   磁性体からなり、磁化方向が回転可能な記憶層と、
   前記参照層と前記記憶層との間に設けられた絶縁層と、
   を有し、
   スピン注入型の素子であることを特徴とする請求項７または８に記載の磁気記憶装置。

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