JP2008042090A - 磁気ランダムアクセスメモリ - Google Patents
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Abstract
【課題】セル面積を縮小することが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】磁気ランダムアクセスメモリは、基板表面から突出する凸部１３の互いに対向する第１及び第２の側面と上面とを有する半導体基板１１と、凸部１３の第１の側面上に形成された第１のゲート電極Ｇ１と、凸部１３の第２の側面上に形成された第２のゲート電極Ｇ２と、凸部１３の上面内に形成されたソース拡散層１５ｃと、凸部１３の第１の側面側下面内に形成された第１のドレイン拡散層１５ａと、凸部１３の第２の側面側下面内に形成された第２のドレイン拡散層１５ｂと、半導体基板１１の上方に形成された第１及び第２のワード線ＷＷＬ１、ＷＷＬ２と、ビット線ＢＬ１と第１及び第２のワード線ＷＷＬ１、ＷＷＬ２の間に配置され、ビット線ＢＬ１に接続されたＭＴＪ素子ＭＴＪ１と、ＭＴＪ素子ＭＴＪ２とを具備する。
【選択図】 図１
【解決手段】磁気ランダムアクセスメモリは、基板表面から突出する凸部１３の互いに対向する第１及び第２の側面と上面とを有する半導体基板１１と、凸部１３の第１の側面上に形成された第１のゲート電極Ｇ１と、凸部１３の第２の側面上に形成された第２のゲート電極Ｇ２と、凸部１３の上面内に形成されたソース拡散層１５ｃと、凸部１３の第１の側面側下面内に形成された第１のドレイン拡散層１５ａと、凸部１３の第２の側面側下面内に形成された第２のドレイン拡散層１５ｂと、半導体基板１１の上方に形成された第１及び第２のワード線ＷＷＬ１、ＷＷＬ２と、ビット線ＢＬ１と第１及び第２のワード線ＷＷＬ１、ＷＷＬ２の間に配置され、ビット線ＢＬ１に接続されたＭＴＪ素子ＭＴＪ１と、ＭＴＪ素子ＭＴＪ２とを具備する。
【選択図】 図１
Description
本発明は、磁気抵抗（Magneto Resistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、トンネル型磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）がある（例えば、非特許文献１参照）。
磁気ランダムアクセスメモリは、ＭＴＪ（Magnetic Tunnel Junction）素子に、“１”、“０”の情報を記憶する。このＭＴＪ素子は互いに交差する書き込みワード線とデータ選択線（ビット線）の交点に配置され、ＭＴＪ素子にはスイッチング素子が直列に接続されている。
このような磁気ランダムアクセスメモリにおいて、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＭＴＪ素子のスピンの向きを平行又は反平行にすることにより達成される。一方、読み出しは、選択されたスイッチング素子をオン状態として電流経路を作ることで、選択されたＭＴＪ素子のみに電流を流し、このＭＴＪ素子の抵抗値を検出することにより行われる。
従来、スイッチング素子にＭＯＳＦＥＴを用いた場合のセルサイズは、ＭＴＪ素子の短辺サイズをＦ（Feature size）、長辺サイズを２Ｆとすると、１２Ｆ２となる。このため、磁気ランダムアクセスメモリは、ＤＲＡＭやフラッシュメモリと比べてセルサイズが大きい。
Roy Scheuerlein et. Al., ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
Roy Scheuerlein et. Al., ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
本発明は、セル面積を縮小することが可能な磁気ランダムアクセスメモリを提供する。
本発明の一視点による磁気ランダムアクセスメモリは、基板面から突出する第１の凸部が形成され、前記第１の凸部は互いに対向する第１及び第２の側面と上面とを有する半導体基板と、前記第１の凸部の前記第１の側面上に形成された第１のゲート電極と、前記第１の凸部の前記第２の側面上に形成された第２のゲート電極と、前記第１の凸部の前記上面内に形成された第１のソース拡散層と、前記第１の凸部の前記第１の側面側の根元の前記基板面内に形成された第１のドレイン拡散層と、前記第１の凸部の前記第２の側面側の根元の前記基板面内に形成された第２のドレイン拡散層と、前記半導体基板の上方に配置された第１のワード線と、前記半導体基板の上方に配置された第２のワード線と、前記第１及び第２のワード線の上方に配置された第１のビット線と、前記第１のビット線及び前記第１のワード線の間に配置され、前記第１のビット線に接続された第１の磁気抵抗効果素子と、前記第１のビット線及び前記第２のワード線の間に配置され、前記第１のビット線に接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第１のドレイン拡散層とを接続する第１のコンタクトと、前記第２の磁気抵抗効果素子と前記第２のドレイン拡散層とを接続する第２のコンタクトとを具備する。
本発明によれば、セル面積を縮小することが可能な磁気ランダムアクセスメモリを提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の斜視図を示す。図２は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリについて説明する。
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）の斜視図を示す。図２は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリについて説明する。
図１に示すように、シリコン基板（半導体基板）１１には、基板面から突出する第１及び第２の凸部（シリコン柱）１３、１４がそれぞれ形成されている。この第１及び第２の凸部１３、１４は、Ｘ方向において互いに対向する２つの側面と、基板面よりも上方に位置する上面とをそれぞれ有している。そして、第１及び第２の凸部１３、１４は、Ｙ方向にそれぞれ延在し、Ｙ方向において隣接する素子領域をそれぞれ跨いでいる。
第１の凸部１３の互いに対向する２つの側面には、ゲート電極Ｇ１、Ｇ２がそれぞれ形成されている。第１の凸部１３の上面内にソース拡散層１５ｃが形成され、第１の凸部１３の根元の基板面内にドレイン拡散層１５ａ、１５ｂが形成されている。従って、第１の凸部１３には、ソース拡散層１５ｃを共有する２つの縦型トランジスタ（例えばＭＯＳＦＥＴ）Ｔｒ１、Ｔｒ２が形成されている。この縦型トランジスタＴｒ１、Ｔｒ２では、第１の凸部１３のＸ方向において互いに対向する２つの側面がチャネル領域となる。ソース拡散層１５ｃは、例えばグランド端子に接続されている。
第１の凸部１３の両側のシリコン基板１１の上方には、Ｙ方向に延在する書き込みワード線ＷＷＬ１、ＷＷＬ２がそれぞれ配置されている。この書き込みワード線ＷＷＬ１、ＷＷＬ２は、同一の層レベルに形成されている。書き込みワード線ＷＷＬ１、ＷＷＬ２の上方には、Ｘ方向に延在するビット線ＢＬ１が配置されている。
ビット線ＢＬ１及び書き込みワード線ＷＷＬ１の間にはＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪ１が配置され、このＭＴＪ素子ＭＴＪ１はビット線ＢＬ１に接続されている。ビット線ＢＬ１及び書き込みワード線ＷＷＬ２の間にはＭＴＪ素子ＭＴＪ２が配置され、このＭＴＪ素子ＭＴＪ２はビット線ＢＬ１に接続されている。ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の磁化容易軸はＸ方向を向き、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の磁化困難軸はＹ方向を向いている。
ＭＴＪ素子ＭＴＪ１、ＭＴＪ２下には、下部電極ＢＡＳＥ１、ＢＡＳＥ２がそれぞれ形成されている。この下部電極ＢＡＳＥ１、ＢＡＳＥ２は、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２と同じ平面形状を有する。下部電極ＢＡＳＥ１、ＢＡＳＥ２下には、コンタクトＣ１、Ｃ２がそれぞれ配置されている。コンタクトＣ１が下部電極ＢＡＳＥ１とドレイン拡散層１５ａとを接続することにより、ＭＴＪ素子ＭＴＪ１と縦型トランジスタＴｒ１が直列につながれ、コンタクトＣ２が下部電極ＢＡＳＥ２とドレイン拡散層１５ｂとを接続することにより、ＭＴＪ素子ＭＴＪ２と縦型トランジスタＴｒ２が直列につながれている。
第２の凸部１４が存在するセルＢは、上述する第１の凸部１３が存在するセルＡと同様の構成であるため、簡略的に説明する。第２の凸部１４の側面にゲート電極Ｇ３、Ｇ４が形成され、第２の凸部１４の上面内にソース拡散層１６ｃが形成され、第２の凸部１４の根元の基板面内にドレイン拡散層１６ａ、１６ｂが形成されている。このように、ソース拡散層１６ｃを共有する２つの縦型トランジスタＴｒ３、Ｔｒ４が形成されている。ビット線ＢＬ２及び書き込みワード線ＷＷＬ３の間にはＭＴＪ素子ＭＴＪ３及び下部電極ＢＡＳＥ３が配置され、ビット線ＢＬ２及び書き込みワード線ＷＷＬ４の間にはＭＴＪ素子ＭＴＪ４及び下部電極ＢＡＳＥ４が配置され、ＭＴＪ素子ＭＴＪ３、ＭＴＪ４はビット線ＢＬ２にそれぞれ接続されている。下部電極ＢＡＳＥ３下にはコンタクトＣ３、Ｃ５が配置され、このコンタクトＣ３、Ｃ５がドレイン拡散層１６ａに接続されている。下部電極ＢＡＳＥ４下にはコンタクトＣ４、Ｃ６が配置され、このコンタクトＣ４、Ｃ６がドレイン拡散層１６ｂに接続されている。
このようなセルＢにおいて、セルＡと異なる点は、ＭＴＪ素子ＭＴＪ３、ＭＴＪ４がＭＴＪ素子ＭＴＪ１、ＭＴＪ２と異なる層レベルに配置されている点である。すなわち、セルＢの書き込みワード線ＷＷＬ３、ＷＷＬ４がセルＡのビット線ＢＬ１の上層レベルに配置され、書き込みワード線ＷＷＬ３、ＷＷＬ４の上層レベルにビット線ＢＬ２が配置されているため、セルＢのＭＴＪ素子ＭＴＪ３、ＭＴＪ４はセルＡのＭＴＪ素子ＭＴＪ１、ＭＴＪ２よりも上層レベルに配置されている。尚、セルＡ及びセルＢは、縦型トランジスタのソース拡散層を共有する２セルでそれぞれ構成されている。
図１では、磁気ランダムアクセスメモリのメモリセルアレイ領域の一部を示したが、アレイ全体では、セルＡとセルＢとがＸ方向において交互に配置されるため、以下のようになっている。
セルＡの書き込みワード線ＷＷＬ１、ＷＷＬ２の位置を層レベルＷ１とし、セルＢの書き込みワード線ＷＷＬ３、ＷＷＬ４の位置を層レベルＷ２とした場合、Ｘ方向においては、層レベルＷ１の２本の書き込みワード線と層レベルＷ２の２本書き込みワード線が交互に配置される。ここで、図２に示すように、セルＡの書き込みワード線ＷＷＬ２とセルＢの書き込みワード線ＷＷＬ３とは、異なる層レベルＷ１、Ｗ２でオーバーラップする。書き込みワード線ＷＷＬ２は、コンタクトＣ２、Ｃ３に挟まれる。
セルＡのビット線ＢＬ１の位置を層レベルＭ１とし、セルＢのビット線ＢＬ２の位置を層レベルＭ２とした場合、Ｙ方向においては、層レベルＢ１の１本のビット線と層レベルＢ２の１本のビット線とが交互に配置される。ここで、図２に示すように、層レベルＭ１のビット線ＢＬと層レベルＭ２のビット線ＢＬとは、層レベルを異ならせることでショートを回避できるため、上面から見てＹ方向において間隔を設けずに配置することが可能である。
図２に示すように、セルＢ側のセルＡのＭＴＪ素子ＭＴＪ２とセルＡ側のセルＢのＭＴＪ素子ＭＴＪ３とは、第１及び第２の凸部１３、１４間に配置されている。
尚、ＭＴＪ素子は、磁化が一軸方向に固定された固定層と、磁化が反転する記録層と、固定層及び記録層に挟まれた非磁性層とを有する。固定層及び記録層は、複数の強磁性層からなる積層膜でもよい。固定層及び記録層の少なくとも一方は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合した強磁性結合構造であってもよい。ＭＴＪ素子は、１層の非磁性層からなるシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造であってもよい。ＭＴＪ素子の平面形状は、長方形に限定されず、例えば、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等種々変更可能である。ＭＴＪ素子の磁化配置は、膜面に対して平行な方向である平行磁化型でもよいし、膜面に対して垂直な方向である垂直磁化型でもよい。
図３乃至図８は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの製造工程の斜視図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
まず、図３に示すように、例えばＰ型のシリコン基板１１内にトレンチが形成され、このトレンチ内に絶縁膜が埋め込まれる。これにより、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成される。
次に、図４に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）によりシリコン基板１１が凸状にパターニングされ、素子領域に凸部１３、１４が形成される。この凸部１３、１４は、縦型トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のチャネル領域となる。
次に、図５に示すように、例えばポリシリコンからなる電極材がＣＶＤ（Chemical Vapor Deposition）により堆積され、この電極材が凸部１３、１４の側面にのみ残るように除去されることで、凸部１３、１４の側面にゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４が形成される。尚、凸部１３、１４の側面とゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には、ゲート絶縁膜（図示せず）が形成される。次に、イオン注入により、例えばＮ＋層からなるソース・ドレイン拡散層１５ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃが形成される。ここで、凸部１３、１４の上面内にソース拡散層１５ｃ、１６ｃが形成され、凸部１３、１４の根元のシリコン基板１１内にドレイン拡散層１５ａ、１５ｂ、１６ａ、１６ｂが形成される。このようにして、縦型トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４が形成される。
次に、図６に示すように、通常のＭＲＡＭプロセスと同様に、ソース・ドレイン拡散層１５ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ上に、例えばタングステンからなるコンタクトＣ１、Ｃ２、Ｃ３、Ｃ４の下層部が形成される。そして、ダマシン法により、例えばＣｕからなる書き込みワード線ＷＷＬ１、ＷＷＬ２が形成される。その後、例えばタングステンからなるコンタクトＣ１、Ｃ２、Ｃ３、Ｃ４の上層部が形成される。
次に、図７に示すように、例えばＴａからなる下部電極ＢＡＳＥ１、ＢＡＳＥ２がスパッタリングにより形成され、この下部電極ＢＡＳＥ１、ＢＡＳＥ２上にＭＴＪ素子膜がスパッタリングにより形成される。そして、フォトレジスト技術によりＭＴＪ素子膜が加工され、所望のパターンのＭＴＪ素子ＭＴＪ１、ＭＴＪ２が形成される。
次に、図８に示すように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２上に例えばＣｕからなるビット線ＢＬ１が形成される。この際、ビット線ＢＬ１とＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、電気的にコンタクトをとるように例えば直接接触させる。以上のように、１層目のセルＡが完成する。
次に、図１に示すように、１層目と同様の方法で、２層目のセルＢが形成される。すなわち、縦型トランジスタＴｒ３、Ｔｒ４の上方に、コンタクトＣ３、Ｃ４に接続するコンタクトＣ５、Ｃ６、書き込みワード線ＷＷＬ３、ＷＷＬ４が形成される。次に、下部電極ＢＡＳＥ３、ＢＡＳＥ４及びＭＴＪ素子ＭＴＪ３、ＭＴＪ４が形成された後、ビット線ＢＬ２が形成される。以上のように、２層目のセルＢが完成する。
上記第１の実施形態によれば、シリコン基板１１の凸部１３の両側面にゲート電極Ｇ１、Ｇ２を設けることで、読み出し用のスイッチング素子として縦型トランジスタＴｒ１、Ｔｒ２が形成されている。この２つの縦型トランジスタＴｒ１、Ｔｒ２は通常の１つのトランジスタの占有面積程度であるため、従来よりもトランジスタの占有面積を縮小できる。
また、セルＡのＭＴＪ素子ＭＴＪ１、ＭＴＪ２を形成する層レベルとセルＢのＭＴＪ素子ＭＴＪ３、ＭＴＪ４を形成する層レベルとが異なるように形成している。このため、セルＡ及びセルＢの境界部分において、セルＡ及びセルＢ間のＸ、Ｙ方向のスペースを無くすことができるため、セル面積の縮小が可能となる。
以上のように、第１の実施形態では、ＭＴＪ素子の短辺（磁化困難軸方向の幅）をＦ（Feature size）、長辺（磁化容易軸方向の幅）を２Ｆとすると、２Ｆ×２Ｆ＝４Ｆ２のセルサイズが実現でき、従来よりもセル面積の縮小を図ることができる。
［第２の実施形態］
第２の実施形態では、ゲート絶縁膜を部分的に厚くすることでショートの問題を抑制し、シリサイド膜を形成することで低抵抗化を図る例を説明する。
第２の実施形態では、ゲート絶縁膜を部分的に厚くすることでショートの問題を抑制し、シリサイド膜を形成することで低抵抗化を図る例を説明する。
図９乃至図１３は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
まず、図９に示すように、例えばＰ型のシリコン基板１１内に素子分離領域１２が形成された後、凸部１３が形成される。その後、素子領域上に例えばシリコン酸化膜からなるゲート絶縁膜２１が形成される。
次に、図１０に示すように、イオン注入により、例えばＮ−層からなる低濃度のソース・ドレイン拡散層２２ａ、２２ｂ、２２ｃが形成される。ここで、凸部１３の上面内にソース拡散層２２ｃが形成され、凸部１３の根元のシリコン基板１１内にドレイン拡散層２２ａ、２２ｂが形成される。
次に、図１１に示すように、例えばポリシリコンからなる電極材がＣＶＤにより堆積され、この電極材が凸部１３の側面にのみ残るように除去される。これにより、凸部１３の側面にゲート電極Ｇ１、Ｇ２が形成される。
次に、図１２に示すように、後酸化により、ゲート電極Ｇ１、Ｇ２で覆われていない部分のゲート絶縁膜２１が酸化される。これにより、ソース・ドレイン拡散層２２ａ、２２ｂ、２２ｃ上のゲート絶縁膜２１が、凸部１３の側面上のゲート絶縁膜２１より厚くなる。
次に、図１３に示すように、ソース・ドレイン拡散層２２ａ、２２ｂ、２２ｃ及びゲート電極Ｇ１、Ｇ２上に、Ｃｏなどからなるシリサイド膜２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅが形成される。さらに、ＡｓやＰなどのイオン注入により、Ｎ＋層からなる高濃度のソース・ドレイン拡散層２４ａ、２４ｂ、２４ｃが形成される。このように、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン拡散層が形成される。
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得られる。
ソース・ドレイン拡散層２４ａ、２４ｂ、２４ｃ及びゲート電極Ｇ１、Ｇ２上にシリサイド膜２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅを形成するため、低抵抗化を図ることができる。
また、後酸化により、ゲート電極Ｇ１、Ｇ２から露出する部分のゲート絶縁膜２１を厚くしている。このため、ゲート電極Ｇ１とソース・ドレイン拡散層２４ａ、２４ｃとの間、ゲート電極Ｇ２とソース・ドレイン拡散層２４ｂ、２４ｃとの間におけるショートを抑制できる。
［第３の実施形態］
第３の実施形態では、ゲート電極に接続するコンタクトとソース拡散層に接続するコンタクトの配置の一例について説明する。
第３の実施形態では、ゲート電極に接続するコンタクトとソース拡散層に接続するコンタクトの配置の一例について説明する。
図１４（ａ）乃至（ｃ）は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。図１５は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの斜視図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリについて説明する。
図１４（ａ）に示すように、メモリセルアレイ領域の端部には凸部１３の幅が広くなった領域が存在し、この領域がソースコンタクト領域３２となる。また、メモリセルアレイ領域の端部では凸部１３に窪み部１３’が設けられ、この窪み部１３’の領域がゲートコンタクト領域３１となる。凸部１３の周囲にはゲート電極材Ｇが形成され、このゲート電極材Ｇで凸部１３の窪み部１３’が埋め込まれている。そして、全面にレジスト３３が形成され、リソグラフィ及びエッチングによりレジスト３３に開口部３４が形成される。このレジスト３３の開口部３４からゲート電極材Ｇの一部がエッチング除去される。これにより、図１４（ｂ）に示すように、ゲート電極材Ｇがメモリセルアレイ領域の端部で分離され、ゲート電極Ｇ１、Ｇ２が形成される。その後、図１４（ｃ）及び図１５に示すように、ゲートコンタクト領域３１にコンタクトＣｇ１、Ｃｇ２が配置され、ソースコンタクト領域３２にコンタクトＣｓ１、Ｃｓ２が配置される。コンタクトＣｓ１、Ｃｓ２は、例えば接地端子に接続されている。
ここで、図１４（ｃ）に示すように、ゲート電極Ｇ１、Ｇ２に接続するコンタクトＣｇ１、Ｃｇ２とソース拡散層１５ｃに接続するコンタクトＣｓ１、Ｃｓ２とは、メモリセルアレイ領域の両端部に設けられる。そして、ゲート電極Ｇ１のコンタクトＣｇ１とゲート電極Ｇ２のコンタクトＣｇ２とは、メモリセルアレイ領域の同じ端部ではなく、メモリセルアレイ領域の異なる端部に設けることが望ましい。
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、ゲート電極Ｇ１に接続するコンタクトＣｇ１とソース拡散層１５ｃに接続するコンタクトＣｓ１をメモリセルアレイ領域の一端部に設け、ゲート電極Ｇ２に接続するコンタクトＣｇ２とソース拡散層１５ｃに接続するコンタクトＣｓ２をメモリセルアレイ領域の他端部に設けている。従って、メモリセルアレイ領域の異なる端部において、ゲート電極Ｇ１、Ｇ２にコンタクトＣｇ１、Ｃｇ２を接続することが可能である。このようにメモリセルアレイ領域の両端部における領域を利用してコンタクトＣｇ１、Ｃｇ２、Ｃｓ１、Ｃｓ２を形成することで、メモリセルアレイ領域の片側の端部における領域を利用した場合よりも、セル面積の縮小を図ることができる。
［第４の実施形態］
第４の実施形態では、シリコン基板の凸部の幅と凸部の不純物濃度の関係について説明する。
第４の実施形態では、シリコン基板の凸部の幅と凸部の不純物濃度の関係について説明する。
図１６は、本発明の第４の実施形態に係る凸部の幅と不純物濃度との関係図を示す。図１６の直線よりも左側に凸部の不純物濃度を設定することで、凸部を空乏化できる。例えば、凸部の幅Ｗが１００ｎｍのときは、不純物濃度は４〜５Ｅ＋１７ｃｍ−３が望ましい。
磁気ランダムアクセスメモリセルの動作を考慮すると、凸部の幅Ｗは、７０ｎｍ≦Ｗ≦１２０ｎｍの範囲が望ましい。ここで、上限値は、凸部の不純物濃度を３Ｅ＋１７ｃｍ−３程度以上に設定することでショートチャネル効果を抑制できることから規定される。下限値は、凸部の不純物濃度を８Ｅ＋１７ｃｍ−３程度以下に設定することでジャンクションリークを抑制できることから規定される。
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、図１６の関係を満たすように凸部の幅Ｗと凸部の不純物濃度とを設定することで、凸部を空乏化させ、サブシュレッシュホールド特性の改善を図ることができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、例えば次のように種々に変形することが可能である。
各実施形態における書き込み方法は、ビット線と書き込みワード線とに書き込み電流を流し、この書き込み電流により生じた磁場をＭＴＪ素子に印加する、いわゆる磁場書き込みを行う。しかし、ＭＴＪ素子の膜面に対して垂直方向に書き込み電流を流し、この書き込み電流の方向に応じて記録層の磁化を反転させる、いわゆるスピン注入書き込みにも適用できる。この場合、図１７に示すように、図１の書き込みワード線ＷＷＬは省略でき、ビット線と縦型トランジスタ間に書き込み電流を流せばよい。さらに、図１７の構造であれば、ＲＲＡＭ（Resistive Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）にも適用可能である。ここで、ＲＲＡＭの場合、ＭＴＪ素子の代わりにＣＥＲ（Colossal electro-resistance）効果を利用した記憶素子が用いられる。ＰＲＡＭの場合、ＭＴＪ素子の代わりに結晶相変化を利用した記憶素子が用いられる。
各実施形態における基板として、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。このＳＯＩ基板は、半導体基板と、半導体層と、半導体基板及び半導体層間に設けられた埋め込み絶縁膜とで構成される。
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…シリコン基板、１２…素子分離領域、１３、１３’、１４…凸部、１５ａ、１５ｂ、１５ｃ、１６ａ、１６ｂ、１６ｃ…ソース・ドレイン拡散層、２１…ゲート絶縁膜、２２ａ、２２ｂ、２２ｃ…低濃度のソース・ドレイン拡散層、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ…シリサイド膜、２４ａ、２４ｂ、２４ｃ…高濃度のソース・ドレイン拡散層、３１…ゲートコンタクト領域、３２…ソースコンタクト領域、３３…レジスト、３４…開口部、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４…トランジスタ、Ｇ…ゲート電極材、Ｇ１、Ｇ２、Ｇ３、Ｇ４…ゲート電極、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６…コンタクト、Ｃｇ１、Ｃｇ２…ゲート電極に接続するコンタクト、Ｃｓ１、Ｃｓ２…ソース拡散層に接続するコンタクト、ＢＡＳＥ１、ＢＡＳＥ２、ＢＡＳＥ３、ＢＡＳＥ４…下部電極、ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４…ＭＴＪ素子、ＷＷＬ１、ＷＷＬ２、ＷＷＬ３、ＷＷＬ４…書き込みワード線、ＢＬ１、ＢＬ２…ビット線。
Claims (5)
- 基板面から突出する第１の凸部が形成され、前記第１の凸部は互いに対向する第１及び第２の側面と上面とを有する半導体基板と、
前記第１の凸部の前記第１の側面上に形成された第１のゲート電極と、
前記第１の凸部の前記第２の側面上に形成された第２のゲート電極と、
前記第１の凸部の前記上面内に形成された第１のソース拡散層と、
前記第１の凸部の前記第１の側面側の根元の前記基板面内に形成された第１のドレイン拡散層と、
前記第１の凸部の前記第２の側面側の根元の前記基板面内に形成された第２のドレイン拡散層と、
前記半導体基板の上方に配置された第１のワード線と、
前記半導体基板の上方に配置された第２のワード線と、
前記第１及び第２のワード線の上方に配置された第１のビット線と、
前記第１のビット線及び前記第１のワード線の間に配置され、前記第１のビット線に接続された第１の磁気抵抗効果素子と、
前記第１のビット線及び前記第２のワード線の間に配置され、前記第１のビット線に接続された第２の磁気抵抗効果素子と、
前記第１の磁気抵抗効果素子と前記第１のドレイン拡散層とを接続する第１のコンタクトと、
前記第２の磁気抵抗効果素子と前記第２のドレイン拡散層とを接続する第２のコンタクトと
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記半導体基板には前記基板面から突出する第２の凸部が形成され、前記第２の凸部は互いに対向する第３及び第４の側面と上面とを有し、
前記第２の凸部の前記第３の側面上に形成された第３のゲート電極と、
前記第２の凸部の前記第４の側面上に形成された第４のゲート電極と、
前記第２の凸部の前記上面内に形成された第２のソース拡散層と、
前記第２の凸部の前記第３の側面側の根元の前記基板面内に形成された第３のドレイン拡散層と、
前記第２の凸部の前記第４の側面側の根元の前記基板面内に形成された第４のドレイン拡散層と、
前記第１のビット線の上方に配置され、前記第２のワード線と異なる層レベルでオーバーラップされた第３のワード線と、
前記第１のビット線の上方に配置された第４のワード線と、
前記第３及び第４のワード線の上方に配置された第２のビット線と、
前記第２のビット線及び前記第３のワード線の間に配置され、前記第２のビット線に接続された第３の磁気抵抗効果素子と、
前記第２のビット線及び前記第４のワード線の間に配置され、前記第２のビット線に接続された第４の磁気抵抗効果素子と、
前記第３の磁気抵抗効果素子と前記第３のドレイン拡散層とを接続する第３のコンタクトと、
前記第４の磁気抵抗効果素子と前記第４のドレイン拡散層とを接続する第４のコンタクトと
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。 - 前記第２の磁気抵抗効果素子と前記第３の磁気抵抗効果素子は、前記第１及び第２の凸部間に配置されていることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
- 前記第１のゲート電極と前記第１の凸部の前記第１の側面との間に形成された第１のゲート絶縁膜と、
前記第２のゲート電極と前記第１の凸部の前記第２の側面との間に形成された第２のゲート絶縁膜と、
前記第１のソース拡散層上に形成された第３のゲート絶縁膜と、
前記第１のドレイン拡散層上に形成された第４のゲート絶縁膜と、
前記第２のドレイン拡散層上に形成された第５のゲート絶縁膜と
をさらに具備し、
前記第３乃至第５のゲート絶縁膜は、前記第１及び第２のゲート絶縁膜よりも厚いことを特徴とする請求項１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリ。 - メモリセルアレイ領域の端部における前記第１のソース拡散層上に配置され、接地端子に接続されたソースコンタクトをさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ。
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