WO2021186968A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2021186968A1
WO2021186968A1 PCT/JP2021/005127 JP2021005127W WO2021186968A1 WO 2021186968 A1 WO2021186968 A1 WO 2021186968A1 JP 2021005127 W JP2021005127 W JP 2021005127W WO 2021186968 A1 WO2021186968 A1 WO 2021186968A1
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memory element
layer
memory cell
memory
semiconductor device
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PCT/JP2021/005127
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裕行 内田
泰夫 神田
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ソニーセミコンダクタソリューションズ株式会社
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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    • G—PHYSICS
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    • G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
    • G11B5/3903—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects using magnetic thin film layers or their effects, the films being part of integrated structures
    • G11B5/3906—Details related to the use of magnetic thin film layers or to their effects
    • G11B5/3912—Arrangements in which the active read-out elements are transducing in association with active magnetic shields, e.g. magnetically coupled shields
    • G—PHYSICS
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    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the same.
  • MRAM stores data based on the magnetization direction of the magnetic material, so that it can be rewritten at high speed and almost infinitely (10 15 times or more), and is already used in fields such as industrial automation and aircraft.
  • MRAM is expected to be used for code storage and working memory in the future because of its high-speed operation and high reliability.
  • This is an essential problem due to the recording principle of MRAM, that is, the method of reversing the magnetization by the current magnetic field generated from the wiring.
  • a recording method that does not rely on a current magnetic field that is, a magnetization reversal method has been studied.
  • a spin injection type magnetoresistive element STT-MRAM,
  • Spin Transfer Torque based Magnetic Random Access Memory is attracting attention.
  • the spin injection type magnetoresistive sensor (hereinafter, simply referred to as “nonvolatile memory element”) is composed of, for example, MTJ (Magnetic Tunnel Junction) like MRAM, and passes through a magnetic layer fixed in a certain direction.
  • MTJ Magnetic Tunnel Junction
  • a torque is applied to the storage layer. This is used, and when a current exceeding a certain threshold is passed, the magnetization direction of the storage layer is reversed.
  • the rewriting of the "0/1" data is performed by changing the polarity of the current (the direction in which the current flows through the storage layer).
  • the absolute value of the current for this inversion is 1 milliampere or less for a non-volatile memory element having a scale of about 0.1 ⁇ m, and this current value decreases in proportion to the volume of the non-volatile memory element. , Scaling is possible.
  • the word line for generating the recording current and magnetic field required for the MRAM is not required, there is an advantage that the cell structure is simplified.
  • Various materials have been studied as ferromagnetic materials used in non-volatile memory elements, but in general, non-volatile memory elements having vertical magnetic anisotropy are better than non-volatile memory elements having in-plane magnetic anisotropy. Is said to be suitable for low power consumption and large capacity.
  • the perpendicular magnetization has a lower energy barrier to be overcome during spin torque magnetization reversal, and the high magnetic anisotropy of the perpendicular magnetization film is due to the heat of the storage carrier that has been miniaturized by increasing the capacity. This is because it is advantageous for maintaining the stability.
  • non-volatile memory element in order to apply the non-volatile memory element to various applications, a plurality of types (for example, two types) of non-volatile memory elements having different thermal stability, in other words, different storage retention characteristics and data writing characteristics, are mixedly mounted.
  • a non-volatile memory cell array for example, as disclosed in Japanese Patent Application Laid-Open No. 2012-014787, when forming non-volatile memory elements having different thermal stability on the same wafer, a plurality of optimized non-volatile memory elements are provided. There is a problem that the number of steps increases because it needs to be formed once.
  • a method of making the size of the non-volatile memory element different can be mentioned.
  • the non-volatile memory element when the size of the non-volatile memory element is large, if the spacing (formation pitch) of the adjacent non-volatile memory elements is narrowed to the minimum allowable formation pitch in order to reduce the size of the non-volatile memory cell array, the non-volatile memory element After forming a laminated film for forming the laminated film, when the laminated film is patterned (for example, etched) to form a non-volatile memory, the residue of the patterned (for example, etched) laminated film is redeposited as a result. A short circuit may occur between adjacent non-volatile memory elements.
  • the area of the entire non-volatile memory cell array can be reduced. Can't. Furthermore, in order to prevent a short circuit from occurring between adjacent non-volatile memory elements, if excessive etching is attempted on the laminated film, a component of the non-volatile memory cell array located below the laminated film, For example, the wiring and the selection transistor may be damaged.
  • an object of the present disclosure is to provide a semiconductor device having a non-volatile memory cell array having a structure and a structure in which a problem is unlikely to occur even if the interval (formation pitch) of adjacent non-volatile memory elements is narrowed, and a method for manufacturing the same. There is.
  • the semiconductor device for achieving the above object is A first memory element composed of a resistance-changing non-volatile memory element, a first memory cell composed of a first selection transistor electrically connected to the first memory element, and a first memory cell.
  • a second memory element composed of a resistance-changing non-volatile memory element, and a second memory cell composed of a second selection transistor electrically connected to the second memory element. It has a non-volatile memory cell array in which a plurality of the above are arranged.
  • the plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and on the same interlayer insulating layer. Ori, The first memory element is larger than the second memory element, The first memory element and the second memory element are arranged adjacent to each other along the second direction.
  • the plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in the second direction different from the first direction.
  • the first memory element is formed on the first interlayer insulating layer, and is formed on the first interlayer insulating layer.
  • the second memory element is formed on the second interlayer insulating layer located above the first interlayer insulating layer.
  • the first memory element and the second memory element are arranged so that the normal projection image of the second memory element on the first interlayer insulating layer and the first memory element are located adjacent to each other along the second direction. Has been done.
  • a first memory element composed of a resistance-changing non-volatile memory element, a first memory cell composed of a first selection transistor electrically connected to the first memory element, and a first memory cell.
  • a second memory element composed of a resistance-changing non-volatile memory element, and a second memory cell composed of a second selection transistor electrically connected to the second memory element. Consists of an array of The plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and on the same interlayer insulating layer.
  • the first memory element is larger than the second memory element
  • FIG. 1 is a diagram schematically showing an arrangement state of a first memory element and a second memory element in the non-volatile memory cell array constituting the semiconductor device of the first embodiment.
  • FIG. 2 is a schematic partial cross-sectional view of a memory cell in the non-volatile memory cell array constituting the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram schematically showing the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array constituting the semiconductor device of the first embodiment, and the non-volatile memory device constituting the semiconductor device of the first embodiment. It is a schematic partial cross-sectional view of a memory cell array.
  • FIG. 4 is an equivalent circuit diagram of the non-volatile memory cell array constituting the semiconductor device of the first embodiment.
  • FIG. 5 is a diagram schematically showing an arrangement state of selection transistors and the like in the non-volatile memory cell array constituting the semiconductor device of the first embodiment.
  • 6A and 6B are a conceptual diagram of a spin-injection magnetoresistive element to which spin-injection magnetization reversal is applied, and a conceptual diagram of a spin-injection magnetoresistive element having a double spin filter structure, respectively.
  • FIG. 7 is a diagram schematically showing an arrangement state of the first memory element and the second memory element in the modification-1 of the non-volatile memory cell array constituting the semiconductor device of the first embodiment.
  • 8A and 8B are schematic partial cross-sectional views of peripheral circuits constituting the semiconductor device of the first embodiment.
  • FIG. 9 is a diagram schematically showing an arrangement state of the first memory element and the second memory element in the non-volatile memory cell array constituting the semiconductor device of the second embodiment.
  • FIG. 10 is a diagram schematically showing the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array constituting the semiconductor device of the second embodiment, and the non-volatile memory device constituting the semiconductor device of the second embodiment. It is a schematic partial cross-sectional view of a memory cell array.
  • FIG. 11 is an equivalent circuit diagram of the non-volatile memory cell array constituting the semiconductor device of the second embodiment.
  • FIG. 12 is a diagram schematically showing the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array constituting the semiconductor device of the third embodiment
  • FIG. 12 is a diagram schematically showing the arrangement state of the first memory element and the second memory element, and the non-volatile memory device constituting the semiconductor device of the third embodiment.
  • It is a schematic partial cross-sectional view of a memory cell array.
  • FIG. 13 is an equivalent circuit diagram of the non-volatile memory cell array constituting the semiconductor device of the third embodiment.
  • FIG. 14 is a schematic partial cross-sectional view of a first memory element including a selection transistor in the non-volatile memory cell array constituting the semiconductor device of the third embodiment.
  • FIG. 15 is a schematic partial cross-sectional view of a second memory element including a selection transistor in the non-volatile memory cell array constituting the semiconductor device of the third embodiment.
  • FIG. 16 is a schematic partial cross-sectional view of a peripheral circuit constituting the semiconductor device of the third embodiment.
  • FIG. 17 is a schematic partial cross-sectional view of a peripheral circuit constituting the semiconductor device of the third embodiment.
  • FIG. 18 is a schematic partial cross-sectional view of a peripheral circuit constituting the semiconductor device of the third embodiment.
  • FIG. 19 is a schematic partial cross-sectional view of a peripheral circuit constituting the semiconductor device of the third embodiment.
  • FIG. 20 is a diagram schematically showing the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array constituting the semiconductor device of the fourth embodiment, and the non-volatile memory device constituting the semiconductor device of the fourth embodiment. It is a schematic partial cross-sectional view of a memory cell array.
  • FIG. 21 is an equivalent circuit diagram of the non-volatile memory cell array constituting the semiconductor device of the fourth embodiment.
  • FIG. 22 is an equivalent circuit diagram of the non-volatile memory cell array constituting the semiconductor device of the fifth embodiment.
  • 23A and 23B are a schematic perspective view showing a part of the composite magnetic head of Example 6 cut out, and a schematic cross-sectional view of the composite magnetic head of Example 6, respectively.
  • 24A and 24B are conceptual diagrams of a modified example of the non-volatile memory element.
  • 25A, 25B, 25C and 25D are circuit diagrams of a digital flip-flop circuit when the non-volatile memory cell array in the present disclosure is used as a latch circuit of a logic circuit (specifically, for example, a digital flip-flop circuit). Is.
  • Example 1 semiconductor device according to the first aspect of the present disclosure, a non-volatile memory cell array in the first aspect 1-A, and a method for manufacturing the semiconductor device of the present disclosure. 3. 3.
  • Example 2 Mode of Example 1, non-volatile memory cell array in the first-B aspect
  • Example 3 Semiconductor device according to the second aspect of the present disclosure
  • Example 4 Modification of Example 3) 6.
  • Example 5 Application example of the non-volatile memory cell array in Examples 1 to 5) 8. others
  • Non-volatile memory cell array constituting the semiconductor device according to the first aspect of the present disclosure In all areas of the "nonvolatile memory cell array in the first aspect of the present disclosure"), the second direction. It is not necessary that the first memory element and the second memory element are arranged adjacent to each other along the above. That is, in at least a part of the region of the non-volatile memory cell array in the first aspect of the present disclosure, the first memory element and the second memory element may be arranged adjacent to each other along the second direction. ..
  • nonvolatile memory cell array in the second aspect of the present disclosure is arranged so that the normal projection image of the second memory element onto the first interlayer insulating layer and the first memory element are located adjacent to each other along the second direction. It doesn't have to be. That is, in at least a part of the region of the non-volatile memory cell array in the second aspect of the present disclosure, the first memory element and the second memory element are the normal projection image of the second memory element onto the first interlayer insulating layer. It suffices that the first memory element and the first memory element are arranged so as to be adjacent to each other along the second direction.
  • the formation pitches of the first memory element and the second memory element are as follows. It is preferable that the first direction and the second direction are orthogonal to each other.
  • the formation pitch of the memory element and the memory element refers to the distance between the center points of the adjacent memory elements along a predetermined direction when the area center of gravity point of the memory element is taken as the center point.
  • P 1-11 Formation pitch of the first memory element and the first memory element along the first direction
  • P 1-22 Formation pitch of the second memory element and the second memory element along the first direction
  • P 1 -12 Formation pitch of the first memory element and the second memory element along the first direction (nonvolatile memory cell array in the first aspect of the present disclosure)
  • P 1-12 ' Orthophoto projection image of the second memory element onto the first interlayer insulating layer along the first direction and the formation pitch of the first memory element (nonvolatile memory cell array in the second aspect of the present disclosure).
  • P 2-11 Formation pitch of the first memory element and the first memory element along the second direction
  • P 2-22 Formation pitch of the second memory element and the second memory element along the second direction
  • P 2 -12 Formation pitch of the first memory element and the second memory element along the second direction (nonvolatile memory cell array in the first aspect of the present disclosure)
  • P 2-12 ' Orthophoto projection image of the second memory element onto the first interlayer insulating layer along the second direction and the formation pitch of the first memory element (nonvolatile memory cell array in the second aspect of the present disclosure).
  • the formation pitches P 2-12 and P 2-12'of the first memory element and the second memory element along the second direction are these.
  • the formation pitch is the smallest among P 1-11 , P 1-22 , P 1-12 , P 2-11 , P 2-22 , P 2-12 , and P 2-12'.
  • Non-volatile memory cell array according to the first aspect of the present disclosure, or the non-volatile memory cell array constituting the semiconductor device manufactured by the method for manufacturing the semiconductor device of the present disclosure (hereinafter, these non-volatile memory cell arrays are collectively referred to).
  • Non-volatile memory semiconductor device in the first aspect of the present disclosure A group of first memory elements composed of a plurality of first memory elements is arranged along the first direction.
  • a group of second memory elements composed of a plurality of second memory elements are arranged along the first direction.
  • the first memory element group and the second memory element group may be in a form in which they are alternately arranged along the second direction.
  • the non-volatile memory cell array in the first aspect of the present disclosure in such a form may be referred to as "nonvolatile memory cell array in the first aspect 1-A" for convenience.
  • the first memory element and the second memory element can be arranged alternately along the first direction.
  • the non-volatile memory cell array in the first aspect of the present disclosure in such a form may be referred to as "nonvolatile memory cell array in the first aspect 1-B" for convenience.
  • the first memory element and the second memory element have different thermal stability. Can be done. For example, when the materials constituting the first memory element and the second memory element are different, observe the cross section of the memory element and check the thickness of the storage layer (described later), the material constituting the storage layer, and the element composition. , It is possible to verify by physical and chemical analysis.
  • the first memory element having a large size has excellent thermal stability and can store and retain data for a long period of time.
  • the second memory element having a smaller size can write data at a higher speed than the first memory element, and can write data at a lower current. Then, in the second memory cell capable of writing and reading data at high speed, data is constantly written and read, and data is held in the first memory cell having excellent data storage and holding characteristics for a long period of time. Examples of how to use it to save data can be mentioned.
  • the normal projection image of the second memory element onto the first interlayer insulating layer can be in a form that does not overlap with the first memory element.
  • the size of the normal projection image of the second memory element onto the first interlayer insulating layer is different from the size of the first memory element. can do.
  • the first interlayer insulating layer covers the first selection transistor and the second selection transistor, and the second interlayer is formed.
  • the insulating layer may be in the form of covering the first memory element and the first interlayer insulating layer.
  • the size of the normal projection image of the second memory element onto the first interlayer insulating layer may be larger, smaller, or the same as the size of the first memory element.
  • the first memory cell is composed of one first memory element and one first selection transistor.
  • the second memory cell can be in the form of one second memory element and one second selection transistor, or also.
  • the first memory cell is composed of one first memory element and two first selection transistors.
  • the second memory cell can be in the form of one second memory element and two second selection transistors, or also.
  • the first memory cell is composed of two first memory elements and two first selection transistors.
  • the second memory cell may have a form composed of two second memory elements and two second selection transistors.
  • the non-volatile memory cell array in the first aspect of the present disclosure including the various preferred forms and configurations described above, or the non-volatile memory cell array in the second aspect of the present disclosure including the various preferred forms described above.
  • the memory cells and the memory cells adjacent to each other along the first direction can be in a form in which the elements are separated by a transistor (sometimes referred to as a “transistor for element separation”).
  • the element separation transistor preferably has the same structure as the selection transistor.
  • the first memory element and the second memory element are formed of a vertical magnetization type spin injection type magnetoresistive element (hereinafter, may be simply referred to as "spin injection type magnetoresistive element").
  • spin injection type magnetoresistive element a vertical magnetization type spin injection type magnetoresistive element
  • the present invention is not limited to such a form, and is a form in which a perpendicular magnetization type magnetoresistive element and an in-plane magnetization type magnetoresistive element are mixed, and a form composed of an in-plane magnetization type magnetoresistive element. It can also be.
  • the magnetization direction of the storage layer changes according to the information to be stored, and in the storage layer, the easily magnetized axis is, for example, parallel to the stacking direction of the laminated structure.
  • the apparatus further includes a peripheral circuit, and a dummy laminated structure having the same configuration as the laminated structure constituting the first memory element and / or the second memory element is formed above the peripheral circuit.
  • the peripheral circuit can be any circuit, for example, not only the circuits constituting the memory such as a sense amplifier and a driver for driving a selection transistor, but also other circuits when they are mixed with other circuits. Circuit is also included. More specifically, a dummy laminated structure may be formed above the gate electrode of the transistor constituting the peripheral circuit.
  • the laminated structure has at least a laminated structure composed of a magnetization fixed layer, an intermediate layer and a storage layer
  • the dummy laminated structure is a laminated structure composed of a magnetized fixed layer, an intermediate layer and a storage layer.
  • the normal projection image of the dummy laminated structure on the base includes the normal projection image of the gate electrode of the transistor constituting the peripheral circuit.
  • the peripheral circuit includes various wirings. More specifically, a dummy laminated structure may be formed above the wiring constituting the peripheral circuit. It is preferable that the normal projection image of the dummy laminated structure on the base includes the normal projection image of the wiring constituting the peripheral circuit.
  • a dummy laminated structure may be widely formed on the interlayer insulating layer, the first interlayer insulating layer, and the second interlayer insulating layer covering the transistors and wirings constituting the peripheral circuit.
  • This form is also included in the form in which a dummy laminated structure is formed above the peripheral circuit.
  • the dummy laminated structure may be in a form in which it is not electrically connected to anything, or may be in a form in which it is grounded, for example. Then, by providing such a dummy laminated structure, when the laminated film is patterned in order to obtain the laminated structure, for example, damage occurs in the peripheral circuits constituting the semiconductor device due to the micro-loading effect. It can be reliably prevented.
  • the non-volatile memory cell array according to the first aspect of the present disclosure including the various preferred forms and configurations described above, or in the non-volatile memory according to the second aspect of the present disclosure including the various preferred forms described above.
  • the first memory cell and the second memory cell, or the first memory element and the second memory element preferably have the same configuration and structure except that the sizes of the non-volatile memory elements are different. ..
  • the materials constituting the first memory element and the second memory element are the same.
  • the materials constituting the first memory element and the second memory element are preferably the same, but may be different.
  • the gate electrode of the selection transistor is a second. It can be in the form of being connected (or also serving as a word line) to a word line extending in a direction.
  • the projected image in the extending direction of the bit line (second wiring) can be in a form orthogonal to the projected image in the extending direction of the word line, and the extending direction of the bit line (second wiring) is the word line. It can also be in a form parallel to the extending direction of.
  • the selection transistor is a planar transistor, specifically, a field effect transistor (known MIS-FET or MOS-FET). ), Or the selection transistor can be in the form of a Fin-FET, which makes it possible to suppress short channel characteristics.
  • the selection transistor has a channel forming region in a semiconductor element having a tri-gate structure or a semiconductor element having a GAA (Gate-All-Around) structure or an omega ( ⁇ ) structure (specifically, for example, nanowires or It can be in the form of a FET) whose channel formation region is composed of nanosheets.
  • the selection transistor may be an n-channel type transistor or a p-channel type transistor.
  • the non-volatile memory element has at least a storage layer and a magnetization fixing layer, and the magnetization fixing layer is connected to one source / drain region of a selection transistor.
  • the storage layer can be in the form of being connected to one source / drain region of the selection transistor.
  • the non-volatile memory element composed of the spin injection type magnetoresistive sensor has at least a storage layer and a magnetization fixing layer in this way.
  • the non-volatile memory element has at least a magnetization fixing layer and an intermediate layer. It can be configured to have a laminated structure composed of a storage layer and a storage layer.
  • the first surface of the laminated structure (the surface facing the selection transistor) is connected to the conductive base layer, and the second surface of the laminated structure (the surface facing the first surface) is the second wiring. It touches (bit line).
  • the base layer is connected to one source / drain region of the selection transistor. Specifically, the base layer is connected to a contact hole connecting one source / drain region of the selection transistor and the laminated structure. That is, one source / drain region of the selection transistor and the laminated structure are electrically connected by a contact hole. The other source / drain region of the selection transistor is connected to the sense wire (first wire).
  • a current also called a magnetization reversal current or a spin polarization current, which is a write current
  • a current also called a magnetization reversal current or a spin polarization current, which is a write current
  • the magnetization fixing layer can be in the form of being connected to one source / drain region of the selection transistor via the base layer. That is, the magnetization-fixed layer can be in the form of forming the first surface of the laminated structure, whereby a material-stable laminated structure can be obtained.
  • the present invention is not limited to this, and as described above, the storage layer may form the first surface of the laminated structure.
  • the TMR (Tunnel Magnetoresistance) effect or the GMR (Giant Magnetoresistance) effect is exerted by the laminated structure composed of the storage layer, the intermediate layer and the magnetization fixed layer. It can be a structure in which the laminated structure having the structure is formed. Then, for example, when a magnetization reversal current (spin polarization current, write current) is passed from the storage layer to the magnetization fixed layer in a magnetized state of antiparallel arrangement, electrons are injected from the magnetization fixed layer into the storage layer to act.
  • spin reversal current spin polarization current, write current
  • the magnetization of the storage layer is reversed by the resulting spin torque, and the magnetization direction of the storage layer, the magnetization direction of the magnetization fixed layer (specifically, the reference layer), and the magnetization direction of the storage layer are arranged in parallel.
  • the magnetization direction of the storage layer and the magnetization direction of the magnetization fixed layer are antiparallel.
  • the metal atoms constituting the magnetization fixing layer and the storage layer shall be in a form containing a cobalt (Co) atom, an iron (Fe) atom, or a cobalt atom and an iron atom (Co—Fe). Can be done.
  • the metal atoms constituting the magnetization fixing layer and the storage layer may be in a form containing at least a cobalt (Co) atom or an iron (Fe) atom. That is, the magnetization fixing layer and the storage layer can be in the form of being composed of a metal material (alloy, compound) made of at least cobalt (Co) or iron (Fe).
  • the storage layer is at least one metal material (alloy, compound) selected from the group consisting of cobalt, iron and nickel, preferably the storage layer is a metal material (alloy, alloy) made of cobalt, iron and nickel. It can be in the form of a compound) or a metal material (alloy, compound) composed of cobalt, iron, nickel and boron.
  • alloys of ferromagnetic materials such as nickel (Ni), iron (Fe), and cobalt (Co) (for example, Co—Fe, Co—Fe—B, Co—Fe—Ni, Fe-Pt, Ni-Fe, Fe-B, Co-B, etc.), or alloys in which gadolinium (Gd) is added to these alloys can be exemplified.
  • Gadolinium (Gd) gadolinium
  • heavy rare earths such as terbium (Tb), dysprosium (Dy), and holmium (Ho) may be added to the alloy in order to further increase the vertical magnetic anisotropy.
  • An alloy containing the above may be laminated.
  • the crystallinity of the storage layer is essentially arbitrary and may be polycrystalline, single crystal or amorphous. Further, the storage layer may have a single-layer structure, a laminated structure in which a plurality of different ferromagnetic material layers described above are laminated, or a laminated structure in which a ferromagnetic material layer and a non-magnetic material layer are laminated. It can also be configured.
  • Non-magnetic elements include B, C, N, O, F, Li, Mg, Si, P, Ti, V, Cr, Mn, Ni, Cu, Ge, Nb, Ru, Rh, Pd, Ag, Ta. , Ir, Pt, Au, Zr, Hf, W, Mo, Re, Os.
  • a storage layer it is also possible to stack ferromagnetic material layers having different compositions.
  • a plurality of ferromagnetic material layers such as Fe layer, Co layer, Fe—Ni alloy layer, Co—Fe alloy layer, Co—Fe—B alloy layer, Fe—B alloy layer, and Co—B alloy layer are non-magnetic materials.
  • Non-magnetic layer include Ru, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, or an alloy of these, can be mentioned.
  • the thickness of the storage layer can be exemplified by 0.5 nm to 30 nm, and the thickness of the magnetization fixing layer can be exemplified by 0.5 nm to 30 nm.
  • the magnetization fixing layer can have a laminated ferri structure (also called a laminated ferlipin structure) in which at least two magnetic material layers are laminated.
  • a laminated ferri structure also called a laminated ferlipin structure
  • One magnetic material layer constituting the laminated ferri structure may be referred to as a "reference layer”
  • the other magnetic material layer constituting the laminated ferri structure may be referred to as a "fixed layer”.
  • the laminated ferri structure is a laminated structure having an antiferromagnetic bond, that is, a structure in which the interlayer exchange bond between two magnetic material layers (reference layer and fixed layer) is antiferromagnetic, and is a synthetic antiferromagnetic bond (a synthetic antiferromagnetic bond).
  • the thickness of the non-magnetic layer provided between the two magnetic material layers (reference layer and fixed layer) makes the interlayer exchange bond between the two magnetic material layers antiferromagnetic.
  • the magnetization direction of the reference layer is a magnetization direction that serves as a reference for information to be stored in the storage layer.
  • One magnetic material layer (reference layer) constituting the laminated ferri structure is located on the storage layer side. That is, the reference layer is in contact with the intermediate layer.
  • the magnetization fixing layer By adopting a laminated ferri structure (also called a laminated ferlipin structure) for the magnetization fixing layer, the asymmetry of thermal stability with respect to the information writing direction can be reliably canceled, and the stability with respect to spin torque can be improved. Can be done.
  • a laminated ferri structure also called a laminated ferlipin structure
  • One of the magnetic material layers (for example, the reference layer) constituting the laminated ferri structure contains at least one element selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni). Alternatively, it comprises at least one element selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni) and boron (B).
  • Co—Fe alloy, Co—Fe—Ni alloy, Ni—Fe alloy, Co—Fe—B alloy can be mentioned, and Fe layer / Pt layer, Fe layer / Pd layer, Co layer / Laminated structures such as Pt layer, Co layer / Pd layer, Co layer / Ni layer, and Co layer / Rh layer can also be mentioned, and these materials include Ag, Cu, Au, Al, Si, Bi, Ta, and B.
  • C, O, N, Pd, Pt, Zr, Ta, Hf, Ir, W, Mo, Nb, V, Ru, Rh and other non-magnetic elements can be added to adjust the magnetic properties, crystal structure and crystals.
  • Various physical properties such as properties and stability of substances may be adjusted.
  • the other magnetic material layer (for example, fixed layer) constituting the laminated ferri structure is at least one selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni) and manganese (Mn).
  • Element (referred to as "element-A” for convenience) and the group consisting of platinum (Pt), palladium (Pd), nickel (Ni), manganese (Mn), iridium (Ir) and rhodium (Rh). It can be in the form of a material containing at least one kind of element (however, an element different from the above-mentioned element-A, and for convenience, referred to as "element-B") as a main component.
  • ruthenium As a material constituting the non-magnetic layer, ruthenium (Ru), an alloy thereof, and a ruthenium compound can be mentioned, or Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, etc. Examples thereof include B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, Rh, Ti and alloys thereof.
  • the fixed layer is composed of a laminated structure of Co thin film / Pt thin film
  • the reference layer is a laminated structure of Co thin film / Pt thin film / CoFeB thin film in order to increase the MR ratio (however, the CoFeB thin film is in contact with the intermediate layer).
  • a non-magnetic layer made of, for example, Ru can be arranged between the fixed layer and the reference layer.
  • the magnetization fixed layer is not limited to a form having a laminated ferri structure. It can also be a magnetization-fixed layer composed of one layer and functioning as a reference layer. Examples of the material constituting such a magnetized fixed layer include a material (ferrometric material) constituting the storage layer, or the magnetized fixed layer (reference layer) is a laminate of a Co layer and a Pt layer.
  • Body laminated body of Co layer and Pd layer, laminated body of Co layer and Ni layer, laminated body of Co layer and Tb layer, Co-Pt alloy layer, Co-Pd alloy layer, Co-Ni alloy layer, It can be composed of a Co—Fe alloy layer, a Co—Tb alloy layer, a Co layer, an Fe layer, or a Co—Fe—B alloy layer, or these materials can be composed of Ag, Cu, Au, etc.
  • Adjust magnetic properties by adding non-magnetic elements such as Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, Nb, V, Ru, Rh.
  • various physical properties such as crystal structure, crystallinity, and material stability may be adjusted, and more preferably, the magnetization fixing layer (reference layer) is composed of a Co—Fe—B alloy layer. be able to.
  • the magnetization fixed layer can have a structure in which the direction of magnetization is fixed by utilizing the antiferromagnetic coupling between the antiferromagnetic layer and the ferromagnetic layer.
  • the anti-ferrometric material include Fe-Mn alloy, Fe-Pt alloy, Ni-Mn alloy, Pt-Mn alloy, Pt-Cr-Mn alloy, Ir-Mn alloy, Rh-Mn alloy, and Co-. Examples thereof include Pt alloys, cobalt oxides, nickel oxides (NiO), and iron oxides (Fe 2 O 3 ).
  • these materials include Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ta, Hf, Ir, W, Mo, Nb, V,
  • Non-magnetic elements such as Ru and Rh may be added to adjust the magnetic properties, and various physical properties such as crystal structure, crystallinity, and material stability may be adjusted.
  • the material constituting the non-magnetic layer include ruthenium (Ru), an alloy thereof, and a ruthenium compound, or Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, and C. , Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb, V, Rh and alloys thereof.
  • the magnetization direction of the magnetization fixed layer is a reference for information
  • the magnetization direction must not be changed by recording or reading information, but it does not necessarily have to be fixed in a specific direction, and the coercive force is higher than that of the storage layer. It may be increased, the film thickness may be increased, or the magnetic damping constant may be increased so that the magnetization direction is less likely to change than that of the storage layer.
  • the intermediate layer is preferably made of a non-magnetic material. That is, in the spin injection type magnetoresistive element, the intermediate layer in the case of forming a laminated structure having a TMR effect is preferably an insulating material and is made of a non-magnetic material.
  • a laminated structure having a TMR effect is formed by a magnetization fixing layer, an intermediate layer and a storage layer, and functions as a tunnel insulating film between a magnetization fixing layer made of a magnetic material and a storage layer made of a magnetic material. Refers to a structure in which an intermediate layer made of a non-magnetic material film is sandwiched.
  • magnesium oxide (MgO) magnesium oxide
  • magnesium nitride magnesium fluoride
  • AlO X aluminum oxide
  • AlN aluminum nitride
  • examples thereof include various insulating materials such as -Al 2- O, Al-NO, BN, and ZnS, dielectric materials, and semiconductor materials.
  • the area resistance value of the intermediate layer made of the insulating material is preferably several tens of ⁇ ⁇ ⁇ m 2 or less.
  • the intermediate layer is composed of magnesium oxide (MgO)
  • MgO magnesium oxide
  • its thickness is preferably 1.5 nm or less.
  • examples of the material constituting the non-magnetic material film constituting the laminated structure having the GMR effect include conductive materials such as Cu, Ru, Cr, Au, Ag, Pt, Ta, etc., or alloys thereof.
  • the storage layer or the magnetization fixing layer may be any non-metallic material, but a material that does not easily cause an interfacial reaction with the storage layer or the magnetization fixing layer should be appropriately selected. Is desirable.
  • An intermediate layer which is an insulating material and is made of a non-magnetic material can be obtained, for example, by oxidizing or nitriding a metal layer (metal film) formed by a sputtering method. More specifically, aluminum oxide as the insulating material constituting the intermediate layer (AlO X), when using magnesium oxide (MgO), for example, aluminum or magnesium formed by a sputtering method is oxidized in the air Method, method of plasma oxidizing aluminum or magnesium formed by sputtering method, method of oxidizing aluminum or magnesium formed by sputtering method with IPC plasma, method of oxidizing aluminum or magnesium formed by sputtering method in oxygen A method of spontaneous oxidation, a method of oxidizing aluminum or magnesium formed by a sputtering method with oxygen radicals, a method of irradiating aluminum or magnesium formed by a sputtering method with ultraviolet rays when naturally oxidizing in oxygen, aluminum or it can be exemplified a method
  • the three-dimensional shape of the laminated structure is preferably cylindrical or cylindrical from the viewpoint of ease of processing and ensuring uniformity of the direction of the easy-to-magnetize axis in the storage layer, but is not limited to this. , Triangular prism, square column, hexagonal column, octagonal column, etc. (including those with rounded sides or ridges), elliptical columns can also be used.
  • the area of the laminated structure is preferably 0.01 ⁇ m 2 or less, for example, from the viewpoint of easily reversing the direction of magnetization with a low magnetization reversal current.
  • the base layer is provided for improving the crystallinity of the magnetic material layer constituting the laminated structure, and is composed of Ta, Cr, Ru, Ti and the like. Further, in order to prevent mutual diffusion between the second wiring (bit wire) and the atoms constituting the laminated structure, reduce contact resistance, and prevent oxidation of the laminated structure, the second wiring (bit wire) and the laminated structure are used. A cap layer may be provided between the two. However, in some cases, the bit wire may be directly connected to the laminated structure.
  • the cap layer is made of at least one material selected from the group consisting of hafnium, tantalum, tungsten, zirconium, niobium, molybdenum, titanium, vanadium, chromium, magnesium, ruthenium, rhodium, palladium and platinum.
  • Mg—Ti—O layer MgAl 2 single layer structure composed of an oxide such as O 4 layer; or, hafnium, tantalum, tungsten, zirconium, niobium, molybdenum, titanium, vanadium, chromium, magnesium, at least one selected ruthenium, rhodium, from the group consisting of palladium and platinum
  • the form may be composed of various types of material layers and a laminated structure (for example, Ru layer / Ta layer) of at least one type of oxide layer selected from the group consisting of MgTIO, MgO, AlO, and SiO. can.
  • the various layers described above are chemically represented by, for example, the physical vapor deposition method (PVD method) and the ALD (Atomic Layer Deposition) method exemplified by the sputtering method, the ion beam deposition method, and the vacuum deposition method. It can be formed by a vapor phase growth method (CVD method). Further, the patterning of these layers can be performed by a reactive ion etching method (RIE method) or an ion milling method (ion beam etching method). It is preferable to form various layers continuously in the vacuum apparatus, and then patterning is preferably performed.
  • RIE method reactive ion etching method
  • ion milling method ion beam etching method
  • the base layer, the second wiring (bit wire), the first wiring (sense wire), and other various wirings and wiring layers are Ta or TaN, or Cu, Al, Au, Pt, Ti, Ru, W, etc. It may have a single-layer structure of these compounds, or may have a laminated structure of a base film made of Cr, Ti, or the like, and a Cu layer, an Au layer, a Pt layer, or the like formed on the base film. Alternatively, it can also be composed of a single-layer structure of Ta or a compound thereof, or a laminated structure of Cu, Ti or the like or a compound thereof.
  • These electrodes and the like can be formed by, for example, the PVD method exemplified by the sputtering method.
  • Contact holes, connection holes, and pads that electrically connect the base layer and the source / drain region of the selection transistor are made of polysilicon doped with impurities, tungsten, Ti, Pt, Pd, Cu, TiW, and TiNW. , WSi 2 , MoSi 2, and other refractory metals and metal silicides, and can be formed based on the CVD method or the PVD method exemplified by the sputtering method.
  • a barrier metal layer is formed on the inner wall and bottom of the contact hole and the connection hole.
  • silicon oxide (SiO 2 ), silicon nitride (SiN), SiON, SiOC, SiOF, SiCN, SOG (spin-on glass), NSG (non-doped silicate glass) ), BPSG (boron phosphorus silicate glass), PSG, BSG, PbSG, AsSG, SbSG, LTO, Al 2 O 3 can be exemplified.
  • low dielectric constant insulating materials eg, fluorocarbons, cycloperfluorocarbon polymers, benzocyclobutenes, cyclic fluororesins, polytetrafluoroethylene, amorphous tetrafluoroethylene, polyaryl ethers, aryl fluoride ethers, polyimide fluorides, organics.
  • low dielectric constant insulating materials eg, fluorocarbons, cycloperfluorocarbon polymers, benzocyclobutenes, cyclic fluororesins, polytetrafluoroethylene, amorphous tetrafluoroethylene, polyaryl ethers, aryl fluoride ethers, polyimide fluorides, organics.
  • a High-K (high dielectric constant) film capable of low temperature formation eg, Si oxide containing Hf oxide, Al 2 O 3 , Ru oxide, Ta oxide, Al, Ru, Ta, Hf, etc.
  • Si nitrides containing Al, Ru, Ta, Hf, Si oxide nitrides containing Al, Ru, Ta, Hf can be mentioned.
  • Silanol derivatives such as silane (AEAPTMS), 3-mercaptopropyltrimethoxysilane (MPTMS), octadecyltrichlorosilane (OTS); novolak-type phenolic resins; fluororesins; octadecanethiol, dodecylisosocyanate, etc.
  • silane coupling agents such as silane (AEAPTMS), 3-mercaptopropyltrimethoxysilane (MPTMS), octadecyltrichlorosilane (OTS); novolak-type phenolic resins; fluororesins; octadecanethiol, dodecylisosocyanate, etc.
  • organic insulating materials organic polymers exemplified by linear hydrocarbons having a functional group capable of binding to a control electrode at one end, and combinations thereof can also be used.
  • Various insulating layers and various interlayer insulating layers are formed based on known methods such as various CVD methods, coating methods, various PVD methods including sputtering methods and vacuum vapor deposition methods, various printing methods such as screen printing methods, and sol-gel methods. be able to.
  • the contact hole and the connection hole may be formed on the pad portion.
  • the base can be composed of, for example, a silicon semiconductor substrate, or can also be composed of an SOI substrate (specifically, a silicon layer constituting an SOI substrate or the like).
  • an SOI substrate for example, an insulating layer is formed on the surface of an SOI substrate formed based on the smart cut method and the substrate bonding technology, an SOI substrate formed based on the SIMOX (Separation by IMplantation of OXygen) method, and a silicon semiconductor substrate. Then, an SOI substrate in which a silicon layer is formed on the insulating layer can be exemplified.
  • the base instead of the silicon layer, can be composed of an InGaAs layer or a Ge layer.
  • Examples of the semiconductor device of the present disclosure or the electronic device incorporating the non-volatile memory cell array in the semiconductor device of the present disclosure include portable electronic devices such as mobile devices, game devices, music devices, and video devices, and fixed electronic devices. And you can also mention the magnetic head. Further, the semiconductor device of the present disclosure or the storage device provided with the non-volatile memory cell array in the semiconductor device of the present disclosure can be mentioned, and the non-volatile memory cell array in the semiconductor device of the present disclosure or the semiconductor device of the present disclosure can be referred to as an OTP memory (OTP memory). It can also be used as OneTime Programmable memory).
  • OTP memory OTP memory
  • Example 1 relates to the semiconductor device according to the first aspect of the present disclosure, specifically, the non-volatile memory cell array in the first aspect 1-A, and the method for manufacturing the semiconductor device of the present disclosure.
  • FIG. 1 schematically shows the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array (hereinafter, may be simply referred to as “nonvolatile memory cell array”) constituting the semiconductor device of the first embodiment.
  • FIG. 2 shows a schematic partial cross-sectional view of the memory cells constituting the non-volatile memory cell array of Example 1, and shows the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array of Example 1. Is schematically shown in FIG.
  • FIGS. 3B and 3C are schematic partial cross-sectional views taken along the arrows BB and CC of FIG. 3A.
  • one non-volatile memory element is partitioned by a dotted line.
  • FIG. 3 (A) and FIG. 10 (A) FIG. 12 (A) and FIG. 20 (A) described later, one non-volatile memory element is partitioned by a dotted line, and the (A) in FIG.
  • the arrangement positions of the element separation transistors are shown by double lines in A) and in FIGS. 10A and 12A, which will be described later.
  • FIG. 4 and FIGS. 11 and 13 described later a pair of memory cells are partitioned by a dotted line, and one memory cell is surrounded by a dashed-dotted line.
  • FIG. 4 and FIGS. 11 and 13 a pair of memory cells are partitioned by a dotted line, and one memory cell is surrounded by a dashed-dotted line.
  • the semiconductor device of Example 1 or Examples 2 to 5 described later is A first memory cell composed of first memory elements 11 and 21 composed of resistance-changing non-volatile memory elements and a first selection transistor TR 1 electrically connected to the first memory elements 11 and 21. and, A second memory cell composed of second memory elements 12 and 22 composed of resistance-changing non-volatile memory elements and a second selection transistor TR 2 electrically connected to the second memory elements 12 and 22. It has a non-volatile memory cell array in which a plurality of the above are arranged.
  • the plurality of first memory elements 11 and second memory elements 12 are formed in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and are on the same interlayer insulating layer 67. Arranged and The first memory element 11 is larger than the second memory element 12. The first memory element 11 and the second memory element 12 are arranged adjacent to each other along the second direction. In other words, the first memory element 11 and the first memory element 11 having a large size are arranged so as not to be adjacent to each other along the second direction.
  • first memory element group composed of the plurality of first memory elements 11 is arranged along the first direction
  • second memory element group composed of the plurality of second memory elements 12 is arranged in the first direction.
  • the first memory element group and the second memory element group are arranged alternately along the second direction.
  • the first memory cell 11 is composed of one first memory element 21 and one first selection transistor TR 1
  • the second memory cell 12 is 1. It is composed of one second memory element 22 and one second selection transistor TR 2. That is, the memory cell constituting the non-volatile memory cell array of the first embodiment is a so-called "1T-1R" type memory cell.
  • the three-dimensional shape of the first memory element 11 and the second memory element 12 is a cylinder (cylindrical shape) or a quadrangular prism, but the shape is not limited to this.
  • the formation pitches P 2-12 of the first memory element 11 and the second memory element 12 along the second direction are the formation pitches P 1-11 , P 1-22 , P 1-12 , P described above. It is the smallest of 2-11 , P 2-22 , and P 2-12.
  • first memory element 11 and the second memory element 12 have different thermal stability.
  • the first memory elements 11 and 21 and the second memory elements 12 and 22 composed of resistance-changing non-volatile memory elements constituting the memory cells of the first embodiment or the second to fifth embodiments described later are stored.
  • the magnetization fixing layer 31 is located on the side of the first surface 30A
  • the storage layer 33 is located on the side of the second surface 30B.
  • the first surface 30A of the magnetization fixing layer 31 is in contact with the base layer 34, and the base layer 34 is formed on the interlayer insulating layer 67 made of SiO 2.
  • a pad portion may be provided between the base layer 34 and the interlayer insulating layer 67.
  • the magnetization fixing layer 31 has a laminated ferri structure (also referred to as a laminated ferlipin structure) in which at least two magnetic material layers are laminated.
  • a non-magnetic layer 31B made of ruthenium (Ru) is formed between one magnetic material layer (reference layer) 31C constituting the laminated ferri structure and the other magnetic material layer (fixed layer) 31A constituting the laminated ferri structure. It is formed.
  • the storage layer 33 is a ferromagnetic material having a magnetic moment whose magnetization direction freely changes in the stacking direction of the laminated structure 30, more specifically, a Co—Fe—B alloy [(Co 20 Fe 80 ) 80 B 20. ] It is composed of.
  • the intermediate layer 32 made of a non-magnetic material is made of an insulating layer that functions as a tunnel barrier layer (tunnel insulating film), specifically, a magnesium oxide (MgO) layer. By forming the intermediate layer 32 from the MgO layer, the rate of change in magnetic resistance (MR ratio) can be increased, thereby improving the efficiency of spin injection and reversing the magnetization direction of the storage layer 33. The magnetization reversal current density required for this can be reduced. Further, the cap layer 35 is formed in contact with the second surface 30B of the laminated structure 30.
  • the magnetization direction of the storage layer 33 changes according to the information to be stored.
  • the easy-to-magnetize axis is parallel to the stacking direction of the laminated structure 30 (that is, it is a perpendicular magnetization type). That is, the non-volatile memory element in the non-volatile memory element array of the first embodiment is composed of a vertical magnetization type spin injection type magnetoresistive element. In other words, the non-volatile memory element in the first embodiment is composed of an MTJ element.
  • the magnetization direction of the reference layer 31C is a magnetization direction that serves as a reference for information to be stored in the storage layer 33. Information "1" is specified.
  • the memory cells adjacent to each other along the first direction have the same structure as the selection transistor.
  • the elements are separated by the element separation transistor TR'.
  • the operation of the element separation transistor TR' can prevent a current from flowing between the memory cells (specifically, between the selection transistor TR and the selection transistor TR).
  • the element separation transistor TR' preferably has the same structure as the selection transistor TR.
  • the memory cell and the memory cell adjacent to each other along the second direction are separated from each other by, for example, an element separation region having a shallow trench structure.
  • FIG. 4, FIG. 11, FIG. 13, FIG. 21, and FIG. 22, the position where the element separation transistor is arranged is shown by a dotted line.
  • the base layer 34 is connected to the contact hole 66. Specifically, the base layer 34 is formed on the contact hole 66. Further, the cap layer 35 is connected to the bit wire BL (second wiring 42). Then, information is stored in the storage layer 33 by passing a current (magnetization reversal current) between the sense wire SL (first wiring 41) and the bit wire BL (second wiring 42). That is, by passing a magnetization reversal current in the stacking direction of the laminated structure 30, the magnetization direction of the storage layer 33 is changed, and information is recorded in the storage layer 33. As described above, the easy-to-magnetize axis in the reference layer 31C is parallel to the stacking direction of the laminated structure 30.
  • the reference layer 31C is a ferromagnetic material having a magnetic moment whose magnetization direction changes in a direction parallel to the stacking direction of the laminated structure 30, more specifically, a Co—Fe—B alloy [(Co 20 Fe 80). ) 80 B 20 ].
  • the fixed layer 31A is composed of a Co-Pt alloy layer, and has a laminated ferri structure that is magnetically bonded to the reference layer 31C via a non-magnetic layer 31B composed of ruthenium (Ru). ..
  • Example 1 The various layer configurations of Example 1 or Examples 2 to 5 described later are listed in Table 1 below.
  • Cap layer 35 Laminated laminated structure 30 of Ta layer having a film thickness of 1 nm and Ru layer having a film thickness of 5 nm.
  • Storage layer 33 (Co 20 Fe 80 ) 80 B 20 layer with a film thickness of 1.6 nm
  • Intermediate layer 32 MgO layer with a film thickness of 1.0 nm
  • Reference layer 31C 1.0 nm film thickness (Co 20 Fe 80 ) 80 B 20 layer
  • Non-magnetic layer 31B 0.8 nm film thickness Ru layer
  • Fixed layer 31A 2.5 nm film thickness
  • Underlayer 34 Ta layer with a film thickness of 5 nm
  • FIG. 2 A schematic partial cross-sectional view of the memory cell of the first embodiment including the selection transistor is shown in FIG. 2, and the arrangement state of the selection transistor and the like is shown below the laminated structure 30 as schematically shown in FIG. , Selection transistors TR (TR 1 , TR 2 ) composed of field effect transistors are provided.
  • Selection transistors TR (TR 1 , TR 2 ) formed on the semiconductor substrate 60, and Interlayer insulation layer 67 covering the selection transistor TR, Is equipped with The first wiring 41 (sense wire SL) is formed on the interlayer insulating layer 67.
  • the first wiring 41 is the other source / drain of the selection transistor TR via the connection hole 65 (or the connection hole and the landing pad portion, or, in some cases, the lower layer wiring) provided in the first interlayer insulating layer 67. Electrically connected to region 64B On the interlayer insulating layer 67, a base layer 34, a laminated structure 30 and a cap layer 35, and an insulating material layer 51 surrounding the base layer 34, the laminated structure 30 and the cap layer 35 are formed.
  • the laminated structure 30 is electrically connected to one source / drain region 64A of the selection transistor via the base layer 34 and the contact hole 66 provided in the interlayer insulating layer 67.
  • the bit wire BL (second wiring 42) that is in contact with the laminated structure 30 via the cap layer 35 is formed on the insulating material layer 51.
  • the selection transistors TR include a gate electrode 61, a gate insulating layer 62, a channel forming region 63, and source / drain regions 64A and 64B.
  • the other source / drain region 64B and the sense wire SL are formed on the interlayer insulating layer 67 through the connection hole 65 made of a tungsten plug (first wiring SL). It is connected to the wiring 41).
  • one source / drain region 64A is connected to the laminated structure 30 via the contact hole 66 and the base layer 34.
  • the gate electrode 61 also functions as a so-called word line WL or an address line.
  • the projection image in the extending direction of the second wiring 42 is orthogonal to the projection image in the extending direction of the gate electrode 61 (word line WL), and the sense line SL (first wiring 41). It is parallel to the projected image in the extending direction of.
  • the extending directions of the gate electrode 61, the first wiring 41, and the second wiring 42 are different from these.
  • the second wiring 42 (bit line BL) and the first wiring 41 (sense line SL) extend in the second direction above the paper surface of FIG. 5, and the word line WL extends on the paper surface of FIG.
  • the element separation transistor TR' is always in a non-conducting state.
  • a first selection transistor and a second selection transistor constituting the first memory cell and the second memory cell are formed at the base, and then an interlayer insulating layer is formed on the entire surface.
  • a selection transistor TR composed of a gate insulating layer 62, a gate electrode 61, and source / drain regions 64A and 64B on a silicon semiconductor substrate 60 corresponding to a base (first selection transistor TR).
  • the 1st and 2nd selection transistors TR 2 are formed.
  • the portion of the silicon semiconductor substrate 60 located between the source / drain region 64A and the source / drain region 64B corresponds to the channel formation region 63.
  • an element separation transistor TR' having the same structure as the selection transistor TR is formed between the memory cells.
  • an interlayer insulating layer 67 is formed on the entire surface, a connection hole 65 is formed in a portion of the interlayer insulating layer 67 above the other source / drain region 64B, and a sense wire SL (third line SL (th)) is further formed on the interlayer insulating layer 67. 1 Wiring 41) is formed.
  • a contact hole 66 is formed in a portion of the interlayer insulating layer 67 above one of the source / drain regions 64A. If necessary, a pad portion in contact with the contact hole 66 may be provided on the interlayer insulating layer 67.
  • a non-volatile memory element electrically connected to the first selection transistor TR 1 and the second selection transistor TR 2 constituting the first memory cell and the second memory cell is formed on the interlayer insulating layer 67.
  • the laminated film is patterned (specifically, etched) to form the first memory element 11 and the second memory element 12.
  • the base layer 34, the laminated structure 30 and the cap layer 35 are continuously formed on the entire surface of the interlayer insulating layer 67, and then the cap layer 35, the laminated structure 30 and the base layer 34 are reacted.
  • Patterning is performed based on the reactive ion etching method (RIE method) and the ion milling method (ion beam etching method).
  • the base layer 34 is in contact with the contact hole 66.
  • the intermediate layer 32 made of magnesium oxide (MgO) was formed by forming an MgO layer based on the RF magnetron sputtering method.
  • the other layers were formed by the DC magnetron sputtering method.
  • the insulating material layer 51 is formed on the entire surface, and the insulating material layer 51 is subjected to a flattening treatment so that the top surface of the insulating material layer 51 is at the same level as the top surface of the cap layer 35. After that, a bit wire BL (second wiring 42) in contact with the cap layer 35 is formed on the insulating material layer 51. In this way, a memory cell having the structure shown in FIG. 2 (specifically, a spin injection type magnetoresistive element) can be obtained.
  • a general MOS manufacturing process can be applied to the manufacturing of the memory cell in the first embodiment, and it can be applied as a general-purpose memory.
  • the non-volatile memory element In the case of a resistance-changing non-volatile memory element that stores binary information, the non-volatile memory element has two states, a high resistance state (HRS: High Resistance State) and a low resistance state (LRS: Low Resistance State). It is a kind of so-called variable resistance element, and each state is associated with, for example, "1" and "0". Then, in general, the 0/1 state of the resistance change type non-volatile memory element is determined by whether the resistance value is higher or lower than the reference resistance value for comparison, which is also called the reference resistance value, and this comparison determination is made.
  • a sense amplifier is provided to perform the above.
  • Reference resistance values are often synthesized on the basis of a plurality of pre-written HRS or LRS memory elements (these are referred to as “reference elements”). That is, it is generated as the average value of the resistance value in HRS and the resistance value in LRS.
  • reference elements these are referred to as “reference elements”
  • the voltage appearing on the sense line SL is compared with the reference voltage, and the data “ It is determined whether "1" is stored or "0" is stored.
  • the information is defined by the direction of the magnetization direction of the storage layer 33 having uniaxial anisotropy.
  • Information is written by passing a magnetization reversal current (spin polarization current) in the stacking direction of the laminated structure 30 to cause spin torque magnetization reversal.
  • spin torque magnetization reversal will be briefly described with reference to FIG. 6A, which is a conceptual diagram of a spin injection magnetoresistive sensor to which spin injection magnetization reversal is applied.
  • the electron has two types of spin angular momentum. Let's define this as upward and downward. Inside the non-magnetic material, both are the same number, and inside the ferromagnetic material, there is a difference between the two numbers.
  • the storage layer 33 and the reference layer 31C made of a ferromagnetic material are in an antiparallel state in the directions of their magnetic moments.
  • the information "1" is stored in the storage layer 33.
  • the information "1" stored in the storage layer 33 is rewritten to "0".
  • a magnetization reversal current spin polarization current
  • spin polarization current is passed from the storage layer 33 to the magnetization fixed layer 31 from the state shown in the conceptual diagram on the right hand side of FIG. 6A. That is, electrons flow from the magnetization fixing layer 31 toward the storage layer 33.
  • the electrons that have passed through the reference layer 31C have spin polarization, that is, there is a difference in the number of upwards and downwards.
  • the thickness of the intermediate layer 32 is sufficiently thin and the storage layer 33 is reached before the spin polarization is relaxed and becomes the non-polarized state (the same number of upward and downward states) in a normal non-magnetic material.
  • the spin polarization is relaxed and becomes the non-polarized state (the same number of upward and downward states) in a normal non-magnetic material.
  • some electrons are inverted, that is, the direction of the spin angular momentum is changed in order to reduce the energy of the whole system.
  • the full-angle momentum of the system must be conserved, a reaction equivalent to the total change of the angular momentum due to the changed electrons is given to the magnetic moment in the storage layer 33.
  • the magnetization reversal current is conversely flowed from the magnetization fixing layer 31 to the storage layer 33 from the state shown in the conceptual diagram on the left hand side of FIG. 6A. That is, electrons flow from the storage layer 33 toward the magnetization fixing layer 31. Electrons with a downward spin that reach the reference layer 31C pass through the magnetization-fixed layer 31. On the other hand, the electrons having an upward spin are reflected by the reference layer 31C. Then, when the electron enters the storage layer 33, a torque is applied to the storage layer 33, and the storage layer 33 is inverted to an antiparallel state (see the conceptual diagram on the right hand side of FIG.
  • the first memory element having a large size has excellent thermal stability and can store and retain data for a long period of time.
  • the second memory element having a small size can write data at a higher speed than the first memory element because the time for flowing the magnetization reversal current can be shortened, and can write data at a low current.
  • the plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and on the same interlayer insulating layer. Since the first memory element and the second memory element are arranged adjacent to each other along the second direction, between the first memory element and the second memory element along the second direction.
  • the residue of the laminated film during patterning can be redeposited as compared with the case where the first memory element and the first memory element are arranged along the second direction.
  • the first memory element and the second memory element can be provided in one process, the manufacturing cost of the non-volatile memory element array can be reduced.
  • the first memory element 11 and the second memory element 12 are arranged adjacent to each other along the second direction, but the non-volatile memory of the first embodiment
  • the arrangement state of the first memory element and the second memory element in the modification-1 of the cell array is schematically shown by the first memory element 11 and the first memory element 11 along the second direction.
  • N (however, N ⁇ 2) second memory elements 12 may be provided between the two. That is, the number of the second memory elements 12 may be larger than the number of the first memory elements 11.
  • the formation pitch P 2-22 of the second memory element 12 and the second memory element 12 arranged along the second direction needs to have an appropriate formation pitch.
  • FIG. 8A and 8B show schematic partial cross-sectional views of peripheral circuits in a modified example of the semiconductor device of Example 1.
  • a modification of this semiconductor device further includes a peripheral circuit, and above the peripheral circuit, a dummy laminated structure 30 having the same configuration as the laminated structure 30 constituting the first memory element 11 and the second memory element 12. 'Is formed.
  • the peripheral circuit consists of, for example, a driver for driving a sense amplifier and a selection transistor, and includes a transistor TR.
  • This transistor TR is a gate electrode 71, a gate insulating layer 72, a channel forming region 73, and a source / source.
  • the drain regions 74A and 74B are provided. Then, as shown in FIG.
  • a dummy laminated structure 30' is formed above the gate electrode 71 of the transistor TR "that constitutes the peripheral circuit.
  • the dummy laminated structure 30' is formed with the laminated structure 30. It has the same structure and structure and is formed on the interlayer insulating layer 67.
  • the dummy laminated structure 30' can be formed at the same time as the formation of the laminated structure 30.
  • the normal projection image of the gate electrode 71 of the transistor TR "constituting the peripheral circuit is included in the normal projection image of the laminated structure 30'. Alternatively, as shown in FIG.
  • the dummy laminated structure 30' may be formed on the interlayer insulating layer 67 so as to widely cover the transistor TR'that constitutes the peripheral circuit.
  • the peripheral circuit may be formed.
  • a dummy laminated structure 30' may be formed above the wiring constituting the above.
  • the base layer 34 is formed on the lower side of the dummy laminated structure 30', and the cap is formed on the upper side.
  • the layer 35 is formed, the base layer 34 and the cap layer 35 are essentially unnecessary.
  • Example 2 is a modification of Example 1, and relates to a non-volatile memory cell array in the first-B aspect.
  • the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array of the second embodiment is schematically shown in FIG. 9, and the arrangement of the first memory element and the second memory element in the non-volatile memory cell array of the second embodiment is shown schematically.
  • the state is schematically shown in FIG. 10A, and a schematic partial cross-sectional view of the non-volatile memory cell array of Example 2 is shown in FIGS. 10B and 10C, and the non-volatile state of Example 2 is shown.
  • the equivalent circuit diagram of the memory cell array is shown in FIG. Note that FIGS. 10B and 10C are schematic partial cross-sectional views taken along the arrows BB and CC of FIG. 10A.
  • the first memory element 11 and the second memory element 12 are not only arranged alternately along the second direction, but also alternately along the first direction. It is arranged in. Then, when the area of the first memory element 11 is S 1 and the area of the second memory element is S 2 , 1 ⁇ S 1 / S 2 ⁇ 10
  • the formation pitch of the first memory element 11 and the second memory element 12 along the first direction is P 1-12 ', and the first memory element 11 and the second memory along the second direction are satisfied.
  • the formation pitch of the element 12 is P 2-12 ', 2 ⁇ P 1-12 '/ R 1 ⁇ 20 1 ⁇ P 2-12 '/ R 1 ⁇ 10 To be satisfied.
  • R 1 60 nm
  • the configuration and structure of the non-volatile memory cell array of Example 2 can be the same as the configuration and structure of the non-volatile memory cell array of Example 1, so detailed description thereof will be omitted.
  • Example 3 relates to a non-volatile memory cell array constituting the semiconductor device according to the second aspect of the present disclosure.
  • the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array of Example 3 is schematically shown in FIG. 12A, and a schematic partial cross-sectional view of the non-volatile memory cell array of Example 3 is shown. Is shown in FIGS. 12B and 12C, and an equivalent circuit diagram of the non-volatile memory cell array of Example 3 is shown in FIG.
  • FIG. 14 shows a schematic partial cross-sectional view of the first memory element of the third embodiment including the selection transistor
  • FIG. 15 shows a schematic partial cross-sectional view of the second memory element. Note that FIGS. 12B and 12C are schematic partial cross-sectional views taken along the arrows BB and CC of FIG. 12A.
  • the plurality of first memory elements 21 and the second memory elements 22 are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction.
  • the first memory element 21 is formed on the first interlayer insulating layer 67, and is formed on the first interlayer insulating layer 67.
  • the second memory element 22 is formed on the second interlayer insulating layer 68 located above the first interlayer insulating layer 67.
  • the first memory element 21 and the second memory element 22 are located so that the normal projection image of the second memory element 22 onto the first interlayer insulating layer 67 and the first memory element 21 are adjacent to each other along the second direction. It is arranged so that it does.
  • the first memory cell is composed of one first memory element 21 and one first selection transistor TR 1
  • the second memory cell is one first. It is composed of two memory elements 22 and one second selection transistor TR 2. That is, the memory cell constituting the non-volatile memory cell array of the third embodiment is a so-called "1T-1R" type memory cell.
  • the normal projection image of the second memory element 22 onto the first interlayer insulating layer 67 does not overlap with the first memory element 21.
  • the size of the normal projection image of the second memory element 22 onto the first interlayer insulating layer 67 is different from the size of the first memory element 21.
  • the first interlayer insulating layer 67 covers the first selection transistor TR 1 and the second selection transistor TR 2
  • the second interlayer insulating layer 68 covers the first memory element 21 and the first interlayer insulating layer 67. Covering.
  • the sizes of the first memory element 21 and the second memory element 22 are not limited, and examples thereof include the sizes of the first memory element 11 and the second memory element 12 of the first embodiment. However, the size is not limited to this, and the size of the first memory element 21 may be smaller than or the same as the size of the second memory element 22.
  • the first memory cell has a schematic partial cross-sectional view as shown in FIG.
  • Selection transistor TR 1 formed on the semiconductor substrate 60, First interlayer insulating layer 67 covering the selection transistor TR 1, A contact hole 66 formed in a portion of the first interlayer insulating layer 67 above one source / drain region 64A of the selection transistor TR 1.
  • the selection transistor TR 1 is formed on the first interlayer insulation layer 67 and is formed in the portion of the first interlayer insulation layer 67 above the other source / drain region 64B of the selection transistor TR 1.
  • First wiring 41 (sense wire SL) connected to the other source / drain region 64B of the A base layer 34 formed on the first interlayer insulating layer 67 and connected to the contact hole 66, Laminated structure 30 formed on the base layer 34, Cap layer 35 formed on the laminated structure 30, A second interlayer insulating layer 68 formed on the first interlayer insulating layer 67 and surrounding the base layer 34, the laminated structure 30 and the cap layer 35, Insulating material layer 51 formed on the second interlayer insulating layer 68, The second wiring 42 (bit wire BL) formed on the insulating material layer 51, and A contact hole 66 "formed in the second interlayer insulating layer 68 and the insulating material layer 51, which electrically connects the second wiring 42 and the cap layer 35. It has. If necessary, a pad portion in contact with the contact hole 66 may be provided in the portion of the first interlayer insulating layer 67.
  • the second memory cell has a schematic partial cross-sectional view as shown in FIG.
  • Selection transistor TR 2 formed on the semiconductor substrate 60, First interlayer insulating layer 67 covering the selection transistor TR 2,
  • the selection transistor TR 2 is formed on the first interlayer insulation layer 67 and is formed in the portion of the first interlayer insulation layer 67 above the other source / drain region 64B of the selection transistor TR 2.
  • First wiring 41 (sense wire SL) connected to the other source / drain region 64B of the Second interlayer insulating layer 68 formed on the first interlayer insulating layer 67, Contact holes 66, 66'formed in the portion of the first interlayer insulating layer 67 and the second interlayer insulating layer 68 above one source / drain region 64A of the selection transistor TR 2, A base layer 34 formed on the second interlayer insulating layer 68 and connected to the contact hole 66', Laminated structure 30 formed on the base layer 34, Cap layer 35 formed on the laminated structure 30, An insulating material layer 51 formed on the second interlayer insulating layer 68 and surrounding the base layer 34, the laminated structure 30, and the cap layer 35, and A second wiring 42 (bit wire BL) formed on the insulating material layer 51 and connected to the cap layer 35, It has.
  • a pad portion in contact with the contact hole 66 may be provided in the portion of the first interlayer insulating layer 67, or a pad portion in contact with the contact hole 66'may be provided on the second interlayer insulating layer 68. ..
  • the first memory element and the second memory element are such that the normal projection image of the second memory element onto the first interlayer insulating layer and the first memory element are along the second direction. Since they are arranged so as to be adjacent to each other, the formation pitch between the first memory elements on the first interlayer insulating layer on which the first memory element is formed can be shortened, and the second memory element can be shortened. The formation pitch between the second memory elements on the second interlayer insulating layer on which the is formed can be shortened. That is, for example, it is assumed that the first memory element and the second memory element are alternately formed on the first interlayer insulating layer, and the formation pitch of the first memory element and the second memory element is P'.
  • the formation pitch between the first memory elements on the first interlayer insulating layer on which the first memory element is formed is 2P', and the second memory element is formed.
  • the formation pitch between the second memory elements on the second interlayer insulating layer is also 2P'. Therefore, although the value of P'can be shortened, there is no possibility that a short circuit will occur between the memory elements formed on the same interlayer insulating layer. In particular, even if the formation pitch of the large-sized non-volatile memory element along the second direction is shortened, the adjacent non-volatile memory elements (first memory element and first memory element, Alternatively, there is no possibility that a short circuit will occur between the second memory element and the second memory element). Therefore, the size of the memory cell can be easily reduced, a narrow formation pitch can be realized, and a decrease in the processing margin can be suppressed.
  • the configuration and structure of the non-volatile memory cell array of Example 3 can be the same as the configuration and structure of the non-volatile memory cell array of Example 1, so detailed description thereof will be omitted.
  • FIGS. 16 and 17, and FIGS. 18 and 19 A schematic partial cross-sectional view of the peripheral circuit in the modified example of the semiconductor device of the third embodiment is shown in FIGS. 16 and 17, and FIGS. 18 and 19.
  • a modification of this semiconductor device further includes a peripheral circuit, and above the peripheral circuit, a dummy laminated structure 30 having the same configuration as the laminated structure 30 constituting the first memory element 21 or the second memory element 22. 'Is formed.
  • the peripheral circuit includes, for example, a driver for driving a sense amplifier and a selection transistor, and includes a transistor TR "similar to that described in the first embodiment.
  • a peripheral circuit is configured.
  • a dummy laminated structure 30' is formed above the gate electrode 71 of the transistor TR ".
  • a dummy laminated structure 30' is formed above the gate electrode 71 and the wiring 76 of the transistor TR "constituting the peripheral circuit.
  • the dummy laminated structure 30' is laminated. It has the same structure and structure as the structure 30, and is formed on the first interlayer insulating layer 67 or the second interlayer insulating layer 68.
  • the dummy laminated structure 30' is the laminated structure 30 shown in FIG. Alternatively, it can be formed at the same time as the formation of the laminated structure 30 shown in FIG. 15.
  • the transistor TR which constitutes a peripheral circuit in the normal projection image of the dummy laminated structure 30'on the base (silicon semiconductor substrate 60). A normal projection image of the gate electrode 71 of the above is included (see FIG. 16).
  • the normal projection image of the dummy laminated structure 30'on the base (silicon semiconductor substrate 60) includes the normal projection image of the gate electrode 71 and the wiring 76 of the transistor TR "that constitutes the peripheral circuit (). (See FIG. 17).
  • the dummy laminated structure 30' may be formed on the first interlayer insulating layer 67 so as to widely cover the transistor TR "that constitutes the peripheral circuit.
  • the dummy laminated structure 30' may be formed on the second interlayer insulating layer 68 so as to widely cover the transistor TR "constituting the peripheral circuit and the wiring 76.
  • Reference numeral 75 indicates a connection hole.
  • the base layer 34 is formed on the lower side of the dummy laminated structure 30'and the cap layer 35 is formed on the upper side, but the base layer 34 and the cap are formed. Layer 35 is essentially unnecessary.
  • Example 4 is a modification of Example 3.
  • a diagram schematically showing the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array of Example 4 is shown in FIG. 20A, and is a schematic diagram of the non-volatile memory cell array of Example 4.
  • Sectional cross-sectional views are shown in FIGS. 20 (B) and 20 (C), and an equivalent circuit diagram of the non-volatile memory cell array of Example 4 is shown in FIG. 20 (B) and 20 (C) are schematic partial cross-sectional views taken along the arrows BB and CC of FIG. 20 (A).
  • FIG. 21 one memory cell is surrounded by a two-dot chain line, and another memory cell is surrounded by a three-dot chain line.
  • the first memory cell is composed of one first memory element 21 and two first selection transistors TR 21 (see the memory cell surrounded by a two-point chain line).
  • the second memory cell is composed of one second memory element 22 and two second selection transistors TR 22 (see the memory cell surrounded by the three-point chain line). That is, the memory cell constituting the non-volatile memory cell array of the fourth embodiment is a so-called "2T-1R" type memory cell, and can be applied to such a "2T-1R" type memory cell.
  • the configuration and structure of the non-volatile memory cell array of Example 4 can be the same as the configuration and structure of the non-volatile memory cell array of Examples 1 and 3, and detailed description thereof will be omitted. do.
  • Example 5 is also a modification of Example 3.
  • An equivalent circuit diagram of the non-volatile memory cell array of Example 5 is shown in FIG.
  • the arrangement state of the first memory element and the second memory element in the non-volatile memory cell array of Example 5, and a schematic partial cross-sectional view of the non-volatile memory cell array are shown in the first memory of the non-volatile memory cell array of Example 3. Similar to the arrangement state of the element and the second memory element (see (A) in FIG. 12) and a schematic partial cross-sectional view of the non-volatile memory cell array of Example 3 (see (B) and (C) in FIG. 12). Can be.
  • the first memory cell operating as a pair is surrounded by the alternate long and short dash line
  • the second memory cell operating as a pair is surrounded by the alternate long and short dash line.
  • the first memory cell is composed of two first memory elements 21 and two first selection transistors TR 1A , TR 1B , TR 1a , and TR 1b, and is composed of a second memory cell.
  • the memory cell is composed of two second memory elements 22 and two second selection transistors TR 2A , TR 2B , TR 2a , and TR 2b . That is, the memory cell constituting the non-volatile memory cell array of the fifth embodiment is a so-called "2T-2R" type memory cell. By using such a "2T-2R" type memory cell and storing one data in two memory cells (2 bits), it is possible to speed up data reading.
  • One of the paired memory cells is connected to the bit line BL, and the other is connected to the bit line XBL.
  • the configuration and structure of the non-volatile memory cell array of Example 5 can be the same as the configuration and structure of the non-volatile memory cell array of Examples 1 and 3, and detailed description thereof will be omitted. do.
  • Example 6 relates to an electronic device including the non-volatile memory cell array described in Examples 1 to 5, specifically, a magnetic head.
  • the magnetic head can be applied to, for example, a hard disk drive, an integrated circuit chip, a personal computer, a mobile terminal, a mobile phone, various electronic devices such as a magnetic sensor device, an electric device, and the like.
  • FIGS. 23A and 23B show an example in which the reluctance unit 101 composed of the non-volatile memory cell array described in Examples 1 to 5 is applied to the composite magnetic head 100.
  • FIG. 23A is a schematic perspective view showing the composite magnetic head 100 with a part cut out so that the internal structure thereof can be understood
  • FIG. 23B is a schematic cross-sectional view of the composite magnetic head 100. be.
  • the composite magnetic head 100 is a magnetic head used in a hard disk device or the like, and a magnetoresistive magnetic head provided with the non-volatile memory cell array described in Examples 1 to 5 is formed on a substrate 122.
  • An inductive magnetic head is further laminated on the magnetoresistive magnetic head.
  • the magnetoresistive magnetic head operates as a reproduction head
  • the inductive magnetic head operates as a recording head. That is, in the composite magnetic head 100, the playback head and the recording head are composited.
  • the reluctance effect type magnetic head mounted on the composite type magnetic head 100 is a so-called shield type MR head, and is a first magnetic shield layer 125 formed on the substrate 122 via an insulating layer 123, and a first.
  • a magnetic resistance portion 101 formed on the magnetic shield layer 125 of the above via an insulating layer 123, and a second magnetic shield layer 127 formed on the magnetic resistance portion 101 via an insulating layer 123 are provided.
  • the insulating layer 123 is made of an insulating material such as Al 2 O 3 or SiO 2.
  • the first magnetic shield layer 125 is for magnetically shielding the lower layer side of the magnetoresistive portion 101, and is made of a soft magnetic material such as Ni—Fe.
  • a magnetoresistive portion 101 is formed on the first magnetic shield layer 125 via an insulating layer 123.
  • the magnetoresistive unit 101 functions as a magnetic sensing element that detects a magnetic signal from a magnetic recording medium in a magnetoresistive magnetic head.
  • the shape of the magnetoresistive portion 101 is substantially rectangular, and one side surface is exposed as a surface facing the magnetic recording medium.
  • Bias layers 128 and 129 are arranged at both ends of the magnetoresistive portion 101. Further, connection terminals 130 and 131 connected to the bias layers 128 and 129 are formed.
  • a sense current is supplied to the reluctance unit 101 via the connection terminals 130 and 131.
  • a second magnetic shield layer 127 is provided above the bias layers 128 and 129 via an insulating layer 123.
  • the inductive magnetic head laminated and formed on the magnetoresistive magnetic head is a magnetic core composed of a second magnetic shield layer 127 and an upper core 132, and a thin film formed so as to wind around the magnetic core. It includes a coil 133.
  • the upper core 132 forms a closed magnetic path together with the second magnetic shield layer 127, and serves as a magnetic core of the inductive magnetic head, and is made of a soft magnetic material such as Ni—Fe.
  • the second magnetic shield layer 127 and the upper core 132 their front ends are exposed as facing surfaces to the magnetic recording medium, and the second magnetic shield layer 127 and the upper core 132 are exposed at their rear ends.
  • the upper cores 132 are formed so as to be in contact with each other.
  • the front ends of the second magnetic shield layer 127 and the upper core 132 are formed so that the second magnetic shield layer 127 and the upper core 132 are separated from each other with a predetermined gap g on the facing surface of the magnetic recording medium. ing. That is, in the composite magnetic head 100, the second magnetic shield layer 127 not only magnetically shields the upper layer side of the magnetic resistance portion 101, but also serves as the magnetic core of the inductive magnetic head, and is the second.
  • the magnetic core of the inductive magnetic head is composed of the magnetic shield layer 127 and the upper core 132.
  • the gap g becomes the recording magnetic gap of the inductive magnetic head.
  • a thin film coil 133 embedded in the insulating layer 123 is formed on the second magnetic shield layer 127.
  • the thin film coil 133 is formed so as to wind around a magnetic core composed of a second magnetic shield layer 127 and an upper core core 132.
  • both ends of the thin film coil 133 are exposed to the outside, and the terminals formed at both ends of the thin film coil 133 serve as external connection terminals for the inductive magnetic head. That is, when recording a magnetic signal on a magnetic recording medium, a recording current is supplied to the thin film coil 133 from these external connection terminals.
  • the composite magnetic head 100 as described above is equipped with a magnetoresistive magnetic head as a reproduction head, and the magnetoresistive magnetic head is a magnetic sensitive element that detects a magnetic signal from a magnetic recording medium.
  • the magnetic resistance section 101 described in the first to fifth embodiments is provided. Since the magnetoresistive unit 101 exhibits extremely excellent characteristics as described above, the magnetoresistive effect type magnetic head can cope with a further increase in the recording density of magnetic recording.
  • FIG. 24A as a conceptual diagram of a modified example of the non-volatile memory element, in each embodiment, a spin injection type magnetoresistive element having a structure in which the storage layer 33 is located at the uppermost layer of the laminated structure 30 will be described. However, it is also possible to reverse the stacking order of each layer in the laminated structure 30 to obtain a spin injection type magnetoresistive element having a structure in which the storage layer 33 is located at the lowest layer in the laminated structure 30.
  • the laminated ferri structure further includes one magnetic material layer (reference layer) 31C and the laminated structure 30 constituting the laminated ferri structure.
  • Non-magnetic material layer 31D containing at least one element selected from the group consisting of vanadium, chromium, niobium, molybdenum, tantalum, tungsten, hafnium, zirconium, titanium and ruthenium.
  • the insulating material layer 51 may be in a form having magnetism, and in this case, the insulating material layer 51 may be made of, for example, iron oxide (FeO X ).
  • the non-volatile memory cell array is composed of two types, a first memory cell and a second memory cell, but in addition, there are three types, a third memory cell, a fourth memory cell, and so on. It can also be configured from the above memory cells.
  • the non-volatile memory element having the largest size is used as the first memory element
  • the non-volatile memory element having the next largest size is used as the second memory element
  • the first memory element is used in the second direction.
  • the second memory element may be arranged adjacent to each other. In other words, the first memory element and the first memory element may be arranged so as not to be adjacent to each other along the second direction.
  • the non-volatile memory cell array constituting the semiconductor device of the present disclosure can be used as a latch circuit (see FIGS. 25A, 25B, 25C and 25D) of a logic circuit (for example, a digital flip-flop circuit).
  • FIG. 25A shows an equivalent circuit diagram incorporating a non-volatile memory element (represented by “MTJ” in FIG. 25A) constituting the non-volatile memory cell array in the present disclosure connected to the control line CTRL.
  • the base is composed of a silicon semiconductor substrate, but the base can be optionally composed of an SOI substrate (specifically, a silicon layer constituting an SOI substrate or the like).
  • the base may be composed of an InGaAs layer or a Ge layer, and a selection transistor TR may be formed in the InGaAs layer or the Ge layer.
  • the magnetoresistive element specifically, the spin injection type magnetoresistive element of the vertical magnetization method has been described as an example, but the non-volatile memory element is not limited to this, and the resistance is not limited to this. It can be applied to any non-volatile memory element as long as it is a variable type non-volatile memory element.
  • Non-volatile memory device having a resistance change layer made of an ion conductor containing a metal
  • Non-volatile memory element Having a resistance change layer having a laminated structure of a high resistance layer and an ion source layer (ion supply source layer)
  • Non-volatile memory element c) Non-volatile memory element having a resistance change layer made of a chalcogenide material
  • Non-volatile memory element having a resistance changing layer e
  • a non-volatile memory element having a resistance changing layer made of a material having a huge magnetic resistance changing effect CMR effect: Colossal Magneto-Resistance effect).
  • phase-change type non-volatile memory element that operates as a non-volatile memory element by utilizing the fact that the phase-change material constituting the resistance-change layer differs by several orders of magnitude between the amorphous state and the crystalline state.
  • PMC Programmable metallization Cell
  • ReRAM Resistance Random Access Memory
  • An inter-electrode material layer is provided between the electrodes, and contains an oxidation-reduction reaction active substance that can be an electrode reaction inhibitory layer depending on the state of application of a voltage between the electrodes, depending on the state of application of a voltage between the electrodes.
  • an oxidation-reduction reaction active substance that can be an electrode reaction inhibitory layer depending on the state of application of a voltage between the electrodes, depending on the state of application of a voltage between the electrodes.
  • These non-volatile memory elements can be applied as the non-volatile memory elements constituting the non-volatile memory cell array in the present disclosure.
  • the resistance changing layer is composed of an ionic conductor containing a metal
  • the resistance changing layer is at least one kind selected from the group consisting of copper (Cu), silver (Ag) and zinc (Zn).
  • a laminated structure of these thin films and thin films composed of, for example, Ag, Ag alloys, Cu, Cu alloys, Zn, and Zn alloys may be adopted, or these thin films may be used as a whole or in the film thickness direction.
  • these thin films may be used as a whole or in the film thickness direction.
  • It can be composed of a conductive or semi-conductive thin film (for example, an amorphous thin film composed of GeSbTeGd) containing at least one element (chalcogen) (atom) selected from the group consisting of (Se). ..
  • the ion source layer contains at least one kind of metal element as a cationizable element, and further, an anionizable element.
  • the composition may contain at least one element (chalcogen) (atom) selected from the group consisting of tellurium (Te), sulfur (S) and selenium (Se).
  • the metal element and chalcogen combine to form a metal chalcogenide layer (chalcogenide-based material layer).
  • the metal chalcogenide layer mainly has an amorphous structure and serves as an ion supply source.
  • the ion source layer is formed to have a lower resistance value than the high resistance layer in the initial state or the erased state.
  • the metallic element constituting the metallic chalcogenide layer exists in the metallic state in the ion source layer containing the above-mentioned chalcogen so as to be reduced on the electrode during the writing operation to form a conduction path (filament) in the metallic state. It is preferable that the element is chemically stable, and examples of such a metallic element include copper (Cu), aluminum (Al), germanium (Ge), zinc (Zn), and, for example, on the periodic table.
  • transition metals that is, Ti (titanium), Zr (zirconium), Hf (hafnium), V (vanadium), Nb (niob), Ta (tantal), Cr (chromium), Mo ( Molybdenum) and W (tungsten) can be mentioned, and one or more of these elements can be used. Further, Al (aluminum), Cu (copper), Ge (germanium), Si (silicon) and the like may be added elements to the ion source layer.
  • constituent material of the ion source layer examples include ZrTeAl, TiTeAl, CrTeAl, WTeAl, TaTeAl, and CuTe.
  • CuZrTeAl to which Cu is added to ZrTeAl, CuZrTeAlGe to which Ge is added, and CuZrTeAlSiGe to which Si is added as an element can also be mentioned.
  • ZrTeMg using Mg instead of Al can also be mentioned.
  • another transition metal element such as titanium (Ti) or tantalum (Ta) is selected instead of zirconium (Zr) as the metal element constituting the metal chalcogenide layer, the same additive element can be used.
  • the ion source layer As a specific constituent material of the ion source layer, for example, TaTeAlGe and the like can be mentioned. Further, in addition to tellurium (Te), sulfur (S), selenium (Se), iodine (I) may be used, and specific constituent materials of the ion source layer include ZrSAl, ZrSeAl, ZrIAL and the like. be able to.
  • the metal element constituting the metal chalcogenide layer is composed of a metal element (M) that easily reacts with tellurium (Te) contained in the high resistance layer to form a Te / ion source layer (including the metal element M).
  • a metal element (M) that easily reacts with tellurium (Te) include aluminum (Al) and magnesium (Mg).
  • silicon (Si) is an additive element that can be expected to improve retention characteristics at the same time.
  • silicon (Zr) it is preferable to add silicon (Zr) to the ion source layer together with zirconium (Zr).
  • Zr zirconium
  • the content of silicon (Si) in the ion source layer is 10 to 10 to. It is preferably in the range of about 45 atomic%.
  • the resistance value of the high resistance layer is lowered by diffusing at least one kind of metal element as a cationizable element into the high resistance layer.
  • the high resistance layer has a function as a barrier in electrical conduction, and when a predetermined voltage is applied between the electrode and the conductive material layer (or wiring) in the initialized state or the erased state, the high resistance layer is more than the ion source layer. Also shows a high resistance value.
  • the high resistance layer includes, for example, a layer composed of a compound containing tellurium (Te) as a main component, which behaves as an anionic component.
  • the non-volatile memory element stores information or the like by changing the resistance value of the high resistance layer.
  • the high resistance layer may have a multi-layer structure as well as a single layer structure.
  • the lower layer containing the largest amount of tellurium as an anion component is in contact with the high resistance layer side electrode, and the upper layer is other than tellurium.
  • the high resistance layer SiN, SiO 2 , Gd 2 O 3 can be mentioned, and a fluorine-containing material (for example, MgF 2 , AlF 3 , CaF 2 , LiF) can be mentioned.
  • tellurium (Te) is contained in the high resistance layer in the largest amount as an anion component, the metal element diffused in the high resistance layer is stabilized when the resistance of the high resistance layer is lowered, resulting in a low resistance state. It becomes easier to hold.
  • tellurium (Te) has a weaker binding force with a metal element than an oxide or a silicon compound, and the metal element diffused in the high resistance layer easily moves to the ion source layer, so that the erasing characteristics are improved. That is, the retention characteristic of the written data in the low resistance state is improved, and the voltage can be lowered at the time of data erasure.
  • the absolute value increases in the order of tellurium ⁇ selenium ⁇ sulfur ⁇ oxygen, so the less oxygen in the high resistance layer, the lower the electronegativity used. The higher the improvement effect.
  • Materials constituting the electrode include, for example, W (tungsten), WN (tungsten nitride), Cu (copper), Al (aluminum), Mo (molybdenum), Au (gold), Pt (platinum), Ti (titanium), Examples thereof include TiN (titanium nitride), TiW (titanium / tungsten), Mo (molybdenum), Ta (tantal), and VDD.
  • the electrode is made of a material such as copper (Cu) that may cause ion conduction in an electric field
  • the surface of the electrode is made of tungsten (W), tungsten nitride (WN), titanium nitride ( It may be coated with a material such as TiN) or tantalum nitride (TaN) that is difficult to conduct ions or diffuse heat.
  • W tungsten
  • WN tungsten nitride
  • TiN titanium nitride
  • TaN tantalum nitride
  • Al (aluminum) is contained in the ion source layer
  • the material constituting the electrode is a material that is more difficult to ionize than Al (aluminum), for example, Cr (chromium), W (tungsten), Co.
  • a metal film containing at least one of (cobalt), Si (silicon), Au (gold), Pd (palladium), Mo (molybdenum), Ir (iridium), Ti (tungsten), or an oxide film thereof or A nitride film can be mentioned.
  • the conductive material layer (or wiring) a known conductive material containing the same conductive material as the electrode can be used. Alternatively, it may have a laminated structure of a base layer made of Cr, Ti, or the like, and a Cu layer, an Au layer, a Pt layer, or the like formed on the base layer. Further, it can be composed of a single layer such as Ta or a laminated structure with Cu, Ti or the like.
  • the electrodes and the conductive material layer (or wiring) can be formed by, for example, the PVD method or the CVD method exemplified by the sputtering method.
  • the voltage in the "positive direction" for example, the high resistance layer has a negative potential and the ion source layer side has a positive potential
  • the metal element contained in the ion source layer is ionized and diffused in the high resistance layer, and is bonded to an electron on the electrode to precipitate, or stays in the high resistance layer to form an impurity level. ..
  • a conduction path containing a metal element is formed in the information storage layer, more specifically in the high resistance layer, and the resistance of the information storage layer is lowered (information storage state).
  • the information storage layer is maintained in a low resistance state even when the voltage is not applied to the non-volatile memory element. This writes and retains the information.
  • PROM Programable Read Only Memory
  • information storage is completed only by this information storage process.
  • a rewriting process is required for application to a storage device capable of rewriting information a plurality of times, that is, RAM (Random Access Memory), EEPROM, or the like.
  • a voltage pulse in the "negative direction" (for example, the high resistance layer has a positive potential and the ion source layer side has a negative potential) is applied to the non-volatile memory element in the low resistance state.
  • the metal element precipitated on the electrode is ionized and dissolved in the ion source layer.
  • the conduction path containing the metal element disappears, and the resistance of the high resistance layer becomes high (initial state or erased state).
  • the information storage layer is maintained in a high resistance state even when the voltage is not applied to the non-volatile memory element. In this way, the written information is erased.
  • a voltage in the "positive direction” for example, the high resistance layer has a negative potential and the ion source layer side has a positive potential
  • the value is determined. It is lower than the value of the voltage applied when storing (writing) information.
  • the high resistance state corresponds to the information of "0”
  • the low resistance state corresponds to the information of "1”
  • the information is changed from "0" to "1" in the information writing process and "1" in the information erasing process.
  • the operation of the low resistance state and the operation of the high resistance state correspond to the writing operation and the erasing operation, respectively, but the erasing operation and the writing operation may correspond to the opposite resistance state, respectively. ..
  • the resistance change layer is composed of a chalcogenide-based material
  • examples of the chalcogenide-based material include compounds of a metal and Se or Te such as GeSbTe, ZnSe, and GaSnTe.
  • the resistance change layer is composed of a material having an electric field-induced giant resistance change effect (CER effect)
  • CER effect a ternary perovskite type transition metal oxide (PrCamnO 3 or SrTiO 3 )
  • PrCamnO 3 or SrTiO 3 ternary perovskite type transition metal oxide
  • BiCMOS ternary perovskite type transition metal oxide
  • Binary transition metal oxides (CiO, NiO, CuO, TiO 2 , Fe 3 O 4 ) can also be mentioned.
  • phase change material constituting the resistance change layer of the phase change type non-volatile memory element differs in electrical resistance by several orders of magnitude between the amorphous state and the crystalline state.
  • the resistance change layer is composed of a chalcogenide-based material. Then, when a large pulsed current (for example, 200 microamperes, 20 nanoseconds) is passed through the resistance changing layer for a short time and then rapidly cooled, the phase changing material constituting the resistance changing layer becomes amorphous and has high resistance. show.
  • ReRAM is composed of a plurality of metal elements such as perovskite type metal oxide and a multidimensional metal oxide composed of oxygen, or a binary metal oxide composed of one kind of metal element and oxygen. It can be a unipolar (non-polar) type or a bipolar type, or can be a filament type (fuse / anti-fuse type) or an interface type.
  • the redox reaction active material layer is nickel (Ni), cobalt (Co), or chromium.
  • Ni nickel
  • Co cobalt
  • Cr titanium
  • Ti Tantal
  • Al Iron
  • V Vanadium
  • WO 3 Tungsten Oxide
  • H x WO 3 Vanadium
  • V Vanadium It is composed of at least one of the group consisting of oxides.
  • the material layer between electrodes includes at least one of chalcogenide materials such as sulfur (S), selenium (Se) and tellurium (Te), and germanium (Ge), silicon (Si), antimony (Sb) and indium (Sb).
  • the base material is an amorphous thin film containing at least one of In).
  • peripheral circuits in the semiconductor device of the present disclosure can also be applied to a semiconductor device provided with a conventional memory cell. That is, this semiconductor device is Resistance change type non-volatile memory element and A selection transistor electrically connected to a non-volatile memory element, A non-volatile memory cell array composed of a plurality of memory cells composed of Peripheral circuit, Is equipped with Above the peripheral circuit, a dummy laminated structure having the same configuration as the laminated structure constituting the non-volatile memory element is formed.
  • the non-volatile memory element, the selection transistor, the memory cell, the peripheral circuit, and the dummy laminated structure are the same as the non-volatile memory element, the selecting transistor, the memory cell, the peripheral circuit, and the dummy laminated structure described in the semiconductor device of the present disclosure. It has the structure and structure of.
  • the present disclosure may also have the following configuration.
  • a first memory element composed of a resistance-changing non-volatile memory element, a first memory cell composed of a first selection transistor electrically connected to the first memory element, and a first memory cell.
  • a second memory element composed of a resistance-changing non-volatile memory element, and a second memory cell composed of a second selection transistor electrically connected to the second memory element. Consists of an array of The plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and on the same interlayer insulating layer.
  • the first memory element is larger than the second memory element
  • a group of first memory elements composed of a plurality of first memory elements is arranged along the first direction.
  • a group of second memory elements composed of a plurality of second memory elements are arranged along the first direction.
  • the semiconductor device according to [A01] wherein the first memory element group and the second memory element group are alternately arranged along a second direction.
  • the area of the first memory element is S 1 and the area of the second memory element is S 2 . 1 ⁇ S 1 / S 2 ⁇ 10
  • a first memory element composed of a resistance-changing non-volatile memory element, a first memory cell composed of a first selection transistor electrically connected to the first memory element, and a first memory cell.
  • a second memory element composed of a resistance-changing non-volatile memory element, and a second memory cell composed of a second selection transistor electrically connected to the second memory element. Consists of an array of The plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in the second direction different from the first direction.
  • the first memory element is formed on the first interlayer insulating layer, and is formed on the first interlayer insulating layer.
  • the second memory element is formed on the second interlayer insulating layer located above the first interlayer insulating layer.
  • the first memory element and the second memory element are arranged so that the normal projection image of the second memory element onto the first interlayer insulating layer and the first memory element are located adjacent to each other along the second direction.
  • a semiconductor device having a non-volatile memory cell array [B02] The semiconductor device according to [B01], wherein the normal projection image of the second memory element onto the first interlayer insulating layer does not overlap with the first memory element. [B03] The semiconductor device according to [B01] or [B02], wherein the size of the normal projection image of the second memory element onto the first interlayer insulating layer is different from the size of the first memory element. [B04]
  • the first interlayer insulating layer covers the first selection transistor and the second selection transistor.
  • the semiconductor device according to any one of [B01] to [B03], wherein the second interlayer insulating layer covers the first memory element and the first interlayer insulating layer.
  • the first memory cell is composed of one first memory element and one first selection transistor.
  • the semiconductor device according to any one of [A01] to [B04], wherein the second memory cell is composed of one second memory element and one second selection transistor.
  • the first memory cell is composed of one first memory element and two first selection transistors.
  • the semiconductor device according to any one of [A01] to [B04], wherein the second memory cell is composed of one second memory element and two second selection transistors.
  • the first memory cell is composed of two first memory elements and two first selection transistors.
  • the semiconductor device according to any one of [A01] to [B04], wherein the second memory cell is composed of two second memory elements and two second selection transistors.
  • [C04] The item according to any one of [A01] to [C03], wherein the memory cell and the memory cell adjacent to each other along the first direction are separated by a transistor having the same structure as the selection transistor.
  • [C05] The semiconductor device according to any one of [A01] to [C04], wherein the first memory element and the second memory cell are composed of a vertical magnetization type spin injection type magnetoresistive element.
  • a dummy laminated structure having the same configuration as the laminated structure constituting the first memory element or the second memory element is formed above the peripheral circuit.
  • a first memory element composed of a resistance-changing non-volatile memory element, a first memory cell composed of a first selection transistor electrically connected to the first memory element, and a first memory cell.
  • a second memory element composed of a resistance-changing non-volatile memory element, and a second memory cell composed of a second selection transistor electrically connected to the second memory element. Consists of an array of The plurality of first memory elements and the second memory elements are arranged in a two-dimensional matrix in the first direction and in a second direction different from the first direction, and on the same interlayer insulating layer.
  • the first memory element is larger than the second memory element
  • a method for manufacturing a semiconductor device including at least each process.
  • [F01] ⁇ Electronic device An electronic device including the semiconductor device according to any one of [A01] to [D01].
  • [F02] ⁇ Electronic device >> An electronic device including a non-volatile memory cell array constituting the semiconductor device according to any one of [A01] to [D01].
  • channel formation region 64A, 64B ... source / drain region, 65 ... -Connecting holes, 66, 66', 66 "... contact holes, 67 ... interlayer insulating layer, first interlayer insulating layer, 68 ... second interlayer insulating layer, TR 1 , TR 2 , TR 1A , TR 1B , TR 1a , TR 1b , TR 2A , TR 2B , TR 2a , TR 2b , TR 21 , TR 22 ... selection transistor, TR'... element separation transistor, WL ... word line, BL ⁇ ⁇ Bit line, SL ⁇ ⁇ ⁇ Sense line

Landscapes

  • Engineering & Computer Science (AREA)
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  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
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Abstract

半導体装置は、抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子１１、第２メモリ素子１２、及び、第１メモリ素子１１、第２メモリ素子１２に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、第２メモリセルの複数が配列されて成り、複数の第１メモリ素子１１及び第２メモリ素子１２は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、第１メモリ素子１１は、第２メモリ素子１２よりも大きく、第２の方向に沿って第１メモリ素子１１と第２メモリ素子１２とは隣接して配置されている不揮発性メモリセルアレイを備えている。

Description

半導体装置及びその製造方法
　本開示は、半導体装置及びその製造方法に関する。
　大容量サーバからモバイル端末に至るまで各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジック等の各種素子においても高集積化、高速化、低消費電力化等、更なる高性能化が追求されている。特に半導体不揮発性メモリの進歩は著しく、例えば、大容量ファイルメモリとしてのフラッシュメモリはハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用やワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ等を置き換えるべくＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）等の開発が進められており、一部は既に実用化されている。
　中でもＭＲＡＭは、磁性体の磁化方向に基づきデータ記憶を行うので、高速、且つ、ほぼ無限（１０15回以上）の書換えが可能であり、既に産業オートメーションや航空機等の分野で使用されている。そして、ＭＲＡＭは、その高速動作と高い信頼性から、今後、コードストレージ用やワーキングメモリへの展開が期待されている。しかしながら、現実には、低消費電力化、大容量化に課題を有している。これは、ＭＲＡＭの記録原理、即ち、配線から発生する電流磁界により磁化を反転させるという方式に起因する本質的な問題である。この問題を解決する一手段として、電流磁界によらない記録方式、即ち、磁化反転方式が検討されており、中でも、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（ＳＴＴ－ＭＲＡＭ，Spin Transfer Torque based Magnetic Random Access Memory）が注目されている。
　スピン注入型磁気抵抗効果素子（以下、単に『不揮発性メモリ素子』と呼ぶ）は、ＭＲＡＭと同じく、例えば、ＭＴＪ（Magnetic Tunnel Junction）により構成されており、ある方向に固定された磁性層を通過したスピン偏極電子が、他の磁性層（磁化方向が固定されていない磁性層であり、『自由層』あるいは『記憶層』とも呼ばれる）に進入する際に、記憶層にトルクを与えることを利用したものであり、或る閾値以上の電流を流すと、記憶層の磁化方向が反転する。「０／１」のデータの書換えは、電流の極性（記憶層を通過する電流の流れる方向）を変えることにより行われる。そして、この反転のための電流の絶対値は、０．１μｍ程度のスケールの不揮発性メモリ素子では１ミリアンペア以下であり、しかも、この電流値は不揮発性メモリ素子の体積に比例して減少するため、スケーリングが可能である。加えて、ＭＲＡＭで必要とされる記録用電流磁界発生用のワード線が不要であるため、セル構造が単純になるという利点もある。不揮発性メモリ素子において用いられる強磁性体として様々な材料が検討されているが、一般に、面内磁気異方性を有する不揮発性メモリ素子よりも垂直磁気異方性を有する不揮発性メモリ素子の方が低電力化、大容量化に適しているとされている。これは、垂直磁化の方がスピントルク磁化反転の際に越えるべきエネルギーバリアが低く、また、垂直磁化膜の有する高い磁気異方性の方が、大容量化により微細化された記憶担体の熱的安定性を保持するのに有利なためである。
　ところで、不揮発性メモリ素子を様々な用途に適用するため、熱的安定性の異なる、云い換えれば、記憶保持特性及びデータ書込み特性が異なる複数種（例えば、２種類）の不揮発性メモリ素子を混載した不揮発性メモリセルアレイが求められている。しかしながら、例えば、特開２０１２－０１４７８７号公報に開示されているように、異なる熱的安定性を有する不揮発性メモリ素子を同一ウェハ内に形成する場合、最適化された不揮発性メモリ素子を、複数回、形成する必要があるため、工程数が増大するといった問題がある。一方、不揮発性メモリ素子の記憶保持特性を異ならせるための一手段として、不揮発性メモリ素子の大きさを異ならせる方法を挙げることができる。
特開２０１２－０１４７８７号公報
　しかしながら、不揮発性メモリ素子の大きさが大きい場合、不揮発性メモリセルアレイの縮小化のために隣接する不揮発性メモリ素子の間隔（形成ピッチ）を許容される最小形成ピッチまで狭めると、不揮発性メモリ素子を形成するための積層膜を成膜した後、積層膜をパターニング（例えば、エッチング）して不揮発性メモリを形成するとき、パターニング（例えば、エッチング）された積層膜の残渣が再堆積する結果、隣接する不揮発性メモリ素子の間で短絡が発生する虞がある。また、大きな不揮発性メモリ素子を形成すべき領域（メモリブロック）と小さな不揮発性メモリ素子を形成すべき領域（メモリブロック）とに分けたのでは、不揮発性メモリセルアレイ全体の面積の縮小化を図ることができない。更には、隣接する不揮発性メモリ素子の間で短絡が発生することを防止するために、積層膜に対して過剰なエッチングを試みると、積層膜の下方に位置する不揮発性メモリセルアレイの構成要素、例えば、配線や選択用トランジスタに損傷を生じさせる虞がある。
　従って、本開示の目的は、隣接する不揮発性メモリ素子の間隔（形成ピッチ）を狭めても問題が発生し難い構成、構造の不揮発性メモリセルアレイを備えている半導体装置及びその製造方法を提供することにある。
　上記の目的を達成するための本開示の第１の態様～第２の態様に係る半導体装置は、
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
の複数が配列されて成る不揮発性メモリセルアレイを備えている。
　そして、本開示の第１の態様に係る半導体装置において、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
　第１メモリ素子は、第２メモリ素子よりも大きく、
　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている。
　また、本開示の第２の態様に係る半導体装置において、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されており、
　第１メモリ素子は、第１層間絶縁層上に形成されており、
　第２メモリ素子は、第１層間絶縁層よりも上方に位置する第２層間絶縁層上に形成されており、
　第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように、配置されている。
　上記の目的を達成するための本開示の半導体装置の製造方法は、
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
の複数が配列されて成り、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
　第１メモリ素子は、第２メモリ素子よりも大きく、
　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている不揮発性メモリセルアレイを備えている半導体装置の製造方法であって、
　基部に第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタを形成した後、全面に層間絶縁層を形成し、次いで、
　層間絶縁層上に、第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタと電気的に接続された、不揮発性メモリ素子を形成するための積層膜を形成した後、積層膜をパターニングして第１メモリ素子及び第２メモリ素子を形成する、
各工程を少なくとも備えている。
図１は、実施例１の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図である。 図２は、実施例１の半導体装置を構成する不揮発性メモリセルアレイにおけるメモリセルの模式的な一部断面図である。 図３は、実施例１の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図、及び、実施例１の半導体装置を構成する不揮発性メモリセルアレイの模式的な一部断面図である。 図４は、実施例１の半導体装置を構成する不揮発性メモリセルアレイの等価回路図である。 図５は、実施例１の半導体装置を構成する不揮発性メモリセルアレイにおける選択用トランジスタ等の配置状態を模式的に示す図である。 図６Ａ及び図６Ｂは、それぞれ、スピン注入磁化反転を適用したスピン注入型磁気抵抗効果素子の概念図、及び、ダブル・スピンフィルター構造を有するスピン注入型磁気抵抗効果素子の概念図である。 図７は、実施例１の半導体装置を構成する不揮発性メモリセルアレイの変形例－１における第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図である。 図８Ａ及び図８Ｂは、実施例１の半導体装置を構成する周辺回路の模式的な一部断面図である。 図９は、実施例２の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図である。 図１０は、実施例２の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図、及び、実施例２の半導体装置を構成する不揮発性メモリセルアレイの模式的な一部断面図である。 図１１は、実施例２の半導体装置を構成する不揮発性メモリセルアレイの等価回路図である。 図１２は、実施例３の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図、及び、実施例３の半導体装置を構成する不揮発性メモリセルアレイの模式的な一部断面図である。 図１３は、実施例３の半導体装置を構成する不揮発性メモリセルアレイの等価回路図である。 図１４は、実施例３の半導体装置を構成する不揮発性メモリセルアレイにおいて、選択用トランジスタを含む第１メモリ素子の模式的な一部断面図である。 図１５は、実施例３の半導体装置を構成する不揮発性メモリセルアレイにおいて、選択用トランジスタを含む第２メモリ素子の模式的な一部断面図である。 図１６は、実施例３の半導体装置を構成する周辺回路の模式的な一部断面図である。 図１７は、実施例３の半導体装置を構成する周辺回路の模式的な一部断面図である。 図１８は、実施例３の半導体装置を構成する周辺回路の模式的な一部断面図である。 図１９は、実施例３の半導体装置を構成する周辺回路の模式的な一部断面図である。 図２０は、実施例４の半導体装置を構成する不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図、及び、実施例４の半導体装置を構成する不揮発性メモリセルアレイの模式的な一部断面図である。 図２１は、実施例４の半導体装置を構成する不揮発性メモリセルアレイの等価回路図である。 図２２は、実施例５の半導体装置を構成する不揮発性メモリセルアレイの等価回路図である。 図２３Ａ及び図２３Ｂは、それぞれ、実施例６の複合型磁気ヘッドの一部を切り欠いて示した模式的な斜視図、及び、実施例６の複合型磁気ヘッドの模式的断面図である。 図２４Ａ及び図２４Ｂは、不揮発性メモリ素子の変形例の概念図である。 図２５Ａ、図２５Ｂ、図２５Ｃ及び図２５Ｄは、本開示における不揮発性メモリセルアレイをロジック回路（具体的には、例えば、デジタルフリップフロップ回路）のラッチ回路として用いる場合のデジタルフリップフロップ回路の回路図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様～第２の態様に係る半導体装置、及び、本開示の半導体装置の製造方法、全般に関する説明
２．実施例１（本開示の第１の態様に係る半導体装置、第１－Ａの態様における不揮発性メモリセルアレイ、及び、本開示の半導体装置の製造方法）
３．実施例２（実施例１の変形、第１－Ｂの態様における不揮発性メモリセルアレイ）
４．実施例３（本開示の第２の態様に係る半導体装置）
５．実施例４（実施例３の変形）
６．実施例５（実施例３の別の変形）
７．実施例６（実施例１～実施例５における不揮発性メモリセルアレイの応用例）
８．その他
〈本開示の第１の態様～第２の態様に係る半導体装置、及び、本開示の半導体装置の製造方法、全般に関する説明〉
　本開示の第１の態様に係る半導体装置を構成する不揮発性メモリセルアレイ以下、『本開示の第１の態様における不揮発性メモリセルアレイ』と呼ぶ場合がある）の全ての領域において、第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている必要はない。即ち、本開示の第１の態様における不揮発性メモリセルアレイの少なくとも一部の領域において、第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されていればよい。同様に、本開示の第２の態様に係る半導体装置を構成する不揮発性メモリセルアレイ以下、『本開示の第２の態様における不揮発性メモリセルアレイ』と呼ぶ場合がある）の全ての領域において、第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように、配置されている必要はない。即ち、本開示の第２の態様における不揮発性メモリセルアレイの少なくとも一部の領域において、第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように、配置されていればよい。
　また、本開示の第１の態様～第２の態様における不揮発性メモリセルアレイにおいて、第１メモリ素子と第２メモリ素子の形成ピッチを以下のとおりとする。尚、第１の方向と第２の方向とは直交していることが好ましい。ここで、メモリ素子とメモリ素子の形成ピッチとは、メモリ素子の面積重心点を中心点としたとき、規定の方向に沿って隣接するメモリ素子の中心点間の距離を指す。
Ｐ1-11　：第１の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチ
Ｐ1-22　：第１の方向に沿った第２メモリ素子と第２メモリ素子の形成ピッチ
Ｐ1-12　：第１の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチ（本開示の第１の態様における不揮発性メモリセルアレイ）
Ｐ1-12’：第１の方向に沿った第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子の形成ピッチ（本開示の第２の態様における不揮発性メモリセルアレイ）
Ｐ2-11　：第２の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチ
Ｐ2-22　：第２の方向に沿った第２メモリ素子と第２メモリ素子の形成ピッチ
Ｐ2-12　：第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチ（本開示の第１の態様における不揮発性メモリセルアレイ）
Ｐ2-12’：第２の方向に沿った第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子の形成ピッチ（本開示の第２の態様における不揮発性メモリセルアレイ）
　ここで、本開示の第１の態様における不揮発性メモリセルアレイにおいて、第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチＰ2-12，Ｐ2-12’は、これらの形成ピッチＰ1-11，Ｐ1-22，Ｐ1-12，Ｐ2-11，Ｐ2-22，Ｐ2-12，Ｐ2-12’の内で最小である。
　本開示の第１の態様における不揮発性メモリセルアレイ、あるいは又、本開示の半導体装置の製造方法によって製造された半導体装置を構成する不揮発性メモリセルアレイ（以下、これらの不揮発性メモリセルアレイを総称して、『本開示の第１の態様における不揮発性メモリセルアレイ』と呼ぶ場合がある）において、
　複数の第１メモリ素子から成る第１メモリ素子群が、第１の方向に沿って配列されており、
　複数の第２メモリ素子から成る第２メモリ素子群が、第１の方向に沿って配列されており、
　第１メモリ素子群と第２メモリ素子群とは、第２の方向に沿って交互に配列されている形態とすることができる。このような形態の本開示の第１の態様における不揮発性メモリセルアレイを、便宜上、『第１－Ａの態様における不揮発性メモリセルアレイ』と呼ぶ場合がある。
　第１－Ａの態様における不揮発性メモリセルアレイにおいて、第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足する構成とすることができる。そして、この場合、第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12としたとき、
１．１≦Ｐ2-12／Ｒ1≦１０
好ましくは、
１．３≦Ｐ2-12／Ｒ1≦１０
を満足する構成とすることができる。但し、
Ｓ1＝π（Ｒ1／２）2
である。そして、更には、第１の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチをＰ1-12としたとき、
２≦Ｐ1-12／Ｒ1≦２０
を満足する構成とすることができる。
　あるいは又、本開示の第１の態様における不揮発性メモリセルアレイにおいて、第１メモリ素子と第２メモリ素子とは、第１の方向に沿って交互に配列されている形態とすることができる。このような形態の本開示の第１の態様における不揮発性メモリセルアレイを、便宜上、『第１－Ｂの態様における不揮発性メモリセルアレイ』と呼ぶ場合がある。
　第１－Ｂの態様における不揮発性メモリセルアレイにおいて、第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足する構成とすることができる。そして、この場合、第１の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ1-12’とし、第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12’としたとき、
２≦Ｐ1-12’／Ｒ1≦２０
１≦Ｐ2-12’／Ｒ1≦１０
を満足する構成とすることができる。但し、
Ｓ1＝π（Ｒ1／２）2
である。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイにおいて、第１メモリ素子と第２メモリ素子とは熱的安定性が異なる形態とすることができる。例えば、第１メモリ素子と第２メモリ素子を構成する材料が異なる場合、メモリ素子の断面を観察して、記憶層（後述する）の厚さや、記憶層を構成する材料、元素組成の違いを、物理的・化学的に解析することで検証することが可能である。
　ところで、本開示の第１の態様における不揮発性メモリセルアレイにおいて、大きさが大きい第１メモリ素子は、熱的安定性に優れ、長期間、データの記憶・保持が可能である。一方、大きさが小さい第２メモリ素子は、第１メモリ素子よりも高速でのデータ書込みが可能であるし、低電流でのデータ書込みが可能である。そして、高速でのデータの書込み、読出しが可能な第２メモリセルにおいては、常時のデータの書込み、読出しを行い、長期間、データの記憶・保持特性に優れた第１メモリセルにデータ保持やデータ退避を行う用い方を挙げることができる。
　本開示の第２の態様における不揮発性メモリセルアレイにおいて、第２メモリ素子の第１層間絶縁層への正射影像は、第１メモリ素子と重なっていない形態とすることができる。
　上記の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、第２メモリ素子の第１層間絶縁層への正射影像の大きさは、第１メモリ素子の大きさと異なる形態とすることができる。更には、このような好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、第１層間絶縁層は、第１選択用トランジスタ及び第２選択用トランジスタを覆っており、第２層間絶縁層は、第１メモリ素子及び第１層間絶縁層を覆っている形態とすることができる。第２メモリ素子の第１層間絶縁層への正射影像の大きさは、第１メモリ素子の大きさよりも大きくてもよいし、小さくてもよいし、同じでもよい。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイにおいて、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、
　第１メモリセルは、１つの第１メモリ素子及び１つの第１選択用トランジスタから構成されており、
　第２メモリセルは、１つの第２メモリ素子及び１つの第２選択用トランジスタから構成されている形態とすることができるし、あるいは又、
　第１メモリセルは、１つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
　第２メモリセルは、１つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている形態とすることができるし、あるいは又、
　第１メモリセルは、２つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
　第２メモリセルは、２つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている形態とすることができる。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイ、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、第１の方向に沿って隣接するメモリセルとメモリセルとは、トランジスタ（『素子分離用トランジスタ』と呼ぶ場合がある）によって素子分離されている形態とすることができる。尚、素子分離用トランジスタは、選択用トランジスタと同じ構造を有することが好ましい。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイにおいて、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、第１メモリ素子及び第２メモリ素子は垂直磁化方式のスピン注入型磁気抵抗効果素子（以下、単に、『スピン注入型磁気抵抗効果素子』と呼ぶ場合がある）から成る形態とすることができる。但し、このような形態に限定するものではなく、垂直磁化方式の磁気抵抗効果素子と面内磁化方式の磁気抵抗効果素子が混在した形態、面内磁化方式の磁気抵抗効果素子から構成された形態とすることもできる。スピン注入型磁気抵抗効果素子において、記憶層の磁化方向は記憶すべき情報に対応して変化し、記憶層において、磁化容易軸は積層構造体の積層方向に対して、例えば、平行である。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様に係る半導体装置、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様に係る半導体装置は、周辺回路を更に備えており、周辺回路の上方には、第１メモリ素子及び／又は第２メモリ素子を構成する積層構造体と同じ構成を有するダミー積層構造体が形成されている形態とすることができる。周辺回路は、如何なる回路とすることもでき、例えば、センスアンプや、選択用トランジスタを駆動するためのドライバ等、メモリを構成する回路だけでなく、その他の回路と混載される場合には、その他の回路も含まれる。より具体的には、周辺回路を構成するトランジスタのゲート電極の上方には、ダミー積層構造体が形成されている形態とすることができる。積層構造体は、後述するように、少なくとも、磁化固定層、中間層及び記憶層から成る積層構造体を有するが、ダミー積層構造体は、磁化固定層、中間層及び記憶層から成る積層構造体を有する構成とすることができる。基部へのダミー積層構造体の正射影像内に、周辺回路を構成するトランジスタのゲート電極の正射影像が含まれていることが好ましい。あるいは又、周辺回路には、各種配線が含まれる。より具体的には、周辺回路を構成する配線の上方には、ダミー積層構造体が形成されている形態とすることができる。基部へのダミー積層構造体の正射影像内に、周辺回路を構成する配線の正射影像が含まれていることが好ましい。あるいは又、周辺回路を構成するトランジスタや配線を覆う層間絶縁層、第１層間絶縁層、第２層間絶縁層上に、ダミー積層構造体が広く形成されている形態とすることもでき、このような形態も、周辺回路の上方にはダミー積層構造体が形成されている形態に含まれる。ダミー積層構造体は、どこにも電気的に接続されていない形態とすることもできるし、例えば、接地されている形態とすることもできる。そして、このようなダミー積層構造体を設けることによって、積層構造体を得るために積層膜をパターニングしたときに　、例えば、マイクロ・ローディング効果に起因した半導体装置を構成する周辺回路における損傷の発生を確実に防止することができる。
　以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイにおいて、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて、第１メモリセルと第２メモリセル、あるいは又、第１メモリ素子と第２メモリ素子とは、不揮発性メモリ素子の大きさが異なる点を除き、同じ構成、構造を有することが好ましい。また、本開示の第１の態様における不揮発性メモリセルアレイにあっては、第１メモリ素子と第２メモリ素子とを構成する材料は同じであることが好ましい。一方、本開示の第２の態様における不揮発性メモリセルアレイにあっては、第１メモリ素子と第２メモリ素子とを構成する材料は同じであることが好ましいが、異なっていてもよい。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示の第１の態様における不揮発性メモリセルアレイにおいて、あるいは又、以上に説明した各種の好ましい形態を含む本開示の第２の態様における不揮発性メモリセルアレイにおいて（これらの不揮発性メモリセルアレイを、以下、総称して、単に、『本開示における不揮発性メモリセルアレイ』と呼ぶ場合がある）において、選択用トランジスタのゲート電極は、第２の方向に延びるワード線に接続されている（あるいはワード線を兼ねている）形態とすることができる。また、ビット線（第２配線）の延びる方向の射影像は、ワード線の延びる方向の射影像と直交する形態とすることができるし、ビット線（第２配線）の延びる方向は、ワード線の延びる方向と平行である形態とすることもできる。
　更には、以上に説明した各種の好ましい形態、構成を含む本開示における不揮発性メモリセルアレイにおいて、選択用トランジスタはプレーナ型トランジスタ、具体的には、電界効果トランジスタ（周知のＭＩＳ－ＦＥＴやＭＯＳ－ＦＥＴ）から成る形態とすることができるし、あるいは又、選択用トランジスタはＦｉｎ－ＦＥＴから成る形態とすることができ、これによって、ショートチャネル特性の抑制が可能となる。あるいは又、選択用トランジスタはチャネル形成領域を、トライゲート構造を有する半導体素子や、ＧＡＡ（Gate-All-Around）構造やオメガ（Ω）構造を有する半導体素子（具体的には、例えば、ナノワイヤあるいはナノシートからチャネル形成領域が構成されたＦＥＴ）から成る形態とすることができる。選択用トランジスタは、ｎチャネル型のトランジスタであってもよいし、ｐチャネル型のトランジスタであってもよい。
　本開示における不揮発性メモリセルアレイにおいて、不揮発性メモリ素子は、少なくとも記憶層及び磁化固定層を有し、磁化固定層が、選択用トランジスタの一方のソース／ドレイン領域に接続されている形態とすることができるし、あるいは又、記憶層が、選択用トランジスタの一方のソース／ドレイン領域に接続されている形態とすることができる。スピン注入型磁気抵抗効果素子から構成された不揮発性メモリ素子は、このように少なくとも記憶層及び磁化固定層を有するが、具体的には、不揮発性メモリ素子は、少なくとも、磁化固定層、中間層及び記憶層から成る積層構造体を有している構成とすることができる。そして、積層構造体の第１面（選択用トランジスタと対向する面）は導電性の下地層に接続されており、積層構造体の第２面（第１面と対向する面）は第２配線（ビット線）に接している。下地層は選択用トランジスタの一方のソース／ドレイン領域に接続されている。下地層は、具体的には、選択用トランジスタの一方のソース／ドレイン領域と積層構造体とを結ぶコンタクトホールに接続されている。即ち、選択用トランジスタの一方のソース／ドレイン領域と積層構造体とは、コンタクトホールによって電気的に接続されている。選択用トランジスタの他方のソース／ドレイン領域は、センス線（第１配線）に接続されている。そして、第１配線と第２配線との間に電流（磁化反転電流、スピン偏極電流とも呼ばれ、書込み電流である）を流すことで、記憶層に情報が記憶される形態とすることができる。即ち、積層構造体の積層方向に磁化反転電流を流すことにより、記憶層の磁化方向を変化させ、記憶層において情報の記録が行われる形態とすることができる。
　上述したとおり、磁化固定層が、下地層を介して選択用トランジスタの一方のソース／ドレイン領域に接続されている形態とすることができる。即ち、磁化固定層が積層構造体の第１面を構成している形態とすることができ、これによって、材料的に安定した積層構造体を得ることができる。但し、これに限定するものではなく、上述したとおり、記憶層が積層構造体の第１面を構成する形態とすることもできる。
　スピン注入型磁気抵抗効果素子にあっては、上述したとおり、記憶層、中間層及び磁化固定層から成る積層構造体によって、ＴＭＲ（Tunnel Magnetoresistance）効果あるいはＧＭＲ（Giant Magnetoresistance，巨大磁気抵抗）効果を有する積層構造体が構成されている構造とすることができる。そして、例えば、反平行配置の磁化状態で、磁化反転電流（スピン偏極電流、書込み電流）を記憶層から磁化固定層へ流すと、電子が磁化固定層から記憶層へ注入されることで作用するスピントルクにより記憶層の磁化が反転し、記憶層の磁化方向と磁化固定層（具体的には、参照層）の磁化方向と記憶層の磁化方向が平行配列となる。一方、例えば、平行配置の磁化状態で、磁化反転電流を磁化固定層から記憶層へ流すと、電子が記憶層から磁化固定層へ流れることで作用するスピントルクによって記憶層の磁化が反転し、記憶層の磁化方向と磁化固定層（具体的には、参照層）の磁化方向が反平行配列となる。あるいは又、図６Ｂに概念図を示すように、磁化固定層、中間層、記憶層、中間層、磁化固定層によって、ＴＭＲ効果あるいはＧＭＲ効果を有する積層構造体が構成されている構造（ダブル・スピンフィルター構造）とすることもできる。このような構造にあっては、記憶層の上下に位置する２つの中間層の磁気抵抗の変化に差を付けておく必要がある。
　ここで、磁化固定層及び記憶層を構成する金属原子には、コバルト（Ｃｏ）原子、又は、鉄（Ｆｅ）原子、又は、コバルト原子及び鉄原子（Ｃｏ－Ｆｅ）が含まれる形態とすることができる。云い換えれば、磁化固定層及び記憶層を構成する金属原子には、少なくともコバルト（Ｃｏ）原子又は鉄（Ｆｅ）原子が含まれる形態とすることができる。即ち、磁化固定層及び記憶層は、少なくともコバルト（Ｃｏ）又は鉄（Ｆｅ）から成る金属材料（合金、化合物）から構成されている形態とすることができる。
　あるいは又、記憶層は、コバルト、鉄及びニッケルから成る群から選択された少なくとも１種類の金属材料（合金、化合物）、好ましくは、記憶層は、コバルト、鉄及びニッケルから成る金属材料（合金、化合物）から構成されており、あるいは又、コバルト、鉄、ニッケル及びホウ素から成る金属材料（合金、化合物）から構成されている形態とすることができる。あるいは又、記憶層を構成する材料として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）といった強磁性材料の合金（例えば、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｃｏ－Ｆｅ－Ｎｉ、Ｆｅ－Ｐｔ、Ｎｉ－Ｆｅ、Ｆｅ－Ｂ、Ｃｏ－Ｂ等）、あるいは、これらの合金にガドリニウム（Ｇｄ）が添加された合金を例示することができる。更には、垂直磁化型において、垂直磁気異方性を一層増加させるために、係る合金にテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）等の重希土類を添加してもよいし、これらを含む合金を積層してもよい。記憶層の結晶性は、本質的に任意であり、多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、記憶層は、単層構成とすることもできるし、上述した複数の異なる強磁性材料層を積層した積層構成とすることもできるし、強磁性材料層と非磁性体層を積層した積層構成とすることもできる。
　また、記憶層を構成する材料に非磁性元素を添加することも可能である。非磁性元素の添加により、拡散の防止による耐熱性の向上や磁気抵抗効果の増大、平坦化に伴う絶縁耐圧の増大等の効果が得られる。添加する非磁性元素として、Ｂ、Ｃ、Ｎ、Ｏ、Ｆ、Ｌｉ、Ｍｇ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ、Ｇｅ、Ｎｂ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔａ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｒｅ、Ｏｓを挙げることができる。
　更には、記憶層として、組成の異なる強磁性材料層を積層させることも可能である。あるいは又、強磁性材料層と軟磁性材料層とを積層させたり、複数層の強磁性材料層を軟磁性材料層や非磁性体層を介して積層することも可能である。特に、Ｆｅ層、Ｃｏ層、Ｆｅ－Ｎｉ合金層、Ｃｏ－Ｆｅ合金層、Ｃｏ－Ｆｅ－Ｂ合金層、Ｆｅ－Ｂ合金層、Ｃｏ－Ｂ合金層といった強磁性材料層の複数を非磁性体層を介して積層させた構成とする場合、強磁性材料層相互の磁気的強さの関係を調整することが可能になるため、スピン注入型磁気抵抗効果素子における磁化反転電流（スピン偏極電流とも呼ばれる）が大きくならないように抑制することが可能となる。非磁性体層の材料として、Ｒｕ、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、又は、これらの合金を挙げることができる。
　記憶層の厚さとして、０．５ｎｍ乃至３０ｎｍを例示することができるし、磁化固定層の厚さとして、０．５ｎｍ乃至３０ｎｍを例示することができる。
　磁化固定層は、少なくとも２層の磁性材料層が積層された積層フェリ構造（積層フェリピン構造とも呼ばれる）を有する形態とすることができる。積層フェリ構造を構成する一方の磁性材料層を、『参照層』と呼ぶ場合があるし、積層フェリ構造を構成する他方の磁性材料層を、『固定層』と呼ぶ場合がある。積層フェリ構造は、反強磁性的結合を有する積層構造、即ち、２つの磁性材料層（参照層及び固定層）の層間交換結合が反強磁性的になる構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれ、２つの磁性材料層（参照層及び固定層）の間に設けられた非磁性層の厚さによって、２つの磁性材料層の層間交換結合が、反強磁性的あるいは強磁性的になる構造を指し、例えば、 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990) に報告されている。参照層の磁化方向は、記憶層に記憶すべき情報の基準となる磁化方向である。積層フェリ構造を構成する一方の磁性材料層（参照層）が記憶層側に位置する。即ち、参照層が中間層と接する。磁化固定層を積層フェリ構造（積層フェリピン構造とも呼ばれる）を採用することで、情報書込み方向に対する熱的安定性の非対称性を確実にキャンセルすることができ、スピントルクに対する安定性の向上を図ることができる。
　そして、積層フェリ構造を構成する一方の磁性材料層（例えば、参照層）は、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択された少なくとも１種類の元素を含み、又は、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）から成る群から選択された少なくとも１種類の元素及びホウ素（Ｂ）を含む。具体的には、Ｃｏ－Ｆｅ合金、Ｃｏ－Ｆｅ－Ｎｉ合金、Ｎｉ－Ｆｅ合金、Ｃｏ－Ｆｅ－Ｂ合金を挙げることができるし、Ｆｅ層／Ｐｔ層、Ｆｅ層／Ｐｄ層、Ｃｏ層／Ｐｔ層、Ｃｏ層／Ｐｄ層、Ｃｏ層／Ｎｉ層、Ｃｏ層／Ｒｈ層といった積層構造を挙げることもできるし、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｔａ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよい。
　一方、積層フェリ構造を構成する他方の磁性材料層（例えば、固定層）は、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及びマンガン（Ｍｎ）から成る群から選択された少なくとも１種類の元素（便宜上、『元素－Ａ』と呼ぶ）、並びに、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、イリジウム（Ｉｒ）及びロジウム（Ｒｈ）から成る群から選択された少なくとも１種類の元素（但し、前記の元素－Ａとは異なる元素であり、便宜上、『元素－Ｂ』と呼ぶ）を主成分とする材料から成る形態とすることができる。
　更には、非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金、ルテニウム化合物を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｈ、Ｔｉや、これらの合金を挙げることができる。
　あるいは又、固定層をＣｏ薄膜／Ｐｔ薄膜の積層構造から構成し、ＭＲ比を高くするために参照層をＣｏ薄膜／Ｐｔ薄膜／ＣｏＦｅＢ薄膜の積層構造（但し、ＣｏＦｅＢ薄膜が中間層と接する）とし、固定層と参照層の間に、例えば、Ｒｕから成る非磁性層を配置する構成することもできる。
　但し、磁化固定層は積層フェリ構造を有する形態に限定するものではない。１層から成り、参照層として機能する磁化固定層とすることもできる。このような磁化固定層を構成する材料として、記憶層を構成する材料（強磁性材料）を挙げることができるし、あるいは又、磁化固定層（参照層）は、Ｃｏ層とＰｔ層との積層体、Ｃｏ層とＰｄ層との積層体、Ｃｏ層とＮｉ層との積層体、Ｃｏ層とＴｂ層との積層体、Ｃｏ－Ｐｔ合金層、Ｃｏ－Ｐｄ合金層、Ｃｏ－Ｎｉ合金層、Ｃｏ－Ｆｅ合金層、Ｃｏ－Ｔｂ合金層、Ｃｏ層、Ｆｅ層、又は、Ｃｏ－Ｆｅ－Ｂ合金層から成る構成とすることができ、あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよく、更には、好ましくは、磁化固定層（参照層）はＣｏ－Ｆｅ－Ｂ合金層から成る構成とすることができる。
　あるいは又、磁化固定層は、反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とすることができる。反強磁性材料として、具体的には、Ｆｅ－Ｍｎ合金、Ｆｅ－Ｐｔ合金、Ｎｉ－Ｍｎ合金、Ｐｔ－Ｍｎ合金、Ｐｔ－Ｃｒ－Ｍｎ合金、Ｉｒ－Ｍｎ合金、Ｒｈ－Ｍｎ合金、Ｃｏ－Ｐｔ合金、コバルト酸化物、ニッケル酸化物（ＮｉＯ）、鉄酸化物（Ｆｅ2Ｏ3）を挙げることができる。あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｔａ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｕ、Ｒｈ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよい。非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金、ルテニウム化合物を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂ、Ｖ、Ｒｈや、これらの合金を挙げることができる。
　磁化固定層の磁化方向は情報の基準であるので、情報の記録や読出しによって磁化方向が変化してはならないが、必ずしも特定の方向に固定されている必要はなく、記憶層よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして、記憶層よりも磁化方向が変化し難い構成、構造とすればよい。
　中間層は非磁性体材料から成ることが好ましい。即ち、スピン注入型磁気抵抗効果素子において、ＴＭＲ効果を有する積層構造体を構成する場合の中間層は、絶縁材料であって、しかも、非磁性体材料から成ることが好ましい。磁化固定層、中間層及び記憶層によって、ＴＭＲ効果を有する積層構造体が構成されるとは、磁性材料から成る磁化固定層と、磁性材料から成る記憶層との間に、トンネル絶縁膜として機能する非磁性体材料膜から成る中間層が挟まれた構造を指す。ここで、絶縁材料であって非磁性体材料である材料として、マグネシウム酸化物（ＭｇＯ）、マグネシウム窒化物、マグネシウムフッ化物、アルミニウム酸化物（ＡｌＯX）、アルミニウム窒化物（ＡｌＮ）、シリコン酸化物（ＳｉＯX）、シリコン窒化物（ＳｉＮ）、ＴｉＯ2、Ｃｒ2Ｏ3、Ｇｅ、ＮｉＯ、ＣｄＯX、ＨｆＯ2、Ｔａ2Ｏ5、Ｂｉ2Ｏ3、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3、Ｍｇ－Ａｌ2－Ｏ、Ａｌ－Ｎ－Ｏ、ＢＮ、ＺｎＳ等の各種絶縁材料、誘電体材料、半導体材料を挙げることができる。絶縁材料から成る中間層の面積抵抗値は、数十Ω・μｍ2程度以下であることが好ましい。中間層をマグネシウム酸化物（ＭｇＯ）から構成する場合、ＭｇＯ層は結晶化していることが望ましく、（００１）方向に結晶配向性を有することがより望ましい。また、中間層をマグネシウム酸化物（ＭｇＯ）から構成する場合、その厚さは１．５ｎｍ以下とすることが望ましい。一方、ＧＭＲ効果を有する積層構造体を構成する非磁性体材料膜を構成する材料として、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｐｔ、Ｔａ等、あるいは、これらの合金といった導電材料を挙げることができるし、導電性が高ければ（抵抗率が数百μΩ・ｃｍ以下）、任意の非金属材料としてもよいが、記憶層や磁化固定層と界面反応を起こし難い材料を、適宜、選択することが望ましい。
　絶縁材料であって、しかも、非磁性体材料から構成された中間層は、例えば、スパッタリング法にて形成された金属層（金属膜）を酸化若しくは窒化することにより得ることができる。より具体的には、中間層を構成する絶縁材料としてアルミニウム酸化物（ＡｌＯX）、マグネシウム酸化物（ＭｇＯ）を用いる場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＰＣプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、アルミニウム酸化物（ＡｌＯX）やマグネシウム酸化物（ＭｇＯ）をスパッタリング法にて成膜する方法を例示することができる。
　積層構造体の立体形状は、円筒形、円柱形であることが、加工の容易性、記憶層における磁化容易軸の方向の均一性を確保するといった観点から望ましいが、これに限定するものではなく、三角柱、四角柱、六角柱、八角柱等（これらにあっては側辺あるいは側稜が丸みを帯びているものを含む）、楕円柱とすることもできる。積層構造体の面積は、低磁化反転電流で磁化の向きを容易に反転させるといった観点から、例えば、０．０１μｍ2以下であることが好ましい。第１配線（センス線）から第２配線（ビット線）へと、あるいは又、第２配線（ビット線）から第１配線（センス線）へと、磁化反転電流を積層構造体に流すことによって、記憶層における磁化の方向を磁化容易軸と平行な方向あるいは磁化容易軸とは反対の方向とすることで、記憶層に情報が書き込まれる。
　下地層は、積層構造体を構成する磁性材料層の結晶性向上のために設けられており、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る。また、第２配線（ビット線）と積層構造体を構成する原子との相互拡散の防止、接触抵抗の低減、積層構造体の酸化防止のために、第２配線（ビット線）と積層構造体との間にキャップ層が設けられている形態とすることができる。但し、場合によっては、ビット線は、直接、積層構造体に接続されていてもよい。そして、この場合、キャップ層は、ハフニウム、タンタル、タングステン、ジルコニウム、ニオブ、モリブデン、チタン、バナジウム、クロム、マグネシウム、ルテニウム、ロジウム、パラジウム及び白金から成る群から選択された少なくとも１種類の材料から成る単層構造；酸化マグネシウム層、酸化アルミニウム層、酸化チタン層、酸化シリコン層、Ｂｉ2Ｏ3層、ＳｒＴｉＯ2層、ＡｌＬａＯ3層、Ａｌ－Ｎ－Ｏ層、Ｍｇ－Ｔｉ－Ｏ層、ＭｇＡｌ2Ｏ4層といった酸化物から成る単層構造；又は、ハフニウム、タンタル、タングステン、ジルコニウム、ニオブ、モリブデン、チタン、バナジウム、クロム、マグネシウム、ルテニウム、ロジウム、パラジウム及び白金から成る群から選択された少なくとも１種類の材料層、並びに、ＭｇＴｉＯ、ＭｇＯ、ＡｌＯ、ＳｉＯから成る群から選択された少なくとも１種類の酸化物層の積層構造（例えば、Ｒｕ層／Ｔａ層）から構成されている形態とすることができる。
　以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。また、これらの層のパターニングは、反応性イオンエッチング法（ＲＩＥ法）やイオンミリング法（イオンビームエッチング法）にて行うことができる。種々の層を真空装置内で連続的に形成することが好ましく、その後、パターニングを行うことが好ましい。
　下地層や第２配線（ビット線）、第１配線（センス線）、その他の各種配線や配線層等は、Ｔａ若しくはＴａＮ、又は、Ｃｕ、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ｒｕ、Ｗ等若しくはこれらの化合物の単層構造から成り、あるいは又、ＣｒやＴｉ等から成る下地膜と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。あるいは又、Ｔａあるいはその化合物の単層構造、あるいは、Ｃｕ、Ｔｉ等あるいはこれらの化合物との積層構造から構成することもできる。これらの電極等は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。
　下地層と選択用トランジスタのソース／ドレイン領域とを電気的に接続するコンタクトホールや接続孔、パッド部は、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから構成することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。コンタクトホールや接続孔の内壁や底部にはバリアメタル層を形成する。また、各種絶縁層や各種層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＦ、ＳｉＣＮ、ＳＯＧ（スピンオングラス）、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ、ＢＳＧ、ＰｂＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＬＴＯ、Ａｌ2Ｏ3を例示することができる。あるいは又、低誘電率絶縁材料（例えば、フルオロカーボン、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、アモルファステトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、有機ＳＯＧ、パリレン、フッ化フラーレン、アモルファスカーボン）、ポリイミド系樹脂、フッ素系樹脂、Ｓｉｌｋ（The Dow Chemical Co. の商標であり、塗布型低誘電率層間絶縁膜材料）、Ｆｌａｒｅ（Honeywell Electronic Materials Co. の商標であり、ポリアリルエーテル（ＰＡＥ)系材料）を挙げることができ、単独、あるいは、適宜、組み合わせて使用することができる。あるいは又、低温形成が可能なＨｉｇｈ－Ｋ（高誘電率）膜（例えば、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ酸化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ窒化物、Ａｌ，Ｒｕ，Ｔａ，Ｈｆを含むＳｉ酸化窒化物）を挙げることができる。あるいは又、ポリメチルメタクリレート（ＰＭＭＡ）；ポリビニルフェノール（ＰＶＰ）；ポリビニルアルコール（ＰＶＡ）；ポリイミド；ポリカーボネート（ＰＣ）；ポリエチレンテレフタレート（ＰＥＴ）；ポリスチレン；Ｎ－２（アミノエチル）３－アミノプロピルトリメトキシシラン（ＡＥＡＰＴＭＳ）、３－メルカプトプロピルトリメトキシシラン（ＭＰＴＭＳ）、オクタデシルトリクロロシラン（ＯＴＳ）等のシラノール誘導体（シランカップリング剤）；ノボラック型フェノール樹脂；フッ素系樹脂；オクタデカンチオール、ドデシルイソシアネイト等の一端に制御電極と結合可能な官能基を有する直鎖炭化水素類にて例示される有機系絶縁材料（有機ポリマー）を挙げることができるし、これらの組み合わせを用いることもできる。各種絶縁層や各種層間絶縁層は、各種ＣＶＤ法、塗布法、スパッタリング法や真空蒸着法を含む各種ＰＶＤ法、スクリーン印刷法といった各種印刷法、ゾル－ゲル法等の公知の方法に基づき形成することができる。コンタクトホールや接続孔は、パッド部の上に形成されていてもよい。
　基部は、例えば、シリコン半導体基板から構成することができるし、あるいは又、ＳＯＩ基板（具体的には、ＳＯＩ基板等を構成するシリコン層）から構成することもできる。ＳＯＩ基板として、例えば、スマートカット法と基板貼合せ技術に基づき形成されたＳＯＩ基板や、ＳＩＭＯＸ（Separation by IMplantation of OXygen）方式に基づき形成されたＳＯＩ基板、シリコン半導体基板の表面に絶縁層が形成され、この絶縁層に上にシリコン層が形成されたＳＯＩ基板を例示することができる。あるいは又、シリコン層の代わりに、基部を、ＩｎＧａＡｓ層やＧｅ層から構成することもできる。
　本開示の半導体装置あるいは本開示の半導体装置における不揮発性メモリセルアレイを組み込んだ電子デバイスとして、モバイル機器、ゲーム機器、音楽機器、ビデオ機器といった携帯可能な電子デバイスや、固定型の電子デバイスを挙げることができるし、磁気ヘッドを挙げることもできる。また、本開示の半導体装置あるいは本開示の半導体装置における不揮発性メモリセルアレイを備えた記憶装置を挙げることもできるし、本開示の半導体装置あるいは本開示の半導体装置における不揮発性メモリセルアレイをＯＴＰメモリ（One Time Programmable memory）として用いることもできる。
　実施例１は、本開示の第１の態様に係る半導体装置、具体的には、第１－Ａの態様における不揮発性メモリセルアレイ、及び、本開示の半導体装置の製造方法に関する。実施例１の半導体装置を構成する不揮発性メモリセルアレイ（以下、単に、『不揮発性メモリセルアレイ』と呼ぶ場合がある）における第１メモリ素子及び第２メモリ素子の配置状態を模式的に図１に示し、実施例１の不揮発性メモリセルアレイを構成するメモリセルの模式的な一部断面図を図２に示し、実施例１の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に図３の（Ａ）に示し、実施例１の不揮発性メモリセルアレイの模式的な一部断面図を図３の（Ｂ）及び（Ｃ）に示し、実施例１の不揮発性メモリセルアレイの等価回路図を図４に示し、実施例１の不揮発性メモリセルアレイにおける選択用トランジスタ等の配置状態を模式的に図５に示し、スピン注入磁化反転を適用したスピン注入型磁気抵抗効果素子の概念図を図６Ａに示し、ダブル・スピンフィルター構造を有するスピン注入型磁気抵抗効果素子の概念図を図６Ｂに示す。尚、図３の（Ｂ）及び（Ｃ）は、図３の（Ａ）の矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。
　ここで、図１、並びに、後述する図７及び図９において、１つの不揮発性メモリ素子を点線で区画した。また、図３の（Ａ）、並びに、後述する図１０の（Ａ）、図１２の（Ａ）及び図２０の（Ａ）において１つの不揮発性メモリ素子を点線で区画し、図３の（Ａ）、並びに、後述する図１０の（Ａ）及び図１２の（Ａ）において素子分離用トランジスタの配置位置を二重線で示した。更には、図４、並びに、後述する図１１及び図１３において、一対のメモリセルを点線で区画し、１つのメモリセルを一点鎖線で囲んだ。また、図３の（Ｂ）、（Ｃ）、図１０の（Ｂ）、（Ｃ）、図１２の（Ｂ）、（Ｃ）、図２０の（Ｂ）、（Ｃ）において、コンタクトホール、層間絶縁層、不揮発性メモリ素子の一部、キャップ層にハッチング線を付けることは省略した。
　実施例１、あるいは、後述する実施例２～実施例５の半導体装置は、
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子１１，２１、及び、第１メモリ素子１１，２１に電気的に接続された第１選択用トランジスタＴＲ1から構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子１２，２２、及び、第２メモリ素子１２，２２に電気的に接続された第２選択用トランジスタＴＲ2から構成された第２メモリセル、
の複数が配列されて成る不揮発性メモリセルアレイを備えている。
　そして、実施例１の半導体装置において、
　複数の第１メモリ素子１１及び第２メモリ素子１２は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層６７上に配列されており、
　第１メモリ素子１１は、第２メモリ素子１２よりも大きく、
　第２の方向に沿って、第１メモリ素子１１と第２メモリ素子１２とは隣接して配置されている。云い換えれば、第２の方向に沿って、大きさの大きい第１メモリ素子１１と第１メモリ素子１１とが隣接しないように配置されている。
　また、複数の第１メモリ素子１１から成る第１メモリ素子群が、第１の方向に沿って配列されており、複数の第２メモリ素子１２から成る第２メモリ素子群が、第１の方向に沿って配列されており、第１メモリ素子群と第２メモリ素子群とは、第２の方向に沿って交互に配列されている。
　そして、実施例１の不揮発性メモリセルアレイにおいて、第１メモリセル１１は、１つの第１メモリ素子２１及び１つの第１選択用トランジスタＴＲ1から構成されており、第２メモリセル１２は、１つの第２メモリ素子２２及び１つの第２選択用トランジスタＴＲ2から構成されている。即ち、実施例１の不揮発性メモリセルアレイを構成するメモリセルは、所謂、「１Ｔ－１Ｒ」タイプのメモリセルである。
　第１メモリ素子１１及び第２メモリ素子１２の立体形状は、円筒形（円柱形）あるいは四角柱であるが、これに限定するものではない。
　そして、実施例１の不揮発性メモリセルアレイにおいて、第１メモリ素子１１の面積をＳ1、第２メモリ素子１２の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足するし、第２の方向に沿った第１メモリ素子１１と第２メモリ素子１２の形成ピッチをＰ2-12としたとき、
１．１≦Ｐ2-12／Ｒ1≦１０
好ましくは、
１．３≦Ｐ2-12／Ｒ1≦１０
を満足するし、第１の方向に沿った第１メモリ素子１１と第１メモリ素子１１の形成ピッチをＰ1-12としたとき、
２≦Ｐ1-12／Ｒ1≦２０
を満足する。具体的には、
Ｓ1＝π（Ｒ1／２）2
Ｓ2＝π（Ｒ2／２）2
としたとき、
Ｒ1 　　＝６０ｎｍ
Ｒ2 　　＝４０ｎｍ
Ｐ2-12　＝９０ｎｍ
Ｐ1-12　＝２００ｎｍ
Ｓ1／Ｓ2＝２．２５
とした。
　尚、比較例１として、第２の方向に沿って第１メモリ素子と第１メモリ素子とを配列したと想定した場合、第２の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチＰ2-11の値は、第１メモリ素子と第１メモリ素子との間に短絡を生じさせないためには、Ｒ1＝６０ｎｍとしたとき、１００ｎｍとなり、上記のＰ2-12の値と比較して１１％、増加することになる。
　ここで、第２の方向に沿った第１メモリ素子１１と第２メモリ素子１２の形成ピッチＰ2-12は、前述した形成ピッチＰ1-11，Ｐ1-22，Ｐ1-12，Ｐ2-11，Ｐ2-22，Ｐ2-12の内で最小である。
　また、第１メモリ素子１１と第２メモリ素子１２とは熱的安定性が異なる。
　実施例１、あるいは、後述する実施例２～実施例５におけるメモリセルを構成する、抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子１１，２１及び第２メモリ素子１２，２２は、記憶層（磁化反転層あるいは自由層とも呼ばれる）３３、中間層３２及び磁化固定層３１が積層されて成り、第１面３０Ａ、及び、第１面３０Ａと対向する第２面３０Ｂを有する積層構造体３０を備えている。そして、磁化固定層３１は第１面３０Ａの側に位置し、記憶層３３が第２面３０Ｂの側に位置する。磁化固定層３１の第１面３０Ａは下地層３４と接しており、下地層３４はＳｉＯ2から成る層間絶縁層６７上に形成されている。下地層３４と層間絶縁層６７の間にパッド部を設けてもよい。
　磁化固定層３１は、少なくとも２層の磁性材料層が積層された積層フェリ構造（積層フェリピン構造とも呼ばれる）を有する。積層フェリ構造を構成する一方の磁性材料層（参照層）３１Ｃと積層フェリ構造を構成する他方の磁性材料層（固定層）３１Ａとの間には、ルテニウム（Ｒｕ）から成る非磁性層３１Ｂが形成されている。
　記憶層３３は、磁化方向が積層構造体３０の積層方向に自由に変化する磁気モーメントを有する強磁性材料、より具体的には、Ｃｏ－Ｆｅ－Ｂ合金［（Ｃｏ20Ｆｅ80）80Ｂ20］から構成されている。非磁性体材料から成る中間層３２は、トンネルバリア層（トンネル絶縁膜）として機能する絶縁層、具体的には、酸化マグネシウム（ＭｇＯ）層から成る。中間層３２をＭｇＯ層から構成することで、磁気抵抗変化率（ＭＲ比）を大きくすることができ、これによって、スピン注入の効率を向上させることができ、記憶層３３の磁化方向を反転させるために必要とされる磁化反転電流密度を低減させることができる。更には、積層構造体３０の第２面３０Ｂと接してキャップ層３５が形成されている。
　更には、実施例１の不揮発性メモリ素子アレイにおいて、記憶層３３の磁化方向は、記憶すべき情報に対応して変化する。そして、記憶層３３において、磁化容易軸は積層構造体３０の積層方向に対して平行である（即ち、垂直磁化型である）。即ち、実施例１の不揮発性メモリ素子アレイにおける不揮発性メモリ素子は、垂直磁化方式のスピン注入型磁気抵抗効果素子から成る。云い換えれば、実施例１における不揮発性メモリ素子はＭＴＪ素子から構成されている。参照層３１Ｃの磁化方向は、記憶層３３に記憶すべき情報の基準となる磁化方向であり、記憶層３３の磁化方向と参照層３１Ｃの磁化方向の相対的な角度によって、情報「０」及び情報「１」が規定される。
　更には、実施例１、あるいは、後述する実施例２～実施例５における不揮発性メモリセルアレイにおいて、第１の方向に沿って隣接するメモリセルとメモリセルとは、選択用トランジスタと同じ構造を有する素子分離用トランジスタＴＲ’によって素子分離されている。素子分離用トランジスタＴＲ’の動作によって、メモリセルとメモリセルとの間（具体的には、選択用トランジスタＴＲと選択用トランジスタＴＲとの間）に電流が流れることを阻止することができる。素子分離用トランジスタＴＲ’は、選択用トランジスタＴＲと同じ構造を有することが好ましい。第２の方向に沿って隣接するメモリセルとメモリセルとは、例えば、シャロートレンチ構造を有する素子分離領域によって素子分離されている。尚、図４、図１１、図１３、図２１、図２２において、素子分離用トランジスタが配設された位置を点線で示す。
　下地層３４はコンタクトホール６６に接続されている。具体的には、下地層３４はコンタクトホール６６上に形成されている。また、キャップ層３５はビット線ＢＬ（第２配線４２）に接続されている。そして、センス線ＳＬ（第１配線４１）とビット線ＢＬ（第２配線４２）との間に電流（磁化反転電流）が流されることで、記憶層３３に情報が記憶される。即ち、積層構造体３０の積層方向に磁化反転電流を流すことにより、記憶層３３の磁化方向を変化させ、記憶層３３において情報の記録が行われる。このように、参照層３１Ｃにおける磁化容易軸は、積層構造体３０の積層方向と平行である。即ち、参照層３１Ｃは、磁化方向が積層構造体３０の積層方向と平行な方向に変化する磁気モーメントを有する強磁性材料、より具体的には、Ｃｏ－Ｆｅ－Ｂ合金［（Ｃｏ20Ｆｅ80）80Ｂ20］から構成されている。更には、固定層３１Ａは、Ｃｏ－Ｐｔ合金層から構成され、ルテニウム（Ｒｕ）から構成された非磁性層３１Ｂを介して、参照層３１Ｃと磁気的に結合する積層フェリ構造を構成している。
　実施例１、あるいは、後述する実施例２～実施例５における各種の層構成を、以下の表１に掲げた。
〈表１〉
キャップ層３５　　　　：膜厚１ｎｍのＴａ層と膜厚５ｎｍのＲｕ層の積層
積層構造体３０
　　記憶層３３　　　　：膜厚１．６ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層
　　中間層３２　　　　：膜厚１．０ｎｍのＭｇＯ層
　　磁化固定層３１
　　　　参照層３１Ｃ　：膜厚１．０ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層
　　　　非磁性層３１Ｂ：膜厚０．８ｎｍのＲｕ層
　　　　固定層３１Ａ　：膜厚２．５ｎｍのＣｏ－Ｐｔ合金層
下地層３４　　　　　　：膜厚５ｎｍのＴａ層
　選択用トランジスタを含む実施例１のメモリセルの模式的な一部断面図を図２に示し、選択用トランジスタ等の配置状態を模式的に図５に示すように、積層構造体３０の下方に、電界効果トランジスタから成る選択用トランジスタＴＲ（ＴＲ1，ＴＲ2）が設けられている。具体的には、
　半導体基板６０に形成された選択用トランジスタＴＲ（ＴＲ1，ＴＲ2）、及び、
　選択用トランジスタＴＲを覆う層間絶縁層６７、
を備えており、
　層間絶縁層６７上に第１配線４１（センス線ＳＬ）が形成されており、
　第１配線４１は、第１層間絶縁層６７に設けられた接続孔６５（あるいは接続孔とランディングパッド部、あるいは又、場合によっては下層配線）を介して選択用トランジスタＴＲの他方のソース／ドレイン領域６４Ｂに電気的に接続されており、
　層間絶縁層６７上に、下地層３４、積層構造体３０及びキャップ層３５、並びに、下地層３４、積層構造体３０及びキャップ層３５を取り囲む絶縁材料層５１が形成されており、
　積層構造体３０は、下地層３４を介して、層間絶縁層６７に設けられたコンタクトホール６６を介して選択用トランジスタの一方のソース／ドレイン領域６４Ａに電気的に接続されており、
　積層構造体３０とキャップ層３５を介して接するビット線ＢＬ（第２配線４２）は絶縁材料層５１上に形成されている。
　選択用トランジスタＴＲ（ＴＲ1，ＴＲ2）は、ゲート電極６１、ゲート絶縁層６２、チャネル形成領域６３及びソース／ドレイン領域６４Ａ，６４Ｂを備えている。他方のソース／ドレイン領域６４Ｂとセンス線ＳＬ（第１配線４１）とは、上述したとおり、タングステンプラグから成る接続孔６５を介して、層間絶縁層６７上に形成されたセンス線ＳＬ（第１配線４１）に接続されている。また、一方のソース／ドレイン領域６４Ａは、コンタクトホール６６及び下地層３４を介して積層構造体３０に接続されている。ゲート電極６１は、所謂ワード線ＷＬあるいはアドレス線としても機能する。そして、第２配線４２（ビット線ＢＬ）の延びる方向の射影像は、ゲート電極６１（ワード線ＷＬ）の延びる方向の射影像と直交しており、また、センス線ＳＬ（第１配線４１）の延びる方向の射影像と平行である。但し、図２では、図面の簡素化のために、ゲート電極６１、第１配線４１、第２配線４２の延びる方向は、これらとは異なっている。また、図５において、第２配線４２（ビット線ＢＬ）及び第１配線４１（センス線ＳＬ）は図５の紙面上方において第２の方向に延びているし、ワード線ＷＬは図５の紙面内において第２の方向に延びているし、素子分離用トランジスタＴＲ’のゲート電極の延在部も第２の方向に延びている。素子分離用トランジスタＴＲ’のゲート電極に適切な電圧を印加することで、素子分離用トランジスタＴＲ’を常に非導通状態とする。
　以下、実施例１の不揮発性メモリセルアレイの製造方法を説明する。
　　［工程－１００］
　先ず、基部に第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタを形成した後、全面に層間絶縁層を形成する。具体的には、周知の方法に基づき、基部に相当するシリコン半導体基板６０に、ゲート絶縁層６２、ゲート電極６１、ソース／ドレイン領域６４Ａ，６４Ｂから成る選択用トランジスタＴＲ（第１選択用トランジスタＴＲ1及び第２選択用トランジスタＴＲ2）を形成する。ソース／ドレイン領域６４Ａとソース／ドレイン領域６４Ｂの間に位置するシリコン半導体基板６０の部分がチャネル形成領域６３に相当する。また、メモリセルとメモリセルとの間に、選択用トランジスタＴＲと同じ構造を有する素子分離用トランジスタＴＲ’を形成する。次いで、全面に層間絶縁層６７を形成し、他方のソース／ドレイン領域６４Ｂの上方の層間絶縁層６７の部分に接続孔６５を形成し、更には、層間絶縁層６７上にセンス線ＳＬ（第１配線４１）を形成する。また、一方のソース／ドレイン領域６４Ａの上方の層間絶縁層６７の部分にコンタクトホール６６を形成する。必要に応じて、層間絶縁層６７の上にコンタクトホール６６と接するパッド部を設けてもよい。
　　［工程－１１０］
　その後、層間絶縁層６７上に、第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタＴＲ1及び第２選択用トランジスタＴＲ2と電気的に接続された、不揮発性メモリ素子を形成するための積層膜を形成した後、積層膜をパターニング（具体的には、エッチング）して第１メモリ素子１１及び第２メモリ素子１２を形成する。具体的には、層間絶縁層６７の全面の上に、下地層３４、積層構造体３０及びキャップ層３５を連続成膜し、次いで、キャップ層３５、積層構造体３０及び下地層３４を、反応性イオンエッチング法（ＲＩＥ法）やイオンミリング法（イオンビームエッチング法）に基づきパターニングする。下地層３４はコンタクトホール６６と接している。酸化マグネシウム（ＭｇＯ）から成る中間層３２は、ＲＦマグネトロンスパッタ法に基づきＭｇＯ層の成膜を行うことで形成した。また、その他の層はＤＣマグネトロンスパッタ法に基づき成膜を行った。
　　［工程－１２０］
　次に、全面に絶縁材料層５１を形成し、絶縁材料層５１に平坦化処理を施すことで、絶縁材料層５１の頂面をキャップ層３５の頂面と同じレベルとする。その後、絶縁材料層５１上に、キャップ層３５と接するビット線ＢＬ（第２配線４２）を形成する。こうして、図２に示した構造のメモリセル（具体的には、スピン注入型磁気抵抗効果素子）を得ることができる。
　以上のとおり、実施例１におけるメモリセルの製造には一般のＭＯＳ製造プロセスを適用することができ、汎用メモリとして適用することが可能である。
　２値の情報を記憶する抵抗変化型の不揮発性メモリ素子の場合、不揮発性メモリ素子は、高抵抗状態（ＨＲＳ：High Resistance State）及び低抵抗状態（ＬＲＳ：Low Resistance State）の２つの状態をとる、所謂可変抵抗素子の一種であり、それぞれの状態が例えば「１」及び「０」に対応付けられる。そして、一般に、抵抗変化型の不揮発性メモリ素子の０／１状態は、その抵抗値が、リファレンス抵抗値とも呼ばれる比較用の基準抵抗値と比較して高いか低いかによって判定され、この比較判定を行うためのセンスアンプが設けられている。リファレンス抵抗値は、屡々、ＨＲＳ又はＬＲＳが予め書き込まれた複数のメモリ素子（これらは「リファレンス素子」と呼ばれる）に基づき合成される。即ち、ＨＲＳにおける抵抗値とＬＲＳにおける抵抗値の平均値として生成される。実施例１、あるいは、後述する実施例２～実施例４の不揮発性メモリセルアレイにあっては、データの読出し時、センス線ＳＬに現れる電圧とリファレンス電圧とを比較し、電圧の高低でデータ「１」が記憶されているか、「０」が記憶されているかを判別する。
　ところで、情報は、一軸異方性を有する記憶層３３の磁化方向の向きによって規定される。情報の書込みは、積層構造体３０の積層方向に磁化反転電流（スピン偏極電流）を流し、スピントルク磁化反転を生じさせることによって行われる。以下、スピン注入磁化反転を適用したスピン注入型磁気抵抗効果素子の概念図である図６Ａを参照して、スピントルク磁化反転について簡単に説明する。電子は２種類のスピン角運動量を有する。仮にこれを上向き、下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。
　強磁性材料から成る記憶層３３と参照層３１Ｃとは、互いの磁気モーメントの向きが反平行状態にあると仮定する。この状態では、情報「１」が記憶層３３に記憶されている。記憶層３３に記憶されている情報「１」を「０」に書き換えるとする。この場合、図６Ａの右手側の概念図に示す状態から、記憶層３３から磁化固定層３１へと磁化反転電流（スピン偏極電流）を流す。即ち、磁化固定層３１から記憶層３３に向かって電子を流す。参照層３１Ｃを通過した電子には、スピン偏極、即ち、上向きと下向きの数に差が生じる。中間層３２の厚さが十分に薄く、このスピン偏極が緩和して通常の非磁性体における非偏極状態（上向きと下向きが同数の状態）になる前に、記憶層３３に達すると、スピン偏極度の符号が逆になっていることにより、系全体のエネルギーを下げるために、一部の電子は、反転、即ち、スピン角運動量の向きを変えさせられる。このとき、系の全角運動量は保存されなければならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が、記憶層３３における磁気モーメントに与えられる。電流、即ち、単位時間に積層構造体３０を通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために、記憶層３３における磁気モーメントに発生する角運動量変化も小さいが、電流が増えると、多くの角運動量変化を単位時間内に記憶層３３に与えることができる。角運動量の時間変化はトルクであり、トルクが或る閾値を超えると記憶層３３の磁気モーメントは反転を開始し、その一軸異方性により１８０度回転したところで安定となる。即ち、反平行状態から平行状態への反転が起こり、情報「０」が記憶層３３に記憶される（図６Ａの左手側の概念図を参照）。
　次に、記憶層３３に記憶されている情報「０」を「１」に書き換えるとする。この場合、図６Ａの左手側の概念図に示す状態から、磁化反転電流を逆に磁化固定層３１から記憶層３３へと流す。即ち、記憶層３３から磁化固定層３１に向かって電子を流す。参照層３１Ｃに達した下向きのスピンを有する電子は、磁化固定層３１を通過する。一方、上向きのスピンを有する電子は、参照層３１Ｃで反射される。そして、係る電子が記憶層３３に進入すると、記憶層３３にトルクを与え、記憶層３３は反平行状態へと反転する（図６Ａの右手側の概念図を参照）。但し、この際、反転を生じさせるのに必要な電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。平行状態から反平行状態への反転は直感的な理解が困難であるが、参照層３１Ｃの磁化方向が固定されているために反転できず、系全体の角運動量を保存するために記憶層３３が反転すると考えてもよい。このように、０／１の情報の記憶は、磁化固定層３１から記憶層３３の方向又はその逆向きに、それぞれの極性に対応する或る閾値以上の磁化反転電流（スピン偏極電流）を流すことによって行われる。
　実施例１の不揮発性メモリセルアレイにおいて、大きさが大きい第１メモリ素子は、熱的安定性に優れ、長期間、データの記憶・保持が可能である。一方、大きさが小さい第２メモリ素子は、磁化反転電流を流す時間を短くできることから第１メモリ素子よりも高速でのデータ書込みが可能であるし、低電流でのデータ書込みが可能である。そして、複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、第２の方向に沿って第１メモリ素子と第２メモリ素子とは隣接して配置されているので、第２の方向に沿って第１メモリ素子と第２メモリ素子との間の間隔（形成ピッチ）を狭めても、第２の方向に沿って第１メモリ素子と第１メモリ素子とが配列されている場合と比較して、パターニング時の積層膜の残渣の再堆積に起因して隣接する不揮発性メモリ素子の間で短絡が発生する虞がないし、パターニングすべき積層膜の下方に位置する不揮発性メモリセルアレイの構成要素、例えば、配線や選択用トランジスタに損傷が生じる虞もない。しかも、１回の加工で第１メモリ素子及び第２メモリ素子を設けることができるので、不揮発性メモリ素子アレイの製造コストの低減を図ることができる。
　実施例１の不揮発性メモリセルアレイにあっては、第２の方向に沿って、第１メモリ素子１１と第２メモリ素子１２とは隣接して配置されているが、実施例１の不揮発性メモリセルアレイの変形例－１における第１メモリ素子及び第２メモリ素子の配置状態を模式的に図７に示すように、第２の方向に沿って、第１メモリ素子１１と第１メモリ素子１１との間にＮ個（但し、Ｎ≧２）の第２メモリ素子１２が設けられていてもよい。即ち、第１メモリ素子１１の数よりも第２メモリ素子１２の数が多くてもよい。但し、第２の方向に沿って配列された第２メモリ素子１２と第２メモリ素子１２の形成ピッチＰ2-22は、適切な形成ピッチとする必要がある。
　実施例１の半導体装置の変形例における周辺回路の模式的な一部断面図を図８Ａ及び図８Ｂに示す。この半導体装置の変形例は周辺回路を更に備えており、周辺回路の上方には、第１メモリ素子１１及び第２メモリ素子１２を構成する積層構造体３０と同じ構成を有するダミー積層構造体３０’が形成されている。周辺回路は、例えばセンスアンプや選択用トランジスタを駆動するためのドライバから成り、トランジスタＴＲ”を備えている。このトランジスタＴＲ”は、ゲート電極７１、ゲート絶縁層７２、チャネル形成領域７３及びソース／ドレイン領域７４Ａ，７４Ｂを備えている。そして、図８Ａに示すように、周辺回路を構成するトランジスタＴＲ”のゲート電極７１の上方には、ダミー積層構造体３０’が形成されている。ダミー積層構造体３０’は積層構造体３０と同じ構成、構造を有し、層間絶縁層６７上に形成されている。ダミー積層構造体３０’は積層構造体３０の形成と同時に形成することができる。基部（シリコン半導体基板６０）へのダミー積層構造体３０’の正射影像内に、周辺回路を構成するトランジスタＴＲ”のゲート電極７１の正射影像が含まれている。あるいは又、図８Ｂに示すように、周辺回路を構成するトランジスタＴＲ”を広く覆うように、ダミー積層構造体３０’は層間絶縁層６７上に形成されていてもよい。図示しないが、周辺回路を構成する配線の上方にダミー積層構造体３０’が形成されていてもよい。尚、図示した例では、ダミー積層構造体３０’の下側に下地層３４が形成されており、上側にキャップ層３５が形成されているが、下地層３４及びキャップ層３５は、本質的には不要である。
　実施例２は、実施例１の変形であり、第１－Ｂの態様における不揮発性メモリセルアレイに関する。実施例２の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に図９に示し、実施例２の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に図１０の（Ａ）に示し、実施例２の不揮発性メモリセルアレイの模式的な一部断面図を図１０の（Ｂ）及び（Ｃ）に示し、実施例２の不揮発性メモリセルアレイの等価回路図を図１１に示す。尚、図１０の（Ｂ）及び（Ｃ）は、図１０の（Ａ）の矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。
　実施例２の不揮発性メモリセルアレイにおいて、第１メモリ素子１１と第２メモリ素子１２とは、第２の方向に沿って交互に配列されているだけでなく、第１の方向に沿っても交互に配列されている。そして、第１メモリ素子１１の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足するし、第１の方向に沿った第１メモリ素子１１と第２メモリ素子１２の形成ピッチをＰ1-12’とし、第２の方向に沿った第１メモリ素子１１と第２メモリ素子１２の形成ピッチをＰ2-12’としたとき、
２≦Ｐ1-12’／Ｒ1≦２０
１≦Ｐ2-12’／Ｒ1≦１０
を満足する。具体的には、実施例２にあっては、
Ｒ1 　　　＝６０ｎｍ
Ｒ2 　　　＝４０ｎｍ
Ｐ2-12’　＝９０ｎｍ
Ｐ1-12’　＝９０ｎｍ
Ｓ1／Ｓ2＝２．２５
とした。
　以上の点を除き、実施例２の不揮発性メモリセルアレイの構成、構造は、実施例１の不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例３は、本開示の第２の態様に係る半導体装置を構成する不揮発性メモリセルアレイに関する。実施例３の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に図１２の（Ａ）に示し、実施例３の不揮発性メモリセルアレイの模式的な一部断面図を図１２の（Ｂ）及び（Ｃ）に示し、実施例３の不揮発性メモリセルアレイの等価回路図を図１３に示す。また、選択用トランジスタを含む実施例３の第１メモリ素子の模式的な一部断面図を図１４に示し、第２メモリ素子の模式的な一部断面図を図１５に示す。尚、図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）の矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。
　実施例３の半導体装置において、
　複数の第１メモリ素子２１及び第２メモリ素子２２は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されており、
　第１メモリ素子２１は、第１層間絶縁層６７上に形成されており、
　第２メモリ素子２２は、第１層間絶縁層６７よりも上方に位置する第２層間絶縁層６８上に形成されており、
　第１メモリ素子２１と第２メモリ素子２２とは、第２メモリ素子２２の第１層間絶縁層６７への正射影像と第１メモリ素子２１とが第２の方向に沿って隣接して位置するように、配置されている。
　そして、実施例３の不揮発性メモリセルアレイにおいて、第１メモリセルは、１つの第１メモリ素子２１及び１つの第１選択用トランジスタＴＲ1から構成されており、第２メモリセルは、１つの第２メモリ素子２２及び１つの第２選択用トランジスタＴＲ2から構成されている。即ち、実施例３の不揮発性メモリセルアレイを構成するメモリセルは、所謂、「１Ｔ－１Ｒ」タイプのメモリセルである。
　また、実施例３の不揮発性メモリセルアレイにおいて、第２メモリ素子２２の第１層間絶縁層６７への正射影像は、第１メモリ素子２１と重なっていない。
　更には、第２メモリ素子２２の第１層間絶縁層６７への正射影像の大きさは、第１メモリ素子２１の大きさと異なる。また、第１層間絶縁層６７は、第１選択用トランジスタＴＲ1及び第２選択用トランジスタＴＲ2を覆っており、第２層間絶縁層６８は、第１メモリ素子２１及び第１層間絶縁層６７を覆っている。第１メモリ素子２１及び第２メモリ素子２２の大きさとして、限定するものではないが、実施例１の第１メモリ素子１１及び第２メモリ素子１２の大きさを挙げることができる。但し、これに限定するものではなく、第１メモリ素子２１の大きさは、第２メモリ素子２２の大きさよりも小さくてもよいし、同じでもよい。
　実施例３～実施例５の不揮発性メモリセルアレイにおいて、第１メモリセルは、具体的には、模式的な一部断面図を図１４に示すように、
　半導体基板６０に形成された選択用トランジスタＴＲ1、
　選択用トランジスタＴＲ1を覆う第１層間絶縁層６７、
　選択用トランジスタＴＲ1の一方のソース／ドレイン領域６４Ａの上方の第１層間絶縁層６７の部分に形成されたコンタクトホール６６、
　第１層間絶縁層６７上に形成され、選択用トランジスタＴＲ1の他方のソース／ドレイン領域６４Ｂの上方の第１層間絶縁層６７の部分に形成された接続孔６５を介して選択用トランジスタＴＲ1の他方のソース／ドレイン領域６４Ｂに接続された第１配線４１（センス線ＳＬ）、
　第１層間絶縁層６７上に形成され、コンタクトホール６６と接続された下地層３４、
　下地層３４上に形成された積層構造体３０、
　積層構造体３０上に形成されたキャップ層３５、
　第１層間絶縁層６７上に形成され、下地層３４、積層構造体３０及びキャップ層３５を取り囲む第２層間絶縁層６８、
　第２層間絶縁層６８上に形成された絶縁材料層５１、
　絶縁材料層５１上に形成された第２配線４２（ビット線ＢＬ）、並びに、
　第２配線４２とキャップ層３５を電気的に接続する、第２層間絶縁層６８及び絶縁材料層５１に形成されたコンタクトホール６６”、
を備えている。必要に応じて、第１層間絶縁層６７の部分にコンタクトホール６６と接するパッド部を設けてもよい。
　また、第２メモリセルは、具体的には、模式的な一部断面図を図１５に示すように、
　半導体基板６０に形成された選択用トランジスタＴＲ2、
　選択用トランジスタＴＲ2を覆う第１層間絶縁層６７、
　第１層間絶縁層６７上に形成され、選択用トランジスタＴＲ2の他方のソース／ドレイン領域６４Ｂの上方の第１層間絶縁層６７の部分に形成された接続孔６５を介して選択用トランジスタＴＲ2の他方のソース／ドレイン領域６４Ｂに接続された第１配線４１（センス線ＳＬ）、
　第１層間絶縁層６７上に形成された第２層間絶縁層６８、
　選択用トランジスタＴＲ2の一方のソース／ドレイン領域６４Ａの上方の第１層間絶縁層６７及び第２層間絶縁層６８の部分に形成されたコンタクトホール６６，６６’、
　第２層間絶縁層６８上に形成され、コンタクトホール６６’と接続された下地層３４、
　下地層３４上に形成された積層構造体３０、
　積層構造体３０上に形成されたキャップ層３５、
　第２層間絶縁層６８上に形成され、下地層３４、積層構造体３０及びキャップ層３５を取り囲む絶縁材料層５１、並びに、
　絶縁材料層５１上に形成され、キャップ層３５に接続された第２配線４２（ビット線ＢＬ）、
を備えている。必要に応じて、第１層間絶縁層６７の部分にコンタクトホール６６と接するパッド部を設けてもよいし、第２層間絶縁層６８の上にコンタクトホール６６’と接するパッド部を設けてもよい。
　実施例３の不揮発性メモリセルアレイにおいて、第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように配置されているので、第１メモリ素子が形成された第１層間絶縁層上での第１メモリ素子間の形成ピッチを短くすることができるし、第２メモリ素子が形成された第２層間絶縁層上での第２メモリ素子間の形成ピッチを短くすることができる。即ち、例えば、第１層間絶縁層上に第１メモリ素子と第２メモリ素子とを交互に形成したと想定し、第１メモリ素子と第２メモリ素子の形成ピッチをＰ’とする。実施例３の不揮発性メモリセルアレイにあっては、第１メモリ素子が形成された第１層間絶縁層上での第１メモリ素子間の形成ピッチは２Ｐ’となるし、第２メモリ素子が形成された第２層間絶縁層上での第２メモリ素子間の形成ピッチも２Ｐ’となる。従って、Ｐ’の値を短くすることができるにも拘わらず、同じ層間絶縁層上に形成されたメモリ素子の間で短絡が発生する虞がない。特に、大きさの大きい不揮発性メモリ素子の第２の方向に沿った形成ピッチを短くしても、第２の方向に沿って隣接する不揮発性メモリ素子（第１メモリ素子と第１メモリ素子、あるいは又、第２メモリ素子と第２メモリ素子）の間で短絡が発生する虞がない。それ故、メモリセルのサイズを容易に縮小化することができるし、狭い形成ピッチを実現することができるし、加工マージンの低下を抑制することができる。
　以上の点を除き、実施例３の不揮発性メモリセルアレイの構成、構造は、実施例１の不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例３の半導体装置の変形例における周辺回路の模式的な一部断面図を図１６及び図１７、並びに、図１８及び図１９に示す。この半導体装置の変形例は周辺回路を更に備えており、周辺回路の上方には、第１メモリ素子２１あるいは第２メモリ素子２２を構成する積層構造体３０と同じ構成を有するダミー積層構造体３０’が形成されている。周辺回路は、例えばセンスアンプや選択用トランジスタを駆動するためのドライバから成り、実施例１において説明したと同様のトランジスタＴＲ”を備えている。そして、図１６に示すように、周辺回路を構成するトランジスタＴＲ”のゲート電極７１の上方には、ダミー積層構造体３０’が形成されている。あるいは又、図１７に示すように、周辺回路を構成するトランジスタＴＲ”のゲート電極７１及び配線７６の上方には、ダミー積層構造体３０’が形成されている。ダミー積層構造体３０’は積層構造体３０と同じ構成、構造を有し、第１層間絶縁層６７あるいは第２層間絶縁層６８の上に形成されている。ダミー積層構造体３０’は、図１４に示した積層構造体３０あるいは図１５に示した積層構造体３０の形成と同時に形成することができる。基部（シリコン半導体基板６０）へのダミー積層構造体３０’の正射影像内に、周辺回路を構成するトランジスタＴＲ”のゲート電極７１の正射影像が含まれている（図１６、参照）。あるいは又、基部（シリコン半導体基板６０）へのダミー積層構造体３０’の正射影像内に、周辺回路を構成するトランジスタＴＲ”のゲート電極７１及び配線７６の正射影像が含まれている（図１７参照）。あるいは又、図１８に示すように、周辺回路を構成するトランジスタＴＲ”を広く覆うように、ダミー積層構造体３０’は第１層間絶縁層６７上に形成されていてもよいし、図１９に示すように、周辺回路を構成するトランジスタＴＲ”及び配線７６を広く覆うように、ダミー積層構造体３０’は第２層間絶縁層６８上に形成されていてもよい。尚、参照番号７５は接続孔を示す。図示した例では、ダミー積層構造体３０’の下側に下地層３４が形成されており、上側にキャップ層３５が形成されているが、下地層３４及びキャップ層３５は、本質的には不要である。
　実施例４は、実施例３の変形である。実施例４の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態を模式的に示す図を図２０の（Ａ）に示し、実施例４の不揮発性メモリセルアレイの模式的な一部断面図を図２０の（Ｂ）及び（Ｃ）に示し、実施例４の不揮発性メモリセルアレイの等価回路図を図２１に示す。尚、図２０の（Ｂ）及び（Ｃ）は、図２０の（Ａ）の矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。図２１において、１つのメモリセルを二点鎖線で囲み、別の１つのメモリセルを三点鎖線で囲んだ。
　実施例４の不揮発性メモリセルアレイにおいて、第１メモリセルは、１つの第１メモリ素子２１及び２つの第１選択用トランジスタＴＲ21から構成されており（二点鎖線で囲まれたメモリセルを参照）、第２メモリセルは、１つの第２メモリ素子２２及び２つの第２選択用トランジスタＴＲ22から構成されている（三点鎖線で囲まれたメモリセルを参照）。即ち、実施例４の不揮発性メモリセルアレイを構成するメモリセルは、所謂、「２Ｔ－１Ｒ」タイプのメモリセルであり、このような「２Ｔ－１Ｒ」タイプのメモリセルに適用することもできる。
　以上の点を除き、実施例４の不揮発性メモリセルアレイの構成、構造は、実施例１、実施例３の不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例５も、実施例３の変形である。実施例５の不揮発性メモリセルアレイの等価回路図を図２２に示す。尚、実施例５の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態、不揮発性メモリセルアレイの模式的な一部断面図は、実施例３の不揮発性メモリセルアレイにおける第１メモリ素子及び第２メモリ素子の配置状態（図１２の（Ａ）参照）、実施例３の不揮発性メモリセルアレイの模式的な一部断面図（図１２の（Ｂ）及び（Ｃ）参照）と同様とすることができる。図２２において、対となって動作する第１メモリセルを一点鎖線で囲み、対となって動作する第２メモリセルを二点鎖線で囲んだ。
　実施例５の不揮発性メモリセルアレイにおいて、第１メモリセルは、２つの第１メモリ素子２１及び２つの第１選択用トランジスタＴＲ1A，ＴＲ1B，ＴＲ1a，ＴＲ1bから構成されており、第２メモリセルは、２つの第２メモリ素子２２及び２つの第２選択用トランジスタＴＲ2A，ＴＲ2B，ＴＲ2a，ＴＲ2bから構成されている。即ち、実施例５の不揮発性メモリセルアレイを構成するメモリセルは、所謂、「２Ｔ－２Ｒ」タイプのメモリセルである。このような「２Ｔ－２Ｒ」タイプのメモリセルとし、２つのメモリセル（２ビット）で１つのデータを記憶することで、データ読出しの高速化を図ることができる。尚、対となったメモリセルの一方はビット線ＢＬに接続され、他方はビット線ＸＢＬに接続されている。
　以上の点を除き、実施例５の不揮発性メモリセルアレイの構成、構造は、実施例１、実施例３の不揮発性メモリセルアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例６は、実施例１～実施例５において説明した不揮発性メモリセルアレイを備えた電子デバイス、具体的には、磁気ヘッドに関する。磁気ヘッドは、例えば、ハードディスクドライブ、集積回路チップ、パーソナルコンピュータ、携帯端末、携帯電話、磁気センサ機器をはじめとする各種電子機器、電気機器等に適用することが可能である。
　一例として図２３Ａ、図２３Ｂに、実施例１～実施例５において説明した不揮発性メモリセルアレイから成る磁気抵抗部１０１を複合型磁気ヘッド１００に適用した例を示す。尚、図２３Ａは、複合型磁気ヘッド１００について、その内部構造が分かるように一部を切り欠いて示した模式的な斜視図であり、図２３Ｂは複合型磁気ヘッド１００の模式的断面図である。
　複合型磁気ヘッド１００は、ハードディスク装置等に用いられる磁気ヘッドであり、基板１２２上に、実施例１～実施例５において説明した不揮発性メモリセルアレイを備えた磁気抵抗効果型磁気ヘッドが形成されており、この磁気抵抗効果型磁気ヘッド上に、更に、インダクティブ型磁気ヘッドが積層形成されている。ここで、磁気抵抗効果型磁気ヘッドは、再生用ヘッドとして動作し、インダクティブ型磁気ヘッドは、記録用ヘッドとして動作する。即ち、この複合型磁気ヘッド１００にあっては、再生用ヘッドと記録用ヘッドとが複合されている。
　複合型磁気ヘッド１００に搭載されている磁気抵抗効果型磁気ヘッドは、所謂シールド型ＭＲヘッドであり、基板１２２上に絶縁層１２３を介して形成された第１の磁気シールド層１２５と、第１の磁気シールド層１２５上に絶縁層１２３を介して形成された磁気抵抗部１０１と、磁気抵抗部１０１上に絶縁層１２３を介して形成された第２の磁気シールド層１２７とを備えている。絶縁層１２３は、Ａｌ2Ｏ3やＳｉＯ2等の絶縁材料から成る。第１の磁気シールド層１２５は、磁気抵抗部１０１の下層側を磁気的にシールドするためのものであり、Ｎｉ－Ｆｅ等の軟磁性材料から成る。第１の磁気シールド層１２５上に、絶縁層１２３を介して磁気抵抗部１０１が形成されている。磁気抵抗部１０１は、磁気抵抗効果型磁気ヘッドにおいて、磁気記録媒体からの磁気信号を検出する感磁素子として機能する。磁気抵抗部１０１の形状は略矩形状であり、一側面が磁気記録媒体への対向面として露呈している。そして、磁気抵抗部１０１の両端にはバイアス層１２８，１２９が配されている。また、バイアス層１２８，１２９に接続された接続端子１３０，１３１が形成されている。接続端子１３０，１３１を介して磁気抵抗部１０１にセンス電流が供給される。バイアス層１２８，１２９の上部には、絶縁層１２３を介して第２の磁気シールド層１２７が設けられている。
　磁気抵抗効果型磁気ヘッドの上に積層形成されたインダクティブ型磁気ヘッドは、第２の磁気シールド層１２７及び上層コア１３２によって構成される磁気コアと、磁気コアを巻回するように形成された薄膜コイル１３３とを備えている。上層コア１３２は、第２の磁気シールド層１２７と共に閉磁路を形成しており、インダクティブ型磁気ヘッドの磁気コアとなるものであり、Ｎｉ－Ｆｅ等の軟磁性材料から成る。ここで、第２の磁気シールド層１２７及び上層コア１３２は、これらの前端部が磁気記録媒体への対向面として露呈しており、且つ、これらの後端部において第２の磁気シールド層１２７及び上層コア１３２が互いに接するように形成されている。ここで、第２の磁気シールド層１２７及び上層コア１３２の前端部は、磁気記録媒体の対向面において、第２の磁気シールド層１２７及び上層コア１３２が所定の間隙ｇをもって離間するように形成されている。即ち、複合型磁気ヘッド１００において、第２の磁気シールド層１２７は、磁気抵抗部１０１の上層側を磁気的にシールドするだけでなく、インダクティブ型磁気ヘッドの磁気コアも兼ねており、第２の磁気シールド層１２７と上層コア１３２によってインダクティブ型磁気ヘッドの磁気コアが構成されている。そして間隙ｇが、インダクティブ型磁気ヘッドの記録用磁気ギャップとなる。
　また、第２の磁気シールド層１２７上には、絶縁層１２３に埋設された薄膜コイル１３３が形成されている。薄膜コイル１３３は、第２の磁気シールド層１２７及び上層コア１３２から成る磁気コアを巻回するように形成されている。図示していないが、薄膜コイル１３３の両端部は、外部に露呈しており、薄膜コイル１３３の両端に形成された端子が、インダクティブ型磁気ヘッドの外部接続用端子となる。即ち、磁気記録媒体への磁気信号の記録時、これらの外部接続用端子から薄膜コイル１３３に記録電流が供給される。
　以上のような複合型磁気ヘッド１００は、再生用ヘッドとして磁気抵抗効果型磁気ヘッドを搭載しているが、磁気抵抗効果型磁気ヘッドは、磁気記録媒体からの磁気信号を検出する感磁素子として、実施例１～実施例５において説明した磁気抵抗部１０１を備えている。そして、磁気抵抗部１０１は、上述したように非常に優れた特性を示すので、この磁気抵抗効果型磁気ヘッドは、磁気記録の更なる高記録密度化に対応することができる。
　以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した第１メモリセルと第２メモリセルの配置状態、不揮発性メモリ素子を構成する各種の積層構造、使用した材料等は例示であり、適宜、変更することができる。
　図２４Ａに不揮発性メモリ素子の変形例の概念図を示すように、各実施例においては、記憶層３３が積層構造体３０の最上層に位置する構造を有するスピン注入型磁気抵抗効果素子を説明したが、積層構造体３０における各層の積層順序を逆とし、積層構造体３０において記憶層３３が最下層に位置する構造を有するスピン注入型磁気抵抗効果素子とすることもできる。あるいは又、図２４Ｂに不揮発性メモリ素子の変形例の概念図を示すように、積層フェリ構造は、更に、積層フェリ構造を構成する一方の磁性材料層（参照層）３１Ｃと積層構造体３０との間に、バナジウム、クロム、ニオブ、モリブデン、タンタル、タングステン、ハフニウム、ジルコニウム、チタン及びルテニウムから成る群から選択された少なくとも１種類の元素を含む非磁性材料層３１Ｄを有していてもよい。
　また、絶縁材料層５１は磁性を有する形態とすることもでき、この場合、絶縁材料層５１を、例えば、酸化鉄（ＦｅＯX）から構成すればよい。
　実施例１～実施例２においては、不揮発性メモリセルアレイを第１メモリセルと第２メモリセルの２種類から構成したが、加えて、第３メモリセル、第４メモリセル・・・と３種類以上のメモリセルから構成することもできる。そして、この場合、最も大きさの大きい不揮発性メモリ素子を第１メモリ素子とし、次に大きさの大きい不揮発性メモリ素子を第２メモリ素子として、第２の方向に沿って、第１メモリ素子と第２メモリ素子とを隣接して配置すればよい。云い換えれば、第２の方向に沿って、第１メモリ素子と第１メモリ素子とが隣接しないように配置すればよい。
　また、本開示の半導体装置を構成する不揮発性メモリセルアレイを、ロジック回路（例えば、デジタルフリップフロップ回路）のラッチ回路（図２５Ａ、図２５Ｂ、図２５Ｃ及び図２５Ｄを参照）として用いることができる。一例として、図２５Ａに、制御線ＣＴＲＬに接続された本開示における不揮発性メモリセルアレイを構成する不揮発性メモリ素子（図２５Ａでは『ＭＴＪ』で表す）を組み込んだ等価回路図を示す。
　実施例においては、シリコン半導体基板から基部を構成したが、基部を、代替的に、ＳＯＩ基板（具体的には、ＳＯＩ基板等を構成するシリコン層）から構成することもできる。あるいは又、シリコン層の代わりに、基部をＩｎＧａＡｓ層やＧｅ層から構成し、ＩｎＧａＡｓ層やＧｅ層に選択用トランジスタＴＲを形成することもできる。
　実施例においては、専ら、磁気抵抗効果素子、具体的には、垂直磁化方式のスピン注入型磁気抵抗効果素子を例にとり説明を行ったが、不揮発性メモリ素子は、これに限定されず、抵抗変化型の不揮発性メモリ素子であれば、如何なる不揮発性メモリ素子にも適用することができる。即ち、
（ａ）金属を含むイオン伝導体から成る抵抗変化層を有している不揮発性メモリ素子
（ｂ）高抵抗層とイオン源層（イオン供給源層）の積層構造から成る抵抗変化層を有している不揮発性メモリ素子
（ｃ）カルコゲナイド系材料から成る抵抗変化層を有している不揮発性メモリ素子
（ｄ）電界誘起巨大抵抗変化効果（ＣＥＲ効果：Colossal Electro-Resistance 効果）を有する材料から成る抵抗変化層を有している不揮発性メモリ素子
（ｅ）巨大磁気抵抗変化効果（ＣＭＲ効果：Colossal Magneto-Resistance 効果）を有する材料から成る抵抗変化層を有している不揮発性メモリ素子
とすることができるし、また、
（ｆ）抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して不揮発性メモリ素子として動作させる相変化型の不揮発性メモリ素子（ＰＲＡＭ）や、ＰＭＣ（Programmable metallization Cell）
（ｇ）金属酸化物を２つの電極で挟み、電極にパルス電圧を印加するＲｅＲＡＭ（Resistance Random Access Memory）
（ｈ）電極間に電極間物質層が設けられ、電極間への電圧の印加状態に依って電極反応阻害層となり得る酸化還元反応活性物質を含み、電極間への電圧の印加状態に応じて、電極と電極間物質層との間の界面領域に沿って電極反応阻害層が形成され、若しくは、消滅され、又は、電極反応阻害層の面積が増減される不揮発性メモリ素子
を挙げることができ、本開示における不揮発性メモリセルアレイを構成する不揮発性メモリ素子として、これらの不揮発性メモリ素子を適用することができる。
　抵抗変化層を金属を含むイオン伝導体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜）から構成することができる。尚、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造を採用してもよいし、あるいは又、これらの薄膜の全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることもできる。あるいは又、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅＧｄから成るアモルファス薄膜）から構成することができる。
　抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、具体的には、イオン源層は、陽イオン化可能な元素として少なくとも１種類の金属元素を含み、更に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。ここで、イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。
　金属カルコゲナイド層を構成する金属元素は、書込み動作時に電極上で還元されて金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、銅（Ｃｕ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）や、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種類あるいは２種類以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。
　イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌ、ＣｕＴｅを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｒＩＡｌ等を挙げることができる。
　あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。
　尚、イオン源層には、抵抗変化層を形成する際の高温熱処理時の膜剥がれを抑制するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、例えば、イオン源層にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層中のシリコン（Ｓｉ）の含有量は１０～４５原子％程度の範囲内であることが好ましい。
　高抵抗層は、不揮発性メモリ素子に所定の電圧を印加したとき、陽イオン化可能な元素として少なくとも１種類の金属元素が高抵抗層に拡散することでその抵抗値が低くなる。そして、高抵抗層は、電気伝導におけるバリアとしての機能を有し、初期化状態又は消去状態において電極と導電材料層（あるいは配線）との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、前述したように、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層はアルミニウム酸化物（ＡｌＯX）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報等を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）等を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。尚、高抵抗層は、単層構成だけでなく、多層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が高抵抗層側電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。あるいは又、高抵抗層として、ＳｉＮ、ＳｉＯ2、Ｇｄ2Ｏ3を挙げることもできるし、フッ素を含む材料（例えば、ＭｇＦ2、ＡｌＦ3、ＣａＦ2、ＬｉＦ）を挙げることもできる。
　ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。
　電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ａｕ（金）、Ｐｔ（白金）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタン・タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種類を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。導電材料層（あるいは配線）は、電極と同様の導電材料を含む公知の導電材料を用いることができる。あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。電極、導電材料層（あるいは配線）は、例えば、スパッタリング法に例示されるＰＶＤ法、ＣＶＤ法にて形成することができる。
　情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、イオン源層に含まれた金属元素がイオン化して高抵抗層中に拡散し、電極上で電子と結合して析出し、あるいは又、高抵抗層中に留まり不純物準位を形成する。これによって、情報記憶層内に、より具体的には高抵抗層内に、金属元素を含む伝導パスが形成され、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記憶過程のみで情報の記憶（記録）は完結する。一方、情報の複数回の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、電極上に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。
　抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。
　また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）を挙げることもできる。
　また、相変化型の不揮発性メモリ素子の抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して不揮発性メモリ素子として動作させるためには、抵抗変化層をカルコゲナイド系材料から構成する。そして、抵抗変化層に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。
　また、ＲｅＲＡＭは、ペロブスカイト型金属酸化物等の複数の金属元素と酸素から構成された多元系金属酸化物から成り、あるいは又、１種類の金属元素と酸素から構成された２元系金属酸化物から成り、ユニポーラ（ノンポーラ）型、バイポーラ型とすることができるし、フィラメント型（ヒューズ・アンチヒューズ型）、界面型とすることもできる。
　電極間物質層が設けられ、電極反応阻害層が形成・消滅され、又は、面積が増減される不揮発性メモリ素子において、酸化還元反応活性物質層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、酸化タングステン（ＷＯ3）の還元体（ＨxＷＯ3）及びバナジウム（Ｖ）の酸化物から成る群のうちの少なくとも１種類から構成されている。また、電極間物質層は、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）といったカルコゲナイド材料の内の少なくとも１種類と、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）のうちの少なくとも１種類とを含んで成るアモルファス薄膜を母材としている。
　本開示の半導体装置における周辺回路の特徴は、従来のメモリセルを備えた半導体装置に適用することもできる。即ち、この半導体装置は、
　抵抗変化型の不揮発性メモリ素子、及び、
　不揮発性メモリ素子に電気的に接続された選択用トランジスタ、
から構成されたメモリセルの複数が配列されて成る不揮発性メモリセルアレイ、並びに、
　周辺回路、
を備えており、
　周辺回路の上方には、不揮発性メモリ素子を構成する積層構造体と同じ構成を有するダミー積層構造体が形成されている。不揮発性メモリ素子、選択用トランジスタ、メモリセル、周辺回路及びダミー積層構造体は、本開示の半導体装置において説明した不揮発性メモリ素子、選択用トランジスタ、メモリセル、周辺回路及びダミー積層構造体と同様の構成、構造を有する。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《半導体装置・・・第１の態様》
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
の複数が配列されて成り、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
　第１メモリ素子は、第２メモリ素子よりも大きく、
　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている不揮発性メモリセルアレイを備えている半導体装置。
［Ａ０２］複数の第１メモリ素子から成る第１メモリ素子群が、第１の方向に沿って配列されており、
　複数の第２メモリ素子から成る第２メモリ素子群が、第１の方向に沿って配列されており、
　第１メモリ素子群と第２メモリ素子群とは、第２の方向に沿って交互に配列されている［Ａ０１］に記載の半導体装置。
［Ａ０３］第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足する［Ａ０２］に記載の半導体装置。
［Ａ０４］第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12としたとき、
１．１≦Ｐ2-12／Ｒ1≦１０
を満足する［Ａ０３］に記載の半導体装置。
但し、
Ｓ1＝π（Ｒ1／２）2
である。
［Ａ０５］第１の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチをＰ1-12としたとき、
２≦Ｐ1-12／Ｒ1≦２０
を満足する［Ａ０４］に記載の半導体装置。
［Ａ０６］第１メモリ素子と第２メモリ素子とは、第１の方向に沿って交互に配列されている［Ａ０１］に記載の半導体装置。
［Ａ０７］第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
１＜Ｓ1／Ｓ2≦１０
を満足する［Ａ０６］に記載の半導体装置。
［Ａ０８］第１の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ1-12’とし、第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12’としたとき、
２≦Ｐ1-12’／Ｒ1≦２０
１≦Ｐ2-12’／Ｒ1≦１０
を満足する［Ａ０７］に記載の半導体装置。
但し、
Ｓ1＝π（Ｒ1／２）2
である。
［Ａ０９］第１メモリ素子と第２メモリ素子とは熱的安定性が異なる［Ａ０１］乃至［Ａ０８］のいずれか１項に記載の半導体装置。
［Ｂ０１］《半導体装置・・・第２の態様》
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
の複数が配列されて成り、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されており、
　第１メモリ素子は、第１層間絶縁層上に形成されており、
　第２メモリ素子は、第１層間絶縁層よりも上方に位置する第２層間絶縁層上に形成されており、
　第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように、配置されている不揮発性メモリセルアレイを備えている半導体装置。
［Ｂ０２］第２メモリ素子の第１層間絶縁層への正射影像は、第１メモリ素子と重なっていない［Ｂ０１］に記載の半導体装置。
［Ｂ０３］第２メモリ素子の第１層間絶縁層への正射影像の大きさは、第１メモリ素子の大きさと異なる［Ｂ０１］又は［Ｂ０２］に記載の半導体装置。
［Ｂ０４］第１層間絶縁層は、第１選択用トランジスタ及び第２選択用トランジスタを覆っており、
　第２層間絶縁層は、第１メモリ素子及び第１層間絶縁層を覆っている［Ｂ０１］乃至［Ｂ０３］のいずれか１項に記載の半導体装置。
［Ｃ０１］第１メモリセルは、１つの第１メモリ素子及び１つの第１選択用トランジスタから構成されており、
　第２メモリセルは、１つの第２メモリ素子及び１つの第２選択用トランジスタから構成されている［Ａ０１］乃至［Ｂ０４］のいずれか１項に記載の半導体装置。
［Ｃ０２］第１メモリセルは、１つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
　第２メモリセルは、１つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている［Ａ０１］乃至［Ｂ０４］のいずれか１項に記載の半導体装置。
［Ｃ０３］第１メモリセルは、２つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
　第２メモリセルは、２つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている［Ａ０１］乃至［Ｂ０４］のいずれか１項に記載の半導体装置。
［Ｃ０４］第１の方向に沿って隣接するメモリセルとメモリセルとは、選択用トランジスタと同じ構造を有するトランジスタによって素子分離されている［Ａ０１］乃至［Ｃ０３］のいずれか１項に記載の半導体装置。
［Ｃ０５］第１メモリ素子及び第２メモリセルは垂直磁化方式のスピン注入型磁気抵抗効果素子から成る［Ａ０１］乃至［Ｃ０４］のいずれか１項に記載の半導体装置。
［Ｃ０６］周辺回路を更に備えており、
　周辺回路の上方には、第１メモリ素子又は第２メモリ素子を構成する積層構造体と同じ構成を有するダミー積層構造体が形成されている［Ａ０１］乃至［Ｃ０５］のいずれか１項に記載の半導体装置。
［Ｄ０１］《半導体装置・・・第３の態様》
　抵抗変化型の不揮発性メモリ素子、及び、
　不揮発性メモリ素子に電気的に接続された選択用トランジスタ、
から構成されたメモリセルの複数が配列されて成る不揮発性メモリセルアレイ、並びに、
　周辺回路、
を備えており、
　周辺回路の上方には、不揮発性メモリ素子を構成する積層構造体と同じ構成を有するダミー積層構造体が形成されている半導体装置。
［Ｅ０１］《半導体装置の製造方法》
　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
の複数が配列されて成り、
　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
　第１メモリ素子は、第２メモリ素子よりも大きく、
　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている不揮発性メモリセルアレイを備えている半導体装置の製造方法であって、
　基部に第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタを形成した後、全面に層間絶縁層を形成し、次いで、
　層間絶縁層上に、第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタと電気的に接続された、不揮発性メモリ素子を形成するための積層膜を形成した後、積層膜をパターニングして第１メモリ素子及び第２メモリ素子を形成する、
各工程を少なくとも備えている半導体装置の製造方法。
［Ｆ０１］《電子デバイス》
　［Ａ０１］乃至［Ｄ０１］のいずれか１項に記載の半導体装置を備えている電子デバイス。
［Ｆ０２］《電子デバイス》
　［Ａ０１］乃至［Ｄ０１］のいずれか１項に記載の半導体装置を構成する不揮発性メモリセルアレイを備えている電子デバイス。
１１，２１・・・第１メモリ素子、１２，２２・・・第２メモリ素子、３０・・・積層構造体、３０Ａ・・・積層構造体の第１面、３０Ｂ・・・積層構造体の第２面、３１・・・磁化固定層、３１Ａ・・・固定層、３１Ｂ・・・非磁性層、３１Ｃ・・・参照層、３１Ｄ・・・非磁性材料層、３２・・・中間層、３３・・・記憶層（磁化反転層あるいは自由層）、３４・・・下地層、３５・・・キャップ層、４１・・・第１配線、４２・・・第２配線、５１・・・絶縁材料層、６０・・・基部（半導体基板）、６１・・・ゲート電極、６２・・・ゲート絶縁層、６３・・・チャネル形成領域、６４Ａ，６４Ｂ・・・ソース／ドレイン領域、６５・・・接続孔、６６，６６’，６６”・・・コンタクトホール、６７・・・層間絶縁層、第１層間絶縁層、６８・・・第２層間絶縁層、ＴＲ1，ＴＲ2，ＴＲ1A，ＴＲ1B，ＴＲ1a，ＴＲ1b，ＴＲ2A，ＴＲ2B，ＴＲ2a，ＴＲ2b，ＴＲ21，ＴＲ22・・・選択用トランジスタ、ＴＲ’・・・素子分離用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＳＬ・・・センス線

Claims (20)

  1. 　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
    　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
    の複数が配列されて成り、
    　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
    　第１メモリ素子は、第２メモリ素子よりも大きく、
    　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている不揮発性メモリセルアレイを備えている半導体装置。
  2. 　複数の第１メモリ素子から成る第１メモリ素子群が、第１の方向に沿って配列されており、
    　複数の第２メモリ素子から成る第２メモリ素子群が、第１の方向に沿って配列されており、
    　第１メモリ素子群と第２メモリ素子群とは、第２の方向に沿って交互に配列されている請求項１に記載の半導体装置。
  3. 　第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
    １＜Ｓ1／Ｓ2≦１０
    を満足する請求項２に記載の半導体装置。
  4. 　第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12としたとき、
    １．１≦Ｐ2-12／Ｒ1≦１０
    を満足する請求項３に記載の半導体装置。
    但し、
    Ｓ1＝π（Ｒ1／２）2
    である。
  5. 　第１の方向に沿った第１メモリ素子と第１メモリ素子の形成ピッチをＰ1-12としたとき、
    ２≦Ｐ1-12／Ｒ1≦２０
    を満足する請求項４に記載の半導体装置。
  6. 　第１メモリ素子と第２メモリ素子とは、第１の方向に沿って交互に配列されている請求項１に記載の半導体装置。
  7. 　第１メモリ素子の面積をＳ1、第２メモリ素子の面積をＳ2としたとき、
    １＜Ｓ1／Ｓ2≦１０
    を満足する請求項６に記載の半導体装置。
  8. 　第１の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ1-12’とし、第２の方向に沿った第１メモリ素子と第２メモリ素子の形成ピッチをＰ2-12’としたとき、
    ２≦Ｐ1-12’／Ｒ1≦２０
    １≦Ｐ2-12’／Ｒ1≦１０
    を満足する請求項７に記載の半導体装置。
    但し、
    Ｓ1＝π（Ｒ1／２）2
    である。
  9. 　第１メモリ素子と第２メモリ素子とは熱的安定性が異なる請求項１に記載の半導体装置。
  10. 　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
    　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
    の複数が配列されて成り、
    　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に配列されており、
    　第１メモリ素子は、第１層間絶縁層上に形成されており、
    　第２メモリ素子は、第１層間絶縁層よりも上方に位置する第２層間絶縁層上に形成されており、
    　第１メモリ素子と第２メモリ素子とは、第２メモリ素子の第１層間絶縁層への正射影像と第１メモリ素子とが第２の方向に沿って隣接して位置するように、配置されている不揮発性メモリセルアレイを備えている半導体装置。
  11. 　第２メモリ素子の第１層間絶縁層への正射影像は、第１メモリ素子と重なっていない請求項１０に記載の半導体装置。
  12. 　第２メモリ素子の第１層間絶縁層への正射影像の大きさは、第１メモリ素子の大きさと異なる請求項１０に記載の半導体装置。
  13. 　第１層間絶縁層は、第１選択用トランジスタ及び第２選択用トランジスタを覆っており、
    　第２層間絶縁層は、第１メモリ素子及び第１層間絶縁層を覆っている請求項１０に記載の半導体装置。
  14. 　第１メモリセルは、１つの第１メモリ素子及び１つの第１選択用トランジスタから構成されており、
    　第２メモリセルは、１つの第２メモリ素子及び１つの第２選択用トランジスタから構成されている請求項１又は請求項１０に記載の半導体装置。
  15. 　第１メモリセルは、１つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
    　第２メモリセルは、１つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている請求項１又は請求項１０に記載の半導体装置。
  16. 　第１メモリセルは、２つの第１メモリ素子及び２つの第１選択用トランジスタから構成されており、
    　第２メモリセルは、２つの第２メモリ素子及び２つの第２選択用トランジスタから構成されている請求項１又は請求項１０に記載の半導体装置。
  17. 　第１の方向に沿って隣接するメモリセルとメモリセルとは、選択用トランジスタと同じ構造を有するトランジスタによって素子分離されている請求項１又は請求項１０に記載の半導体装置。
  18. 　第１メモリ素子及び第２メモリセルは垂直磁化方式のスピン注入型磁気抵抗効果素子から成る請求項１又は請求項１０に記載の半導体装置。
  19. 　周辺回路を更に備えており、
    　周辺回路の上方には、第１メモリ素子又は第２メモリ素子を構成する積層構造体と同じ構成を有するダミー積層構造体が形成されている請求項１又は請求項１０に記載の半導体装置。
  20. 　抵抗変化型の不揮発性メモリ素子から成る第１メモリ素子、及び、第１メモリ素子に電気的に接続された第１選択用トランジスタから構成された第１メモリセル、並びに、
    　抵抗変化型の不揮発性メモリ素子から成る第２メモリ素子、及び、第２メモリ素子に電気的に接続された第２選択用トランジスタから構成された第２メモリセル、
    の複数が配列されて成り、
    　複数の第１メモリ素子及び第２メモリ素子は、第１の方向、及び、第１の方向とは異なる第２の方向に２次元マトリクス状に、且つ、同一の層間絶縁層上に配列されており、
    　第１メモリ素子は、第２メモリ素子よりも大きく、
    　第２の方向に沿って、第１メモリ素子と第２メモリ素子とは隣接して配置されている不揮発性メモリセルアレイを備えている半導体装置の製造方法であって、
    　基部に第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタを形成した後、全面に層間絶縁層を形成し、次いで、
    　層間絶縁層上に、第１メモリセル及び第２メモリセルを構成する第１選択用トランジスタ及び第２選択用トランジスタと電気的に接続された、不揮発性メモリ素子を形成するための積層膜を形成した後、積層膜をパターニングして第１メモリ素子及び第２メモリ素子を形成する、
    各工程を少なくとも備えている半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12035540B2 (en) * 2020-07-23 2024-07-09 Samsung Electronics Co., Ltd. Magnetic memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006713A (ja) * 2002-04-05 2004-01-08 Toshiba Corp 磁気記憶装置及びその製造方法
JP2006210396A (ja) * 2005-01-25 2006-08-10 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2008042090A (ja) * 2006-08-09 2008-02-21 Toshiba Corp 磁気ランダムアクセスメモリ
JP2008065953A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
JP2009004440A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 磁気ランダムアクセスメモリ
WO2010143248A1 (ja) * 2009-06-08 2010-12-16 株式会社日立製作所 トンネル磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012014787A (ja) 2010-06-30 2012-01-19 Sony Corp 記憶装置
TWI544670B (zh) * 2014-03-26 2016-08-01 華邦電子股份有限公司 非揮發性記憶體元件及其製造方法
US10217505B1 (en) 2017-08-31 2019-02-26 Sandisk Technologies Llc Chip with phase change memory and magnetoresistive random access memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006713A (ja) * 2002-04-05 2004-01-08 Toshiba Corp 磁気記憶装置及びその製造方法
JP2006210396A (ja) * 2005-01-25 2006-08-10 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2008042090A (ja) * 2006-08-09 2008-02-21 Toshiba Corp 磁気ランダムアクセスメモリ
JP2008065953A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
JP2009004440A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 磁気ランダムアクセスメモリ
WO2010143248A1 (ja) * 2009-06-08 2010-12-16 株式会社日立製作所 トンネル磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7569884B2 (ja) 2022-05-13 2024-10-18 台湾積體電路製造股▲ふん▼有限公司 異なるタイプのメモリ装置の形成方法

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