TWI544670B - 非揮發性記憶體元件及其製造方法 - Google Patents

非揮發性記憶體元件及其製造方法 Download PDF

Info

Publication number
TWI544670B
TWI544670B TW103111180A TW103111180A TWI544670B TW I544670 B TWI544670 B TW I544670B TW 103111180 A TW103111180 A TW 103111180A TW 103111180 A TW103111180 A TW 103111180A TW I544670 B TWI544670 B TW I544670B
Authority
TW
Taiwan
Prior art keywords
volatile memory
bit line
source
line
coupled
Prior art date
Application number
TW103111180A
Other languages
English (en)
Other versions
TW201537798A (zh
Inventor
廖修漢
沈鼎瀛
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW103111180A priority Critical patent/TWI544670B/zh
Priority to US14/500,492 priority patent/US9812641B2/en
Publication of TW201537798A publication Critical patent/TW201537798A/zh
Application granted granted Critical
Publication of TWI544670B publication Critical patent/TWI544670B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

非揮發性記憶體元件及其製造方法
本發明係有關於一種非揮發性記憶體元件及其製造方法，特別有關於一種電阻式非揮發性記憶體元件及其製造方法。
電阻式非揮發性記憶體(RRAM)因具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、記憶時間長、非破壞性讀取、多狀態記憶、元件製程簡單及可微縮性等優點，所以成為新興非揮發性記憶體的主流。習知的電阻式非揮發性記憶體的基本結構為底電極、電阻轉態層及頂電極構成的一金屬-絕緣體-金屬(metal-insulator-metal,MIM)疊層結構，且電阻式非揮發性記憶體的電阻轉換(resistive switching，RS)阻值特性為元件的重要特性。然而，習知的電阻式非揮發性記憶體陣列會受限於字元線、位元線和源極線的配置而無法進一步提升配線空間。
因此，在此技術領域中，有需要一種電阻式非揮發性記憶體元件及其製造方法，以改善上述缺點。
本發明之一實施例係提供一種非揮發性記憶體元件，上述非揮發性記憶體元件包括一第一非揮發性記憶體單 元，用來儲存二位元資料，包括一第一電晶體和一第二電晶體，設置於一基板上，其中上述第一電晶體和上述第二電晶體共用一源極區，其中上述第一電晶體的一第一閘極和上述第二電晶體的一第二閘極為一字元線的不同部分；一第一電阻轉態元件和一第二電阻轉態元件，分別耦接至上述第一電晶體的一第一汲極區和上述第二電晶體的一第二汲極區；一第一源極線，耦接至上述源極區；一第一位元線，耦接至上述第一電阻轉態元件；一第二位元線，耦接至上述第二電阻轉態元件，其中上述第一源極線、上述第一位元線和上述第二位元線位於一金屬層且互相平行，其中上述字元線分別垂直於上述源極線、上述第一位元線和上述第二位元線。
本發明之另一實施例係提供一種非揮發性記憶體元件的製造方法，上述非揮發性記憶體元件的製造方法，包括提供一基板；於上述基板上沿一第一方向形成一閘極條狀結構，其中上述閘極條狀結構做為一字元線；於上述閘極條狀結構的一第一側形成一第一源極區和一第二源極區，且於閘極條狀結構的一第二側形成一第一對汲極區和一第二對汲極區；於上述基板上形成一第一源極接觸，耦接至上述第一源極區和上述第二源極區；於上述基板上形成一第一至第四底電極接觸插塞，分別耦接至上述第一對汲極區和上述第二對汲極區；於上述第一至第四底電極接觸插塞上形成一第一至第四電阻轉態元件；於上述第一至第四電阻轉態元件上形成一第一頂電極接觸插塞和一第二頂電極接觸插塞，其中上述第一頂電極接觸插塞係耦接至上述第一和第二電阻轉態元件、上述第二頂電極接 觸插塞係耦接至上述第三和第四電阻轉態元件；於上述第一源極接觸形成一源極接觸接觸插塞；於上述第一頂電極接觸插塞和上述第二頂電極接觸插塞上形成一第一位元線和一第二位元線，其中上述第一位元線和上述第二位元線分別耦接至上述第一頂電極接觸插塞和上述第二頂電極接觸插塞；於上述源極接觸接觸插塞上形成一第一源極線，其中上述第一源極線耦接至上述第一源極區，其中上述第一源極線、上述第一位元線和上述第二位元線位於一金屬層且沿一第二方向延伸且互相平行，其中上述字元線分別垂直於上述源極線、上述第一位元線和上述第二位元線。
600‧‧‧非揮發性記憶體元件
500、500-1、500-2‧‧‧非揮發性記憶體單元
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3、T4‧‧‧電晶體
S1、S2‧‧‧源極區
R1‧‧‧第一電阻轉態元件
R2‧‧‧第二電阻轉態元件
R3、R4‧‧‧電阻轉態元件
D1‧‧‧第一汲極區
D2‧‧‧第二汲極區
D3、D4‧‧‧汲極
WL、WL1‧‧‧字元線
SL1‧‧‧第一源極線
SL2‧‧‧第二源極線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
G1‧‧‧第一閘極
G2‧‧‧第二閘極
G3、G4‧‧‧閘極
200‧‧‧基板
201‧‧‧隔絕結構
202‧‧‧表面
202-1‧‧‧第一側
202-2‧‧‧第二側
204‧‧‧第一源極接觸
205-1‧‧‧第一源極區
205-2‧‧‧第二源極區
203-1‧‧‧第一對汲極區
203-2‧‧‧第二對汲極區
203-1A‧‧‧第一汲極區
203-1B‧‧‧第二汲極區
207、208、226‧‧‧介電層
210-1A、210-1B、210-2A、210-2B‧‧‧電阻轉態元件
206-1A、206-1B、206-2A、206-2B‧‧‧底電極接觸插塞
224-1、224-2‧‧‧頂電極接觸插塞
224-3‧‧‧源極接觸插塞
212‧‧‧第一絕緣層
214‧‧‧第二絕緣層
215-1A、215-1B、215-2A、2152B、220-1、220-2‧‧‧開口
216-1A、216-1B、216-2A、216-2B‧‧‧第三絕緣材料圖案
218‧‧‧第四絕緣層
222‧‧‧閘極條狀結構
228-1、228-2、228-3‧‧‧接觸插塞
400‧‧‧第一方向
402‧‧‧第二方向
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧第三電壓
N1、N2、N3‧‧‧節點
第1圖為本發明一實施例之一非揮發性記憶體元件之電路示意圖，其包括複數個非揮發性記憶體單元構成的陣列。
第2圖為本發明一實施例之一非揮發性記憶體元件之立體示意圖。
第3A圖為沿第2圖的A-A’切線的剖面圖，其顯示非揮發性記憶體單元與位元線的電性連接關係。
第3B圖為沿第2圖的B-B’切線的剖面圖，其顯示非揮發性記憶體單元與源極線的電性連接關係。
第4~6圖為本發明一實施例之一非揮發性記憶體元件的製造方法之製程剖面圖，其顯示形成頂電極插塞的雙鑲嵌製程。
第7圖為本發明一實施例之一非揮發性記憶體元件的製造 方法的流程圖。
第8圖為由本發明實施例之非揮發性記憶體單元構成的一電晶體一電阻(1T1R)電阻式非揮發性記憶體(RRAM)陣列。
本發明實施例係提供一種非揮發性記憶裝置，例如為一電阻式非揮發性記憶體(RRAM)裝置，其中電阻式非揮發性記憶體(RRAM)單元用來儲存二位元資料。上述非揮發性記憶裝置係設計使源極線和位元線位於相同金屬層且互相平行，且使字元線位於另一金屬層且分別垂直於上述源極線和上述第二位元線，以增加配線空間。
第1圖為本發明一實施例之一非揮發性記憶體元件600之電路示意圖。在本發明一實施例中，非揮發性記憶體元件600包括複數個非揮發性記憶體單元500構成的陣列。在本實施例中，每一個非揮發性記憶體單元500用來儲存二位元資料，上述非揮發性記憶體單元500包括一第一電晶體T1、一第二電晶體T2、一第一電阻轉態元件R1和一第二電阻轉態元件R2。在本發明一實施例中，第一電晶體T1和第二電晶體T2共用一源極區S1。上述第一電阻轉態元件R1和上述第二電阻轉態元件R2分別耦接至上述第一電晶體T1的一第一汲極區D1和上述第二電晶體T2的一第二汲極區D2。在本發明一實施例中，非揮發性記憶體元件600還包括一字元線WL、一第一源極線SL1、一第一位元線BL1和一第二位元線BL2。如第1圖所示的一實施例中，上述第一電晶體T1的一第一閘極G1和上述第二電 晶體T2的一第二閘極G2分別為上述字元線WL的不同部分至。上述第一位元線BL1係耦接至上述第一電阻轉態元件R1的節點N1，且上述第二位元線BL2係耦接至上述第二電阻轉態元件R2的節點N2。另外，上述第一源極線SL1係耦接至源極區S1的節點N3。在本發明一實施例中，上述第一源極線SL1、上述第一位元線BL1和上述第二位元線BL2係設計位於相同金屬層且互相平行。並且，如第1圖所示，上述字元線WL係設計分別垂直於上述第一源極線SL1、上述第一位元線BL1和上述第二位元線BL2。
第2圖為本發明一實施例之一非揮發性記憶體元件600之立體示意圖。第3A圖為沿第2圖的A-A’切線的剖面圖，其顯示非揮發性記憶體單元與位元線的電性連接關係。第3B圖為沿第2圖的B-B’切線的剖面圖，其顯示非揮發性記憶體單元與源極線的電性連接關係。為了方便顯示非揮發性記憶體單元與位元線和選擇的電性連接關係，第3A、3B圖中的位於基板(基板200)上方的介電層和絕緣層在第2圖不予顯示。
第7圖為本發明一實施例之一非揮發性記憶體元件的製造方法700的流程圖。本實施例係以製造一個非揮發性記憶體單元的製造方法做為實施例，以詳細說明非揮發性記憶體元件的字元線、位元線和源極線的電性連接方式。然而，依照上述方式也可製造多個非揮發性記憶體單元構成的揮發性記憶體陣列。接著，以第2、3A、3B、7圖來說明本發明一實施例之一非揮發性記憶體元件製程的製造方法700。首先，進行步驟702，提供一基板200。在本發明一實施例中，基板200 可為例如矽基板之一半導體基板，且基板200可為N型或P型基板。在本發明一實施例中，基板200中包括複數個隔絕結構201，從基板200的表面202延伸至部分基板200中。在本發明一實施例中，隔絕結構201例如為淺溝槽隔絕物。上述隔絕結構201係用以定義電子元件形成的主動區，並將形成於不同主動區的電子元件彼此電性隔絕。
接著，於基板200上形成例如電晶體的一電子元件，其用以對非揮發性記憶體單元施加操作電壓。進行步驟704，利用薄膜沉積和圖案化製程，於基板200上沿一第一方向400形成一閘極條狀結構222。在本發明一實施例中，閘極條狀結構222包括一閘極氧化層和位於上述閘極氧化層上的一閘極層。在本發明一實施例中，閘極條狀結構222做為上述非揮發性記憶體單元500的字元線(WL)。
接著，進行步驟706，進行離子植入製程，於上述閘極條狀結構222的一第一側202-1(源極側)形成一第一源極區205-1和一第二源極區205-2(第3B圖)，且於上述閘極條狀結構222的一第二側202-2形成一第一對汲極區203-1和一第二對汲極區203-2(第3A圖)。在本發明一實施例中，第一源極區205-1和一第二源極區205-2藉由隔絕結構201彼此隔開。在本發明一實施例中，第一對汲極區203-1和第二對汲極區203-2藉由隔絕結構201彼此隔開，且第一對汲極區203-1包括彼此隔開的一第一汲極區203-1A和一第二汲極區203-1B，且第二對汲極區203-2包括彼此隔開的一第三汲極區203-2A和一第四汲極區203-2B。
接著，進行步驟708，於基板200上形成一第一源極接觸204，耦接至第一源極區205-1和一第二源極區205-2，且於基板200上形成底電極接觸插塞206-1A、206-1B、206-2A、206-2B，分別耦接至第一對汲極區203-1和第二對汲極區203-2。在本發明一實施例中，可利用化學氣相沉積法或電漿增強型化學氣相沉積法之薄膜沉積方式，全面性沉積一介電層207。然後，可利用例如包括微影法和非等向性蝕刻法之一圖案化製程，於介電層207中形成複數個開口，定義出第一源極接觸204和底電極接觸插塞206-1A、206-1B、206-2A、206-2B的形成位置，且第一源極區205-1、第二源極區205-2、第一對汲極區203-1和第二對汲極區203-2會從上述開口中暴露出來。接著，可利用化學氣相沉積法，於開口側壁沉積例如鈦或氮化鈦之阻障層，再於開口中填入例如鎢(W)的導電材料，再進行例如化學機械研磨)法之平坦化製程，以移除介電層207的頂面上方多餘的導電材料，以於上述開口中分別形成第一源極接觸204和底電極接觸插塞206-1A、206-1B、206-2A、206-2B。如第3A、3B圖所示，底電極接觸插塞206-1A、206-1B、206-2A、206-2B分別耦接至第一對汲極區203-1和第二對汲極區203-2。詳細來說，底電極接觸插塞206-1A、206-1B分別耦接至第一對汲極區203-1的第一汲極區203-1A和第二汲極區203-1B，而底電極接觸插塞206-2A、206-2B分別耦接至第二對汲極區203-2的第一汲極區203-2A和第二汲極區203-2B。如第3B圖所示，第一源極接觸204係耦接至第一源極區205-1和一第二源極區205-2兩者。
接著，進行步驟710，分別於底電極接觸插塞206-1A、206-1B、206-2A、206-2B上形成電阻轉態元件210-1A、210-1B、210-2A、210-2B。在本發明一實施例中，上述電阻轉態元件210-1A、210-1B、210-2A、210-2B分別包括一底電極、一電阻轉態層和一頂電極。上述底電極係設置於上述底電極插塞上，且與上述底電極插塞接觸。上述電阻轉態層係設置於上述底電極上。上述頂電極係設置於上述電阻轉態層上。且上述底電極、上述電阻轉態層和上述頂電極係構成一金屬-絕緣體-金屬疊層。在本發明一實施例中，可利用類似於步驟708的方式，於介電層207上形成具有複數個開口的介電層208，且上述開口分別暴露出底電極接觸插塞206-1A、206-1B、206-2A、206-2B，以定義出上述電阻轉態元件210-1A、210-1B、210-2A、210-2B的形成位置。在本發明一實施例中，可利用電子束真空蒸鍍或濺鍍法於上述介電層208的開口中形成上述電阻轉態元件210-1A、210-1B、210-2A、210-2B的底電極。並且，可利用原子層沉積法(ALD)於上述底電極成長形成上述電阻轉態層。另外，可利用電子束蒸鍍法，於上述電阻轉態層上形成上述頂電極。之後，再進行例如化學機械研磨(CMP)法之平坦化製程，以移除介電層208的頂面上方多餘的上述電阻轉態層及頂電極材料，以於上述介電層208的上述開口中形成上述電阻轉態元件210-1A、210-1B、210-2A、210-2B。如第2、3A圖所示，上述電阻轉態元件210-1A、210-1B、210-2A、210-2B分別電性連接(且接觸)底電極接觸插塞206-1A、206-1B、206-2A、206-2B。
接著，進行步驟712，於上述電阻轉態元件 210-1A、210-1B、210-2A、210-2B上形成頂電極接觸插塞224-1和224-2。在本發明一實施例中，上述頂電極接觸插塞224-1係耦接至上述電阻轉態元件210-1A、210-1B兩者。在本發明一實施例中，上述頂電極接觸插塞224-2係耦接至上述電阻轉態元件210-2A、210-2B兩者。
在本發明一實施例中，係利用如第4~6圖所示的雙鑲嵌製程形成上述頂電極接觸插塞224-1和224-2。請參考第4圖，在本發明一實施例中，可利用化學氣相沉積法或電漿增強型化學氣相沉積法之薄膜沉積方式，於上述電阻轉態元件210-1A、210-1B、210-2A、210-2B上依序形成一第一絕緣層212和一第二絕緣層214。在本發明一實施例中，第一絕緣層212和第二絕緣層214為不同的材料。在本實施例中，第一絕緣層212為氧化物層，而第二絕緣層214氮化物層。
接著，請再參考第4圖，於上述閘極條狀結構222的一第二側202-2(汲極側)(第2、4圖)對第二絕緣層214進行一圖案化製程(包括微影製程和後續的非等向性蝕刻製程)，以於第二絕緣層214中形成開口215-1A、215-1B、215-2A、2152B。在本發明一實施例中，上述開口215-1A、215-1B、215-2A、2152B分別位於上述電阻轉態元件210-1A、210-1B、210-2A、210-2B的正上方。然後，可利用原子層沉積法、化學氣相沉積法或電漿增強型化學氣相沉積法之薄膜沉積方式和後續例如化學機械研磨法之平坦化製程，將一第三絕緣材料填入上述開口215-1A、215-1B、215-2A、2152B，以形成第三絕緣材料圖案216-1A、216-1B、216-2A、216-2B。之後，可利用原子層沉積 法、化學氣相沉積法或電漿增強型化學氣相沉積法之薄膜沉積方式於第二絕緣層214上形成一第四絕緣層218。在本發明一實施例中，第一絕緣層212、第三絕緣材料圖案216-1A、216-1B、216-2A、216-2B和第四絕緣層218皆為相同的材料，例如為氧化物。而第二絕緣層214的材料不同於第一絕緣層212、第三絕緣材料圖案216-1A、216-1B、216-2A、216-2B和第四絕緣層218的材料。
接著，請參考第5圖，進行另一道圖案化製程(包括微影製程和後續的非等向性蝕刻製程)，移除位於第三絕緣材料圖案216-1A、216-1B上方的部分第四絕緣層218、第三絕緣材料圖案216-1A、216-1B和位於第三絕緣材料圖案216-1A、216-1B下方的部分第一絕緣層212，直到暴露出上述電阻轉態元件210-1A、210-1B為止。同時，上述圖案化製程也會移除橫向位於第三絕緣材料圖案216-1A、216-1B之間的部分第四絕緣層218。經過上述圖案化製程之後，以於第一絕緣層212、第二絕緣層214和第四絕緣層218中形成開口220-1。由於第二絕緣層214的材料不同於第一絕緣層212、第三絕緣材料圖案216-1A、216-1B和第四絕緣層218的材料，所以第二絕緣層214可做為上述圖案化製程的蝕刻停止層。在本發明一實施例中，開口220-1連通上述開口215-1A、215-1B且暴露出上述電阻轉態元件210-1A、210-1B。類似地，上述圖案化製程之後也會於第一絕緣層212、第二絕緣層214和第四絕緣層218中形成開口220-2。在本發明一實施例中，開口220-2連通上述開口215-2A、215-2B且暴露出上述電阻轉態元件210-2A、210-2B。
接著，請參考第6圖，可利用化學氣相沉積法，於上述開口220-1、220-2側壁沉積例如鈦或氮化鈦之阻障層，再於上述開口220-1、220-2中填入例如鎢的導電材料，再進行例如化學機械研磨法之平坦化製程，以移除第四絕緣層218的頂面上方多餘的導電材料，以於上述開口220-1、220-2中分別形成上述頂電極接觸插塞224-1和224-2。
如第3B圖所示，在本發明一實施例中，上述雙鑲嵌製程也會於第一絕緣層212、第二絕緣層214和第四絕緣層218中形成源極接觸插塞224-3。在本發明一實施例中，源極接觸插塞224-3係電性接觸至第一源極接觸204。
相較於習知的介層孔插塞製程，利用本發明實施例上述雙鑲嵌製程製作的頂電極接觸插塞可以節省一道例如鎢的導電材料的平坦化製程。
接著，如第3A、3B圖所示，可利用類似於步驟708的方式，於第四絕緣層218上形成具有複數個開口(圖未顯示)的介電層226，且上述開口分別暴露出上述頂電極接觸插塞224-1和224-2。然後，可利用化學氣相沉積法，於上述開口側壁沉積例如鈦或氮化鈦之阻障層，再於上述開口中填入例如鎢的導電材料，再進行例如化學機械研磨(CMP)法之平坦化製程，以移除介電層226的頂面上方多餘的導電材料，以於上述開口中分別形成接觸插塞228-1、228-2和228-3。在本發明一實施例中，上述接觸插塞228-1和228-2分別電性連接至上述頂電極接觸插塞224-1和224-2，而上述接觸插塞228-3電性連接至上述源極接觸插塞224-3。
接著，如第3A、3B圖所示，進行步驟714，分別於上述頂電極接觸插塞224-1和224-2上形成一第一位元線BL1和一第二位元線BL2，且於接觸插塞228-3上形成一第一源極線SL1。如第3A、3B圖所示，上述第一位元線BL1和第二位元線BL2分別耦接至上述頂電極接觸插塞224-1和224-2，且上述第一源極線SL1耦接至該第一源極區。在本發明一實施例中，可利用濺鍍法之物理氣相沉積製程，以及後續的圖案化製程，形成第一位元線BL1、第二位元線BL2和第一源極線SL1。在本發明一實施例中，第一位元線BL1、第二位元線BL2和第一源極線SL1係設計位於同一金屬層(例如第一金屬層(M1))且沿第二方向402延伸且互相平行。
請同時參考第2、3A、3B圖，在本發明一實施例中，一個非揮發性記憶體單元500包括兩個電晶體和兩個電阻轉態元件210-1A、210-2A。第一個電晶體(T1)由第一源極區205-1、第一對汲極區203-1的第一汲極區203-1A和於上述第一源極區205-1和第一汲極區203-1A之間的部分閘極條狀結構222(G1)構成。第二個電晶體(T2)由第二源極區205-2、第二對汲極區203-2的第一汲極區203-2A和於上述第二源極區205-2和第一汲極區203-2A之間的部分閘極條狀結構222(G2)構成。在本發明一實施例中，電阻轉態元件210-1A係耦接至第一個電晶體(T1)的第一汲極區203-1A，而電阻轉態元件210-2A係耦接至第二個電晶體(T2)的第一汲極區203-2A。值得注意的是，電阻轉態元件210-1A、210-2A係分別耦接至不同的上述頂電極接觸插塞224-1和224-2。並且，上述頂電極接觸插塞224-1將非揮發性 記憶體單元500的電阻轉態元件210-1A和相鄰一個非揮發性記憶體單元的電阻轉態元件210-1B耦接在一起，而上述頂電極接觸插塞224-2將非揮發性記憶體單元500的電阻轉態元件210-2A和相鄰的另一個非揮發性記憶體單元的電阻轉態元件210-2B耦接在一起。
第8圖所示的非揮發性記憶體元件600為由本發明實施例之非揮發性記憶體單元構成的一電晶體一電阻(1T1R)電阻式非揮發性記憶體(RRAM)陣列，且圖中的兩個相鄰的非揮發性記憶體單元500-1和500-2來說明非揮發性記憶體單元500-1的操作方法。如第8圖所示，非揮發性記憶體單元500-1係藉由字元線WL1、第一位元線BL1、第二位元線BL2和第一源極線SL1控制。相鄰的非揮發性記憶體單元500-2係藉由字元線WL1、第二位元線BL2、第三位元線BL3和第二源極線SL2控制。舉例來說，非揮發性記憶體單元500-2的電晶體T3、T4的閘極G3、G4係耦接至字元線WL1，電晶體T3、T4的共用源極S2係耦接至第二源極線SL2，電晶體T3的汲極D3係耦接至電阻轉態元件R3，而電晶體T4的汲極D4耦接至電阻轉態元件R4。另外，非揮發性記憶體單元500-2的電阻轉態元件R3耦接至第一位元線BL1，而電阻轉態元件R4耦接至第三位元線BL3。在本發明一實施例中，非揮發性記憶體單元500-1的電阻轉態元件R1和非揮發性記憶體單元500-2的電阻轉態元件R3皆經由節點N1耦接至第一位元線BL1。
本發明實施例係提供一種非揮發性記憶裝置，例如為一電阻式非揮發性記憶體(RRAM)裝置。本發明實施例之 非揮發性記憶體單元包括兩個電晶體和分別耦接至上述兩個電晶體的汲極的兩個電阻轉態元件。值得注意的是，位於同一個非揮發性記憶體單元的兩個電阻轉態元件係分別耦接至不同的(兩個)頂電極接觸插塞。並且，每一個上述頂電極接觸插塞將上述非揮發性記憶體單元的一個電阻轉態元件和相鄰一個非揮發性記憶體單元的一個電阻轉態元件耦接在一起在本發明一實施例中，係利用雙鑲嵌製程製作非揮發性記憶體單元的頂電極接觸插塞。另外，上述非揮發性記憶裝置係設計使源極線和位元線位於相同金屬層且互相平行，且使字元線分別垂直於上述源極線和上述第二位元線，以增加配線空間。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500‧‧‧非揮發性記憶體單元
SL1‧‧‧第一源極線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
200‧‧‧基板
202-1‧‧‧第一側
202-2‧‧‧第二側
204‧‧‧第一源極接觸
206-1A、206-1B、206-2A、206-2B‧‧‧底電極接觸插塞
210-1A、210-1B、210-2A、210-2B‧‧‧電阻轉態元件
222‧‧‧閘極條狀結構
224-1、224-2‧‧‧頂電極接觸插塞
228-1、228-2‧‧‧接觸插塞
400‧‧‧第一方向
402‧‧‧第二方向

Claims (11)

  1. 一種非揮發性記憶體元件，包括：一第一非揮發性記憶體單元，用來儲存二位元資料，包括：一第一電晶體和一第二電晶體，設置於一基板上，其中該第一電晶體和該第二電晶體共用一源極區，其中該第一電晶體的一第一閘極和該第二電晶體的一第二閘極為一字元線的不同部分；一第一電阻轉態元件和一第二電阻轉態元件，分別耦接至該第一電晶體的一第一汲極區和該第二電晶體的一第二汲極區；一第一源極線，耦接至該源極區；一第一位元線，耦接至該第一電阻轉態元件；以及一第二位元線，耦接至該第二電阻轉態元件；其中該第一位元線及該第二位元線為兩條不同之位元線，且該第一源極線、該第一位元線和該第二位元線位於一相同之金屬層且互相平行，以及其中該字元線分別垂直於該源極線、該第一位元線和該第二位元線。
  2. 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該第一電阻轉態元件和該第二電阻轉態元件分別包括：一底電極接觸插塞；一底電極，設置於該底電極插塞上，且與該底電極插塞接觸；一電阻轉態層，設置於該底電極上； 一頂電極，設置於該電阻轉態層上；以及一頂電極接觸插塞，設置於該頂電極上，且與該頂電極接觸。
  3. 如申請專利範圍第1項所述之非揮發性記憶體元件，更包括：一第二非揮發性記憶體單元，用來儲存二位元資料，其中該第二非揮發性記憶體單元的一第一電阻轉態元件係耦接至該第一位元線，且其中該第二非揮發性記憶體單元的一第一電晶體和一第二電晶體共用一源極區。
  4. 如申請專利範圍第3項所述之非揮發性記憶體元件，更包括：一第二源極線，耦接至該第二非揮發性記憶體單元的該源極區；以及一第三位元線，耦接至該第二非揮發性記憶體單元的一第二電阻轉態元件；其中該第二源極線、該第一位元線和該第三位元線位於該金屬層且互相平行，以及其中該第二非揮發性記憶體單元的一第一電晶體的一第一閘極和一第二電晶體的一第二閘極為該字元線的其他不同部分，且該字元線分別垂直於該第二源極線和該第三位元線。
  5. 一種非揮發性記憶體元件的製造方法，包括下列步驟：提供一基板；於該基板上沿一第一方向形成一閘極條狀結構，其中該閘 極條狀結構做為一字元線；於該閘極條狀結構的一第一側形成一第一源極區和一第二源極區，且於閘極條狀結構的一第二側形成一第一對汲極區和一第二對汲極區；於該基板上形成一第一源極接觸，耦接至該第一源極區和該第二源極區；於該基板上形成一第一至第四底電極接觸插塞，分別耦接至該第一對汲極區和該第二對汲極區；於該第一至第四底電極接觸插塞上形成一第一至第四電阻轉態元件；於該第一至第四電阻轉態元件上形成一第一頂電極接觸插塞和一第二頂電極接觸插塞，其中該第一頂電極接觸插塞係耦接至該第一和第二電阻轉態元件、該第二頂電極接觸插塞係耦接至該第三和第四電阻轉態元件；於該第一源極接觸上形成一源極接觸插塞；於該第一頂電極接觸插塞和該第二頂電極接觸插塞上形成一第一位元線和一第二位元線，其中該第一位元線和該第二位元線分別耦接至該第一頂電極接觸插塞和該第二頂電極接觸插塞；以及於該源極接觸插塞上形成一第一源極線，其中該第一源極線耦接至該第一源極區；其中該第一源極線、該第一位元線和該第二位元線位於一金屬層且沿一第二方向延伸且互相平行，以及其中該字元線分別垂直於該源極線、該第一位元線和該第 二位元線。
  6. 如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中該第一源極區、該第一對汲極區的一第一汲極區及位於其間的部分該閘極條狀結構係構成一第一非揮發性記憶體單元。
  7. 如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中該第二源極區、該第二對汲極區的一第二汲極區及位於其間的部分該閘極條狀結構係構成一第二非揮發性記憶體單元。
  8. 如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中該第一源極區和該第二源極區彼此隔開。
  9. 如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中該第一對汲極區和該第二對汲極區彼此隔開，且該第一對汲極區包括彼此隔開的一第一汲極區和一第二汲極區，且該第二對汲極區包括彼此隔開的一第三汲極區和一第四汲極區。
  10. 如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中形成該第一頂電極接觸插塞和該第二頂電極接觸插塞包括：於該第一至第四電阻轉態元件上依序形成一第一絕緣層和一第二絕緣層；對該第二絕緣層進行一圖案化製程，以於該第二絕緣層中形成一第一開口、一第二開口、一第三開口和一第四開口，其中該第一至第四開口分別位於該第一至第四電阻轉態元 件的正上方；將一第三絕緣材料填入該第一至第四開口；於該第二絕緣層上形成一第四絕緣層，其中該第一絕緣層、該第三絕緣材料和該第四絕緣層為相同的材料；進行另一圖案化製程，移除位於該第三絕緣材料上方和下方的部分該第四絕緣層和部分該第一絕緣層和該第三絕緣材料，以於該第一絕緣、該第二絕緣層和該第四絕緣層中形成一第五開口和一第六開口，其中該第五開口係連通該第一至第二開口且暴露出該第一和第二電阻轉態元件，該第六開口係連通該第三至第四開口暴露出該第三和第四電阻轉態元件；以及於該第五開口和該第六開口分別填入一導電材料。
  11. 一如申請專利範圍第5項所述之非揮發性記憶體元件的製造方法，其中該第一方向垂直於該第二方向。
TW103111180A 2014-03-26 2014-03-26 非揮發性記憶體元件及其製造方法 TWI544670B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103111180A TWI544670B (zh) 2014-03-26 2014-03-26 非揮發性記憶體元件及其製造方法
US14/500,492 US9812641B2 (en) 2014-03-26 2014-09-29 Non-volatile memory device and methods for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103111180A TWI544670B (zh) 2014-03-26 2014-03-26 非揮發性記憶體元件及其製造方法

Publications (2)

Publication Number Publication Date
TW201537798A TW201537798A (zh) 2015-10-01
TWI544670B true TWI544670B (zh) 2016-08-01

Family

ID=54191583

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103111180A TWI544670B (zh) 2014-03-26 2014-03-26 非揮發性記憶體元件及其製造方法

Country Status (2)

Country Link
US (1) US9812641B2 (zh)
TW (1) TWI544670B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682533B (zh) * 2019-06-21 2020-01-11 華邦電子股份有限公司 記憶體裝置及其製造方法
CN112259682A (zh) * 2019-07-22 2021-01-22 华邦电子股份有限公司 存储器装置及其制造方法
US11107527B1 (en) * 2020-02-26 2021-08-31 Tetramem Inc. Reducing sneak current path in crossbar array circuits
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
TWI765659B (zh) * 2021-04-14 2022-05-21 華邦電子股份有限公司 半導體元件的製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
KR100855585B1 (ko) * 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
US20120074466A1 (en) * 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
KR20120065799A (ko) * 2010-12-13 2012-06-21 삼성전자주식회사 ＴｉＮ 박막의 형성 방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조 방법
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
US8785314B2 (en) * 2012-05-03 2014-07-22 Micron Technology, Inc. Etch bias homogenization
US8593854B1 (en) * 2012-05-21 2013-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming conductive path in resistive random-access memory device
US8934285B2 (en) * 2012-10-15 2015-01-13 Marvell World Trade Ltd. Method and apparatus for forming a contact in a cell of a resistive random access memory to reduce a voltage required to program the cell
US8995166B2 (en) * 2012-12-20 2015-03-31 Intermolecular, Inc. Multi-level memory array having resistive elements for multi-bit data storage
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
US9147840B2 (en) * 2014-03-03 2015-09-29 Infineon Technologies Ag Memory
US20150255513A1 (en) * 2014-03-04 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US9236124B2 (en) * 2014-03-07 2016-01-12 Kabushiki Kaisha Toshiba Nonvolatile memory device
US20150263068A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Variable resistance memory and the method of controlling the same

Also Published As

Publication number Publication date
US9812641B2 (en) 2017-11-07
TW201537798A (zh) 2015-10-01
US20150280121A1 (en) 2015-10-01

Similar Documents

Publication Publication Date Title
TWI678823B (zh) 記憶體電路及形成記憶體電路的方法
US7842990B2 (en) Nonvolatile ferroelectric memory device including trench capacitor
US9343665B2 (en) Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR100515182B1 (ko) 1ｔ1ｒ 저항성 메모리 어레이의 제조 방법
TWI544670B (zh) 非揮發性記憶體元件及其製造方法
US8637843B2 (en) Semiconductor device including phase change material and method of manufacturing same
TWI817327B (zh) 記憶體陣列、記憶體裝置及其形成方法
KR102558611B1 (ko) 메모리 어레이 접촉 구조
JP2010027835A (ja) 不揮発性記憶装置およびその製造方法
JP2012039077A (ja) 半導体装置及びその製造方法
JPWO2008117679A1 (ja) 抵抗変化素子およびその製造方法、並びに電子デバイス
US20230038604A1 (en) Manufacturing method of resistive random access memory device
TWI553832B (zh) 電容陣列
TWI808499B (zh) 記憶體陣列、其形成方法和記憶體裝置
US7919767B2 (en) Semiconductor memory device and fabrication method thereof
TWI784381B (zh) 記憶元件
JP5378722B2 (ja) 不揮発性記憶装置およびその製造方法
CN111029363B (zh) 一种电阻式存储器及其制备方法
TW202310359A (zh) 記憶體單元
CN105023925B (zh) 非易失性存储器元件及其制造方法
US20050205964A1 (en) Method of forming a chalcogenide memory cell having a horizontal electrode and a memory cell produced by the method
TWI834125B (zh) 記憶體裝置以及其形成方法
TW202021052A (zh) 電阻式隨機存取記憶體及其形成方法
US10700277B1 (en) Memory device and a method for forming the memory device
JP2005310852A (ja) 半導体集積回路装置およびの製造方法