CN105023925B - 非易失性存储器元件及其制造方法 - Google Patents

Abstract

本发明提供一种非易失性存储器元件及其制造方法，上述非易失性存储器元件包括非易失性存储器单元，包括一第一晶体管和第二晶体管，设置于基板上，第一晶体管和第二晶体管共用源极区，第一晶体管的第一栅极和第二晶体管的第二栅极为字线的不同部分；第一电阻转态元件和第二电阻转态元件，分别耦接至第一晶体管的第一漏极区和第二晶体管的第二漏极区；第一源极线，耦接至源极区；第一位线，耦接至第一电阻转态元件；第二位线，耦接至第二电阻转态元件，其中第一源极线、第一位线和第二位线位于第一金属层且互相平行。通过本发明，使得源极线和位线位于相同金属层且互相平行，且使字线分别垂直于上述源极线和上述第二位线，增加了配线空间。

Description

非易失性存储器元件及其制造方法

技术领域

本发明是有关于一种非易失性存储器元件及其制造方法，特别有关于一种电阻式非易失性存储器元件及其制造方法。

背景技术

电阻式非易失性存储器(RRAM)因具有功率消耗低、操作电压低、写入抹除时间短、耐久度长、存储时间长、非破坏性读取、多状态存储、元件工艺简单及可微缩性等优点，所以成为新兴非易失性存储器的主流。已知的电阻式非易失性存储器的基本结构为底电极、电阻转态层及顶电极构成的一金属-绝缘体-金属(metal-insulator-metal,MIM)叠层结构，且电阻式非易失性存储器的电阻转换(resistive switching，RS)阻值特性为元件的重要特性。然而，已知的电阻式非易失性存储器阵列会受限于字线（word line）、位线和源极线的配置而无法进一步提升配线空间。

因此，在此技术领域中，有需要一种电阻式非易失性存储器元件及其制造方法，以改善上述缺点。

发明内容

本发明目的在于提供一种非易失性存储器元件及其制造方法，用以改善上述缺点；具体的包括提供一种非易失性存储器元件，上述非易失性存储器元件包括一第一非易失性存储器单元，用来储存二位元数据，包括一第一晶体管和一第二晶体管，设置于一基板上，其中上述第一晶体管和上述第二晶体管共用一源极区，其中上述第一晶体管的一第一栅极和上述第二晶体管的一第二栅极为一字线的不同部分；一第一电阻转态元件和一第二电阻转态元件，分别耦接至上述第一晶体管的一第一漏极区和上述第二晶体管的一第二漏极区；一第一源极线，耦接至上述源极区；一第一位线，耦接至上述第一电阻转态元件；一第二位线，耦接至上述第二电阻转态元件，其中上述第一源极线、上述第一位线和上述第二位线位于一金属层且互相平行，其中上述字线分别垂直于上述源极线、上述第一位线和上述第二位线。

本发明的另一实施例提供一种非易失性存储器元件的制造方法，上述非易失性存储器元件的制造方法，包括提供一基板；于上述基板上沿一第一方向形成一栅极条状结构，其中上述栅极条状结构作为一字线；于上述栅极条状结构的一第一侧形成一第一源极区和一第二源极区，且于栅极条状结构的一第二侧形成一第一对漏极区和一第二对漏极区；于上述基板上形成一第一源极接触，耦接至上述第一源极区和上述第二源极区；于上述基板上形成一第一至第四底电极接触插塞，分别耦接至上述第一对漏极区和上述第二对漏极区；于上述第一至第四底电极接触插塞上形成一第一至第四电阻转态元件；于上述第一至第四电阻转态元件上形成一第一顶电极接触插塞和一第二顶电极接触插塞，其中上述第一顶电极接触插塞耦接至上述第一和第二电阻转态元件、上述第二顶电极接触插塞耦接至上述第三和第四电阻转态元件；于上述第一源极接触形成一源极接触接触插塞；于上述第一顶电极接触插塞和上述第二顶电极接触插塞上形成一第一位线和一第二位线，其中上述第一位线和上述第二位线分别耦接至上述第一顶电极接触插塞和上述第二顶电极接触插塞；于上述源极接触接触插塞上形成一第一源极线，其中上述第一源极线耦接至上述第一源极区，其中上述第一源极线、上述第一位线和上述第二位线位于一金属层且沿一第二方向延伸且互相平行，其中上述字线分别垂直于上述源极线、上述第一位线和上述第二位线。

本发明的有益技术效果在于：通过本发明使得源极线和位线位于相同金属层且互相平行，且使字线分别垂直于上述源极线和上述第二位线，大大增加了配线空间。

附图说明

图1为本发明一实施例的一非易失性存储器元件的电路示意图，其包括多个非易失性存储器单元构成的阵列。

图2为本发明一实施例的一非易失性存储器元件的立体示意图。

图3A为沿图2的A-A’切线的剖面图，其显示非易失性存储器单元与位线的电连接关系。

图3B为沿图2的B-B’切线的剖面图，其显示非易失性存储器单元与源极线的电连接关系。

图4-图6为本发明一实施例的一非易失性存储器元件的制造方法的工艺剖面图，其显示形成顶电极插塞的双镶嵌工艺。

图7为本发明一实施例的一非易失性存储器元件的制造方法的流程图。

图8为由本发明实施例的非易失性存储器单元构成的一晶体管一电阻(1T1R)电阻式非易失性存储器(RRAM)阵列。

附图标记

600～非易失性存储器元件；

500、500-1、500-2～非易失性存储器单元；

T1～第一晶体管；

T2～第二晶体管；

T3、T4～晶体管；

S1、S2～源极区；

R1～第一电阻转态元件；

R2～第二电阻转态元件；

R3、R4～电阻转态元件；

D1～第一漏极区；

D2～第二漏极区；

D3、D4～漏极；

WL、WL1～字线；

SL1～第一源极线；

SL2～第二源极线；

BL1～第一位线；

BL2～第二位线；

BL3～第三位线；

G1～第一栅极；

G2～第二栅极；

G3、G4～栅极；

200～基板；

201～隔绝结构；

202～表面；

202-1～第一侧；

202-2～第二侧；

204～第一源极接触；

205-1～第一源极区；

205-2～第二源极区；

203-1～第一对漏极区；

203-2～第二对漏极区；

203-1A～第一漏极区；

203-1B～第二漏极区；

207、208、226～介电层；

210-1A、210-1B、210-2A、210-2B～电阻转态元件；

206-1A、206-1B、206-2A、206-2B～底电极接触插塞；

224-1、224-2～顶电极接触插塞；

224-3～源极接触插塞；

212～第一绝缘层；

214～第二绝缘层；

215-1A、215-1B、215-2A、2152B、220-1、220-2～开口；

N1、N2、N3～节点

216-1A、216-1B、216-2A、216-2B～第三绝缘材料图案；

218～第四绝缘层；

222～栅极条状结构；

228-1、228-2、228-3～接触插塞；

400～第一方向；

402～第二方向；

V1～第一电压；

V2～第二电压；

V3～第三电压；

具体实施方式

本发明实施例提供一种非易失性存储装置，例如为一电阻式非易失性存储器(RRAM)装置，其中电阻式非易失性存储器(RRAM)单元用来储存二位元数据。上述非易失性存储装置设计使源极线和位线位于相同金属层且互相平行，且使字线位于另一金属层且分别垂直于上述源极线和上述第二位线，以增加配线空间。

图1为本发明一实施例的一非易失性存储器元件600的电路示意图。在本发明一实施例中，非易失性存储器元件600包括多个非易失性存储器单元500构成的阵列。在本实施例中，每一个非易失性存储器单元500用来储存二位元数据，上述非易失性存储器单元500包括一第一晶体管T1、一第二晶体管T2、一第一电阻转态元件R1和一第二电阻转态元件R2。在本发明一实施例中，第一晶体管T1和第二晶体管T2共用一源极区S1。上述第一电阻转态元件R1和上述第二电阻转态元件R2分别耦接至上述第一晶体管T1的一第一漏极区D1和上述第二晶体管T2的一第二漏极区D2。在本发明一实施例中，非易失性存储器元件600还包括一字线WL、一第一源极线SL1、一第一位线BL1和一第二位线BL2。如图1所示的一实施例中，上述第一晶体管T1的一第一栅极G1和上述第二晶体管T2的一第二栅极G2分别为上述字线WL的不同部分。上述第一位线BL1耦接至上述第一电阻转态元件R1的节点N1，且上述第二位线BL2耦接至上述第二电阻转态元件R2的节点N2。另外，上述第一源极线SL1耦接至源极区S1的节点N3。在本发明一实施例中，上述第一源极线SL1、上述第一位线BL1和上述第二位线BL2设计位于相同金属层且互相平行。并且，如图1所示，上述字线WL设计分别垂直于上述第一源极线SL1、上述第一位线BL1和上述第二位线BL2。

图2为本发明一实施例的一非易失性存储器元件600的立体示意图。图3A为沿图2的A-A’切线的剖面图，其显示非易失性存储器单元与位线的电连接关系。图3B为沿图2的B-B’切线的剖面图，其显示非易失性存储器单元与源极线的电连接关系。为了方便显示非易失性存储器单元与位线和选择的电连接关系，图3A、图3B中的位于基板(基板200)上方的介电层和绝缘层在图2不予显示。

图7为本发明一实施例的一非易失性存储器元件的制造方法700的流程图。本实施例以制造一个非易失性存储器单元的制造方法作为实施例，以详细说明非易失性存储器元件的字线、位线和源极线的电连接方式。然而，依照上述方式也可制造多个非易失性存储器单元构成的挥发性存储器阵列。接着，以图2、图3A、图3B、图7来说明本发明一实施例的一非易失性存储器元件工艺的制造方法700。首先，进行步骤702，提供一基板200。在本发明一实施例中，基板200可为例如硅基板的一半导体基板，且基板200可为N型或P型基板。在本发明一实施例中，基板200中包括多个隔绝结构201，从基板200的表面202延伸至部分基板200中。在本发明一实施例中，隔绝结构201例如为浅沟槽隔绝物。上述隔绝结构201用以定义电子元件形成的主动区，并将形成于不同主动区的电子元件彼此电性隔绝。

接着，于基板200上形成例如晶体管的一电子元件，其用以对非易失性存储器单元施加操作电压。进行步骤704，利用薄膜沉积和图案化工艺，于基板200上沿一第一方向400形成一栅极条状结构222。在本发明一实施例中，栅极条状结构222包括一栅极氧化层和位于上述栅极氧化层上的一栅极层。在本发明一实施例中，栅极条状结构222作为上述非易失性存储器单元500的字线(WL)。

接着，进行步骤706，进行离子植入工艺，于上述栅极条状结构222的一第一侧202-1(源极侧)形成一第一源极区205-1和一第二源极区205-2(图3B)，且于上述栅极条状结构222的一第二侧202-2形成一第一对漏极区203-1和一第二对漏极区203-2(图3A)。在本发明一实施例中，第一源极区205-1和一第二源极区205-2通过隔绝结构201彼此隔开。在本发明一实施例中，第一对漏极区203-1和第二对漏极区203-2通过隔绝结构201彼此隔开，且第一对漏极区203-1包括彼此隔开的一第一漏极区203-1A和一第二漏极区203-1B，且第二对漏极区203-2包括彼此隔开的一第三漏极区203-2A和一第四漏极区203-2B。

接着，进行步骤708，于基板200上形成一第一源极接触204，耦接至第一源极区205-1和一第二源极区205-2，且于基板200上形成底电极接触插塞206-1A、206-1B、206-2A、206-2B，分别耦接至第一对漏极区203-1和第二对漏极区203-2。在本发明一实施例中，可利用化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式，全面性沉积一介电层207。然后，可利用例如包括微影法和非等向性刻蚀法的一图案化工艺，于介电层207中形成多个开口，定义出第一源极接触204和底电极接触插塞206-1A、206-1B、206-2A、206-2B的形成位置，且第一源极区205-1、第二源极区205-2、第一对漏极区203-1和第二对漏极区203-2会从上述开口中暴露出来。接着，可利用化学气相沉积法，于开口侧壁沉积例如钛或氮化钛的阻障层，再于开口中填入例如钨(W)的导电材料，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层207的顶面上方多余的导电材料，以于上述开口中分别形成第一源极接触204和底电极接触插塞206-1A、206-1B、206-2A、206-2B。如图3A、图3B所示，底电极接触插塞206-1A、206-1B、206-2A、206-2B分别耦接至第一对漏极区203-1和第二对漏极区203-2。详细来说，底电极接触插塞206-1A、206-1B分别耦接至第一对漏极区203-1的第一漏极区203-1A和第二漏极区203-1B，而底电极接触插塞206-2A、206-2B分别耦接至第二对漏极区203-2的第一漏极区203-2A和第二漏极区203-2B。如图3B所示，第一源极接触204耦接至第一源极区205-1和一第二源极区205-2两者。

接着，进行步骤710，分别于底电极接触插塞206-1A、206-1B、206-2A、206-2B上形成电阻转态元件210-1A、210-1B、210-2A、210-2B。在本发明一实施例中，上述电阻转态元件210-1A、210-1B、210-2A、210-2B分别包括一底电极、一电阻转态层和一顶电极。上述底电极设置于上述底电极接触插塞上，且与上述底电极接触插塞接触。上述电阻转态层设置于上述底电极上。上述顶电极设置于上述电阻转态层上。且上述底电极、上述电阻转态层和上述顶电极构成一金属-绝缘体-金属叠层。在本发明一实施例中，可利用类似于步骤708的方式，于介电层207上形成具有多个开口的介电层208，且上述开口分别暴露出底电极接触插塞206-1A、206-1B、206-2A、206-2B，以定义出上述电阻转态元件210-1A、210-1B、210-2A、210-2B的形成位置。在本发明一实施例中，可利用电子束真空蒸发或溅射法于上述介电层208的开口中形成上述电阻转态元件210-1A、210-1B、210-2A、210-2B的底电极。并且，可利用原子层沉积法(ALD)于上述底电极成长形成上述电阻转态层。另外，可利用电子束蒸发法，于上述电阻转态层上形成上述顶电极。之后，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层208的顶面上方多余的上述电阻转态层及顶电极材料，以于上述介电层208的上述开口中形成上述电阻转态元件210-1A、210-1B、210-2A、210-2B。如图2、图3A所示，上述电阻转态元件210-1A、210-1B、210-2A、210-2B分别电连接(且接触)底电极接触插塞206-1A、206-1B、206-2A、206-2B。

接着，进行步骤712，于上述电阻转态元件210-1A、210-1B、210-2A、210-2B上形成顶电极接触插塞224-1和224-2。在本发明一实施例中，上述顶电极接触插塞224-1耦接至上述电阻转态元件210-1A、210-1B两者。在本发明一实施例中，上述顶电极接触插塞224-2耦接至上述电阻转态元件210-2A、210-2B两者。

在本发明一实施例中，利用如图4-图6所示的双镶嵌工艺形成上述顶电极接触插塞224-1和224-2。请参考图4，在本发明一实施例中，可利用化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式，于上述电阻转态元件210-1A、210-1B、210-2A、210-2B上依序形成一第一绝缘层212和一第二绝缘层214。在本发明一实施例中，第一绝缘层212和第二绝缘层214为不同的材料。在本实施例中，第一绝缘层212为氧化物层，而第二绝缘层214氮化物层。

接着，请再参考图4，于上述栅极条状结构222的一第二侧202-2(漏极侧)(第2、4图)对第二绝缘层214进行一图案化工艺(包括微影工艺和后续的非等向性刻蚀工艺)，以于第二绝缘层214中形成开口215-1A、215-1B、215-2A、2152B。在本发明一实施例中，上述开口215-1A、215-1B、215-2A、2152B分别位于上述电阻转态元件210-1A、210-1B、210-2A、210-2B的正上方。然后，可利用原子层沉积法、化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式和后续例如化学机械研磨法的平坦化工艺，将一第三绝缘材料填入上述开口215-1A、215-1B、215-2A、2152B，以形成第三绝缘材料图案216-1A、216-1B、216-2A、216-2B。之后，可利用原子层沉积法、化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式于第二绝缘层214上形成一第四绝缘层218。在本发明一实施例中，第一绝缘层212、第三绝缘材料图案216-1A、216-1B、216-2A、216-2B和第四绝缘层218皆为相同的材料，例如为氧化物。而第二绝缘层214的材料不同于第一绝缘层212、第三绝缘材料图案216-1A、216-1B、216-2A、216-2B和第四绝缘层218的材料。

接着，请参考图5，进行另一道图案化工艺(包括微影工艺和后续的非等向性刻蚀工艺)，移除位于第三绝缘材料图案216-1A、216-1B上方的部分第四绝缘层218、第三绝缘材料图案216-1A、216-1B和位于第三绝缘材料图案216-1A、216-1B下方的部分第一绝缘层212，直到暴露出上述电阻转态元件210-1A、210-1B为止。同时，上述图案化工艺也会移除横向位于第三绝缘材料图案216-1A、216-1B之间的部分第四绝缘层218。经过上述图案化工艺之后，以于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成开口220-1。由于第二绝缘层214的材料不同于第一绝缘层212、第三绝缘材料图案216-1A、216-1B和第四绝缘层218的材料，所以第二绝缘层214可作为上述图案化工艺的刻蚀停止层。在本发明一实施例中，开口220-1连通上述开口215-1A、215-1B且暴露出上述电阻转态元件210-1A、210-1B。类似地，上述图案化工艺之后也会于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成开口220-2。在本发明一实施例中，开口220-2连通上述开口215-2A、215-2B且暴露出上述电阻转态元件210-2A、210-2B。

接着，请参考图6，可利用化学气相沉积法，于上述开口220-1、220-2侧壁沉积例如钛或氮化钛的阻障层，再于上述开口220-1、220-2中填入例如钨的导电材料，再进行例如化学机械研磨法的平坦化工艺，以移除第四绝缘层218的顶面上方多余的导电材料，以于上述开口220-1、220-2中分别形成上述顶电极接触插塞224-1和224-2。

如图3B所示，在本发明一实施例中，上述双镶嵌工艺也会于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成源极接触插塞224-3。在本发明一实施例中，源极接触插塞224-3电性接触至第一源极接触204。

相较于已知的介层孔插塞工艺，利用本发明实施例上述双镶嵌工艺制作的顶电极接触插塞可以节省一道例如钨的导电材料的平坦化工艺。

接着，如图3A、图3B所示，可利用类似于步骤708的方式，于第四绝缘层218上形成具有多个开口(图未显示)的介电层226，且上述开口分别暴露出上述顶电极接触插塞224-1和224-2。然后，可利用化学气相沉积法，于上述开口侧壁沉积例如钛或氮化钛的阻障层，再于上述开口中填入例如钨的导电材料，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层226的顶面上方多余的导电材料，以于上述开口中分别形成接触插塞228-1、228-2和228-3。在本发明一实施例中，上述接触插塞228-1和228-2分别电连接至上述顶电极接触插塞224-1和224-2，而上述接触插塞228-3电连接至上述源极接触插塞224-3。

接着，如图3A、图3B所示，进行步骤714，分别于上述顶电极接触插塞224-1和224-2上形成一第一位线BL1和一第二位线BL2，且于接触插塞228-3上形成一第一源极线SL1。如图3A、图3B所示，上述第一位线BL1和第二位线BL2分别耦接至上述顶电极接触插塞224-1和224-2，且上述第一源极线SL1耦接至该第一源极区。在本发明一实施例中，可利用溅射法的物理气相沉积工艺，以及后续的图案化工艺，形成第一位线BL1、第二位线BL2和第一源极线SL1。在本发明一实施例中，第一位线BL1、第二位线BL2和第一源极线SL1设计位于同一金属层(例如第一金属层(M1))且沿第二方向402延伸且互相平行。

请同时参考图2、图3A、图3B，在本发明一实施例中，一个非易失性存储器单元500包括两个晶体管和两个电阻转态元件210-1A、210-2A。第一个晶体管(T1)由第一源极区205-1、第一对漏极区203-1的第一漏极区203-1A和于上述第一源极区205-1和第一漏极区203-1A之间的部分栅极条状结构222(G1)构成。第二个晶体管(T2)由第二源极区205-2、第二对漏极区203-2的第一漏极区203-2A和于上述第二源极区205-2和第一漏极区203-2A之间的部分栅极条状结构222(G2)构成。在本发明一实施例中，电阻转态元件210-1A耦接至第一个晶体管(T1)的第一漏极区203-1A，而电阻转态元件210-2A耦接至第二个晶体管(T2)的第一漏极区203-2A。值得注意的是，电阻转态元件210-1A、210-2A分别耦接至不同的上述顶电极接触插塞224-1和224-2。并且，上述顶电极接触插塞224-1将非易失性存储器单元500的电阻转态元件210-1A和相邻一个非易失性存储器单元的电阻转态元件210-1B耦接在一起，而上述顶电极接触插塞224-2将非易失性存储器单元500的电阻转态元件210-2A和相邻的另一个非易失性存储器单元的电阻转态元件210-2B耦接在一起。

图8所示的非易失性存储器元件600为由本发明实施例的非易失性存储器单元构成的一晶体管一电阻(1T1R)电阻式非易失性存储器(RRAM)阵列，且图中的两个相邻的非易失性存储器单元500-1和500-2来说明非易失性存储器单元500-1的操作方法。如图8所示，非易失性存储器单元500-1通过字线WL1、第一位线BL1、第二位线BL2和第一源极线SL1控制。相邻的非易失性存储器单元500-2通过字线WL1、第二位线BL2、第三位线BL3和第二源极线SL2控制。举例来说，非易失性存储器单元500-2的晶体管T3、T4的栅极G3、G4耦接至字线WL1，晶体管T3、T4的共用源极S2耦接至第二源极线SL2，晶体管T3的漏极D3耦接至电阻转态元件R3，而晶体管T4的漏极D4耦接至电阻转态元件R4。另外，非易失性存储器单元500-2的电阻转态元件R3耦接至第一位线BL1，而电阻转态元件R4耦接至第三位线BL3。在本发明一实施例中，非易失性存储器单元500-1的电阻转态元件R1和非易失性存储器单元500-2的电阻转态元件R3皆经由节点N1耦接至第一位线BL1。

本发明实施例提供一种非易失性存储装置，例如为一电阻式非易失性存储器(RRAM)装置。本发明实施例的非易失性存储器单元包括两个晶体管和分别耦接至上述两个晶体管的漏极的两个电阻转态元件。值得注意的是，位于同一个非易失性存储器单元的两个电阻转态元件分别耦接至不同的(两个)顶电极接触插塞。并且，每一个上述顶电极接触插塞将上述非易失性存储器单元的一个电阻转态元件和相邻一个非易失性存储器单元的一个电阻转态元件耦接在一起在本发明一实施例中，利用双镶嵌工艺制作非易失性存储器单元的顶电极接触插塞。另外，上述非易失性存储装置设计使源极线和位线位于相同金属层且互相平行，且使字线分别垂直于上述源极线和上述第二位线，以增加配线空间。

虽然本发明已以实施例揭露于上，然其并非用以限定本发明，本领域相关技术人员，在不脱离本发明的权利要求内，当可作些许的更动与润饰，因此本发明的保护范围当视上附的申请权利要求书为准。

Claims (11)

1.一种非易失性存储器元件，其特征在于，所述存储器元件包括：

一第一非易失性存储器单元，用来储存二位元数据，包括：

一第一晶体管和一第二晶体管，设置于一基板上，其中所述第一晶体管和所述第二晶体管共用一源极区，其中所述第一晶体管的一第一栅极和所述第二晶体管的一第二栅极为一字线的不同部分；

一第一电阻转态元件和一第二电阻转态元件，分别耦接至所述第一晶体管的一第一漏极区和所述第二晶体管的一第二漏极区；

一第一源极线，耦接至所述第一源极区；

一第一位线，耦接至所述第一电阻转态元件；以及

一第二位线，耦接至所述第二电阻转态元件；

其中所述第一源极线、所述第一位线和所述第二位线位于一金属层且互相平行，以及

其中所述字线分别垂直于所述第一源极线、所述第一位线和所述第二位线；

一第二非易失性存储器单元，用来储存二位元数据，包括：一第三电阻转态元件和一第四电阻转态元件；以及

一顶电极接触插塞，耦接至所述第一非易失性存储器单元的所述第一电阻转态元件和所述第二非易失性存储器单元的所述第三电阻转态元件。

2.根据权利要求1所述的非易失性存储器元件，其特征在于，所述第一非易失性存储器单元更包括一底电极接触插塞，耦接至所述第一电阻转态元件，其中所述第一电阻转态元件包括：

一底电极，设置于所述底电极接触插塞上，且与所述底电极接触插塞接触；

一电阻转态层，设置于所述底电极上；以及

一顶电极，设置于所述电阻转态层上；

其中所述顶电极接触插塞，设置于所述顶电极上，且与所述顶电极接触。

3.根据权利要求1所述的非易失性存储器元件，其特征在于，

所述第二非易失性存储器单元的所述第三电阻转态元件耦接至所述第一位线，且其中所述第二非易失性存储器单元的一第三晶体管和一第四晶体管共用一第二源极区。

4.根据权利要求3所述的非易失性存储器元件，其特征在于，所述存储器元件还包括：

一第二源极线，耦接至所述第二非易失性存储器单元的所述第二源极区；以及

一第三位线，耦接至所述第二非易失性存储器单元的一第四电阻转态元件；

其中所述第二源极线、所述第一位线和所述第三位线位于所述金属层且互相平行，以及

其中所述第二非易失性存储器单元的所述第三晶体管的一第三栅极和所述第四晶体管的一第四栅极为所述字线的其他不同部分，且所述字线分别垂直于所述第二源极线和所述第三位线。

5.一种非易失性存储器元件的制造方法，其特征在于，所述制造方法包括下列步骤：

提供一基板；

于所述基板上沿一第一方向形成一栅极条状结构，其中所述栅极条状结构作为一字线；

于所述栅极条状结构的一第一侧形成一第一源极区和一第二源极区，且于栅极条状结构的一第二侧形成一第一对漏极区和一第二对漏极区；

于所述基板上形成一第一源极接触，耦接至所述第一源极区和所述第二源极区；

于所述基板上形成一第一至第四底电极接触插塞，分别耦接至所述第一对漏极区和所述第二对漏极区；

于所述第一至第四底电极接触插塞上形成一第一至第四电阻转态元件；

于所述第一至第四电阻转态元件上形成一第一顶电极接触插塞和一第二顶电极接触插塞，其中所述第一顶电极接触插塞耦接至所述第一和第二电阻转态元件、所述第二顶电极接触插塞耦接至所述第三和第四电阻转态元件；

于所述第一源极接触上形成一源极接触插塞；

于所述第一顶电极接触插塞和所述第二顶电极接触插塞上形成一第一位线和一第二位线，其中所述第一位线和所述第二位线分别耦接至所述第一顶电极接触插塞和所述第二顶电极接触插塞；以及

于所述源极接触插塞上形成一第一源极线，其中所述第一源极线耦接至所述第一源极区；

其中所述第一源极线、所述第一位线和所述第二位线位于一金属层且沿一第二方向延伸且互相平行，以及

其中所述字线分别垂直于所述源极线、所述第一位线和所述第二位线。

6.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，所述第一源极区、所述第一对漏极区的一第一漏极区及位于其间的部分所述栅极条状结构构成一第一非易失性存储器单元。

7.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，所述第二源极区、所述第二对漏极区的一第二漏极区及位于其间的部分所述栅极条状结构构成一第二非易失性存储器单元。

8.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，所述第一源极区和所述第二源极区彼此隔开。

9.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，所述第一对漏极区和所述第二对漏极区彼此隔开，且所述第一对漏极区包括彼此隔开的一第一漏极区和一第二漏极区，且所述第二对漏极区包括彼此隔开的一第三漏极区和一第四漏极区。

10.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，形成所述第一顶电极接触插塞和所述第二顶电极接触插塞包括：

于所述第一至第四电阻转态元件上依序形成一第一绝缘层和一第二绝缘层；

对所述第二绝缘层进行一图案化工艺，以于所述第二绝缘层中形成一第一开口、一第二开口、一第三开口和一第四开口，其中所述第一至第四开口分别位于所述第一至第四电阻转态元件的正上方；

将一第三绝缘材料填入所述第一至第四开口；

于所述第二绝缘层上形成一第四绝缘层，其中所述第一绝缘层、所述第三绝缘材料和所述第四绝缘层为相同的材料；

进行另一图案化工艺，移除位于所述第三绝缘材料上方和下方的部分所述第四绝缘层和部分所述第一绝缘层和所述第三绝缘材料，以于所述第一绝缘、所述第二绝缘层和所述第四绝缘层中形成一第五开口和一第六开口，其中所述第五开口连通所述第一至第二开口且暴露出所述第一和第二电阻转态元件，所述第六开口连通所述第三至第四开口暴露出所述第三和第四电阻转态元件；以及

于所述第五开口和所述第六开口分别填入一导电材料。

11.根据权利要求5所述的非易失性存储器元件的制造方法，其特征在于，所述第一方向垂直于所述第二方向。