CN103325418B - 用于rom单元的器件 - Google Patents

用于rom单元的器件 Download PDF

Info

Publication number
CN103325418B
CN103325418B CN201310000990.4A CN201310000990A CN103325418B CN 103325418 B CN103325418 B CN 103325418B CN 201310000990 A CN201310000990 A CN 201310000990A CN 103325418 B CN103325418 B CN 103325418B
Authority
CN
China
Prior art keywords
ground floor
contact
layer
hole
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310000990.4A
Other languages
English (en)
Other versions
CN103325418A (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103325418A publication Critical patent/CN103325418A/zh
Application granted granted Critical
Publication of CN103325418B publication Critical patent/CN103325418B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/34—Source electrode or drain electrode programmed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种ROM单元，所述ROM单元包括：形成在存储单元中的晶体管的第一有源区上的第一第一层接触件，形成在第一第一层接触件上的第一第二层接触件，其中第一第二层接触件以第一方向相对于第一第一层接触件偏移。该ROM单元还包括形成在所述存储单元的晶体管的第二有源区上的第二第一层接触件，其中第二第一层接触件与第一第一层接触对准，以及第二第二层接触件形成在第二第一层接触件上，其中第二第二层接触件以第二方向相对于第二第一层接触件偏移，以及其中所述第一方向与所述第二方向相反。本发明还公开了用于ROM单元的器件。

Description

用于ROM单元的器件
技术领域
本发明涉及半导体技术领域，更具体地，涉及用于ROM单元的器件。
背景技术
现代电子设备例如笔记本电脑包括各种不同的存储信息的存储器。存储器电路包括两大主类。一类是易失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，RAM可再分成两个子类，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为当它们掉电时所储存的信息将会丢失。相反，非易失性存储器可保持存储在上面的数据。非易失性存储器包括多个子类，例如只读存储器(ROM)、电可擦除只读存储器(EEPROM)和闪存。
ROM是一种固态存储器。制造的每个ROM单元都具有所需的逻辑状态。换言之，一位二进制数据以逻辑状态“0”还是逻辑状态“1”永久存储到ROM中取决于位线和VSS线之间是否有传导路径。根据对ROM单元的逻辑的定义，当逻辑状态“1”存储在ROM单元中时，位线到VSS线之间有连接路径。相反，当逻辑状态“0”存储在ROM单元中时，位线到VSS线之间没有有连接路径。上述“0”和“1”的定义可根据不同的应用而交换。
随着技术的发展，半导体工艺节点的尺寸已缩小以实现高密度ROM集成电路。因此，半导体工艺节点的尺寸的缩小(例如，工艺节点向着低于20nm节点的方向进行缩小)提高了ROM集成电路的形状因素。由于半导体器件尺寸的缩小，因而需要新技术以保持从一代发展到下一代的电子元件性能。例如，期望低漏电流晶体管用于高密度和高速ROM集成电路。
鳍式场效应晶体管(FinFET)作为进一步减少半导体器件中漏电流的有效选择而应运而生。与之前的在半导体衬底的表面形成沟道的平面MOS晶体管相比，FinFET具有三维的沟道区。在FinFET中，包括漏极、沟道区和源极的有源区从半导体衬底的表面突起，FinFET位于该半导体衬底上。FinFET的有源区(类似鳍)从截面图看形状是矩形的。另外，FinFET的栅极结构从三侧将有源区包围起来，如同一倒置的U。因此，栅极结构对沟道的控制变得更强。降低了常规平面晶体管的短沟道漏电效应。如此，当FinFET截止时，栅极结构可更好地控制沟道以便减少漏电流。
即使由于半导体工艺尺寸缩小而使器件的总体尺寸缩小，在未增加硅面积的情况下，FinFET沟道区的三维形状也使得栅极宽度增大，连同栅极长度缩短，从而以低硅面积成本提供了合理的沟道宽度特性。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
第一第一层接触件，形成在存储单元中的晶体管的第一有源区上；
第一第二层接触件，形成在所述第一第一层接触件上，其中所述第一第二层接触以第一方向相对于所述第一第一层接触件偏移；
第二第一层接触件，形成在所述存储单元中的所述晶体管的第二有源区上，其中所述第二第一层接触件与所述第一第一层接触件对准，以及
第二第二层接触件，形成在所述第二第一层接触件上，其中所述第二第二层接触件以第二方向相对于所述第二第一层接触件偏移，以及其中所述第一方向与所述第二方向相反。
在可选实施例中，所述晶体管是只读存储器(ROM)单元的传输晶体管。
在可选实施例中，所述第一有源区、所述第二有源区以及在所述第一有源区和所述第二有源区之间的沟道形成在衬底的表面上方突起的鳍状结构。
在可选实施例中，所述第一有源区是所述晶体管的漏极；以及所述第二有源区是所述晶体管的源极。
在可选实施例中，所述器件还包括：第一第一层通孔，形成在所述第一第二层接触件上；第二第一层通孔，形成在所述第二第二层接触件上，其中所述第二第一层通孔用作ROM单元的编码层；第一互连层，形成在所述第一第一层通孔和所述第二第一层通孔上方；位线，形成在所述第一互连层中；以及VSS线，形成在所述第一互连层中，其中所述VSS线和所述位线被平行布线。
在可选实施例中，所述器件还包括：第二层通孔，形成在所述第一互连层上方；第二互连层，形成在所述第二层通孔上方；以及字线，形成在所述第二互连层中，其中所述字线通过所述第二层通孔连接到所述晶体管的栅极。
在可选实施例中，所述第一有源区通过由所述第一第一层接触件、所述第一第二层接触件和第一第一层通孔形成的第一传导沟道电连接到所述位线。
根据本发明的另一个方面，还提供了一种系统，包括：
第一存储单元，包括：
第一传输晶体管，包括：
第一漏极，通过由第一第一层接触件和第一第一层通孔形成的第一传导路径电连接到第一位线，其中所述第一位线形成在第一互连层中；
第一栅极，通过字线带结构连接到第一字线，其中所述第一字线位于在所述第一互连层上方形成的第二互连层中；以及
第一源极，通过第一编码层连接到第一VSS线；以及
第二存储单元，与所述第一存储单元水平相邻，其中所述第二存储单元包括第二传输晶体管，所述第二传输晶体管具有通过所述字线带结构连接到所述第一字线的第二栅极。
在可选实施例中，所述第一位线和所述第一VSS线形成在第一互连层中；以及所述第一位线和所述第一VSS线被平行布线。
在可选实施例中，所述系统还包括：第二互连层，形成在所述第一互连层上方，其中所述第一字线形成在所述第二互连接层中。
在可选实施例中，所述字线带结构包括：第一栅极接触件，电连接到所述第一栅极和所述第二存储单元的第二传输晶体管的第二栅极；第二第一层通孔，电连接到所述第一栅极接触件；第一金属线，形成在所述第一互连层中并且电连接到所述第二第一层通孔；以及第一第二层通孔，电连接到所述第一金属线。
在可选实施例中，所述系统还包括：第一第二层接触件，形成在所述第一第一层接触件上方；第二第一层接触件，形成在所述第一源极上方；以及第二第二层接触件，形成在所述第二第一层接触件上方。
在可选实施例中，所述第一第二层接触件以第一方向相对于所述第一第一层接触件偏移；所述第二第一层接触件与所述第一第一层接触件对准；以及所述第二第二层接触件以第二方向相对于所述第二第一层接触件偏移。
在可选实施例中，所述第一方向与所述第二方向相反。
根据本发明的又一个方面，还提供了一种存储器阵列，包括：
第一存储单元，包括第一传输晶体管，其中所述第一传输晶体管包括：
第一漏极，通过第一第一层接触件、第一第二层接触件和第一第一层通孔连接到第一位线；以及
第一源极，通过第二第一层接触件、第二第二层接触件和第一编码通孔连接到第一VSS线；以及
第二存储单元，包括第二传输晶体管，其中所述第二传输晶体管包括：
第二漏极，通过第三第一层接触件、第三第二层接触件和第二第一层通孔连接到第二位线；以及
第二源极，通过第四第一层接触件、第四第二层接触件和第二编码通孔连接到第二VSS线，其中所述第一第一层通孔与所述第二第一层通孔垂直对准，以及其中所述第一编码通孔以第一方向相对于所述第一第一层通孔水平偏移，以及所述第二编码通孔以第二方向相对于所述第二第一层通孔水平偏移。
在可选实施例中，所述第一存储单元被形成为与所述第二存储单元相邻；以及所述第二存储单元和所述第一存储单元被隔离晶体管分隔开。
在可选实施例中，所述第一方向与所述第二方向相反。
在可选实施例中，所述第一源极被形成为与所述第二源极相邻，以及所述第一源极和所述第二源极被隔离晶体管分隔开。
在可选实施例中，所述第二第二层接触件以第三方向相对于所述第二第一层接触件偏移；以及所述第三第二层接触件以第四方向相对于所述第三第一层接触件偏移。
在可选实施例中，所述第三方向与所述第四方向相反。
附图说明
为更完整地理解实施例及其优点，现将结合附图进行的以下描述作为参考，其中：
图1示出了根据一实施例的只读存储器(ROM)单元阵列中的两个相邻ROM的示意图；
图2示出了根据一实施例的鳍式场效应晶体管(FinFET)的截面图；
图3示出了根据另一实施例的FinFET的截面图；
图4示出了根据一实施例的具有单接触结构的半导体器件的截面图；
图5示出了根据一实施例的具有双接触结构的半导体器件的截面图；
图6示出了根据一实施例的ROM单元的布局图；
图7示出了根据一实施例的ROM阵列的布局图：
图8示出了根据另一实施例的ROM单元的布局图；
图9示出了根据一实施例的ROM阵列的布局图；
图10示出了根据另一实施例的ROM阵列的布局图；
图11示出了根据一实施例的五列三行ROM阵列的布局图；
图12示出了根据另一实施例的五列三行ROM阵列的布局图；
图13示出了根据另一实施例的ROM阵列的布局图；
图14详细示出了根据一实施例的如图13所示的ROM阵列的布局图；
图15示出了根据另一实施例的ROM阵列的布局图；以及
图16详细示出了根据一实施例的如图15所示的ROM阵列的布局图。
不同示图中的相应数字和符号一般指相应的部件，除非另有说明。各示图仅用于清楚地示出各实施例的相关方面，不必按比例绘制。
具体实施方式
下面详细讨论本发明各实施例的制造和使用。然而，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
本发明将描述具体环境下的实施例，被制造在集成电路内的高密度和高速只读存储器(ROM)阵列的元件。然而，本发明中的实施例也可用于各种不同的存储器电路。在下文中将参考附图对各实施例进行详细解释。
图1示出了根据一实施例的ROM单元阵列中两个相邻ROM单元的示意图。ROM单元阵列100包括第一ROM单元106和第二ROM单元108。在第一ROM单元106和第二ROM单元108之间具有隔离晶体管110。根据一个实施例，隔离晶体管110是n型金属氧化物半导体(NMOS)晶体管。另外，隔离晶体管110可以是具有从半导体衬底表面上方突起的鳍状结构以及绕着鳍状结构的三侧将鳍状结构包围的栅极的NMOS晶体管。
如图1所示，隔离晶体管110的漏极和源极分别连接到第一ROM单元106和第二ROM单元108的VSS线。而且，隔离晶体管110的栅极连接到VSS。结果，隔离晶体管110处于截止状态中。隔离晶体管110未提供任何电功能。相反，隔离晶体管110在ROM单元阵列的相邻两个ROM单元(例如，ROM单元106和ROM单元108)之间提供了隔离势垒。这样的隔离势垒阻止了相邻两个ROM单元之间的有源电流使得相邻两个ROM单元可以共享连续的有源区。
第一ROM单元106具有连接到位线BL的漏极，连接到第一字线102的栅极以及通过第一开关112连接到VSS的源极。根据ROM单元的制造工艺，第一开关112不是有源开关。相反，第一开关112由编码层实现。有关编码层的详细描述将在下文中参考图6进行讨论。如图1所示，第一开关112断开。结果，在位线BL和VSS之间未建立传导路径。作为对施加到第一字线102的READ信号的响应，没有电流可从位线BL读出。因此，第一ROM单元106可表示“截止”状态。
第二ROM单元108具有连接到位线BL的漏极，连接到第二字线104的栅极以及通过第二开关118连接到VSS的源极。如图1所示，第二开关118是闭合的。结果，在位线BL和VSS之间建立了传导路径。作为对施加于第二字线104的READ信号的响应，可从位线BL读出电流。因此，第二ROM单元108可表示“导通”状态。根据一实施例，ROM单元的“导通”状态和“截止”状态可分别表示逻辑状态“1”和逻辑状态“0”。可选地，ROM单元的状态“导通”和状态“截止”可分别表示逻辑状态“0”和逻辑状态“1”。
如图1所示，示出的ROM单元阵列100包括三个晶体管，为第一ROM单元106的第一传输晶体管116，隔离晶体管110以及第二ROM单元108的第二传输晶体管118。每个晶体管可由平面晶体管来实现。随着技术发展，半导体工艺节点尺寸已经缩至20nm以下水平。低漏电的晶体管是进一步提高ROM集成电路性能的有效选择。因此，如图1所示的晶体管可由FinFET来实现。
图2示出了根据一实施例的鳍式场效应晶体管(FinFET)的截面图。FinFET200是绝缘体上硅(SOI)FinFET结构。在FinFET200中，有源区204包括漏极、源极和连接在漏极和源极之间的沟道区。有源区204从FinFET所在的半导体衬底201的表面上突起。从截面来看，FinFET200的有源区204(类似鳍)是矩形形状。另外，FinFET200的栅极结构206从三侧包围有源区204，如同倒置的U。
根据一实施例，FinFET200包括衬底201和形成在衬底201上方的SOI层202。换言之，衬底201和SOI层202形成了SOI衬底。根据一实施例，SOI层202由二氧化硅形成。衬底201可由硅形成，然而它还可由其它的III组、IV组和/或V组的元素组成，例如：硅、锗、镓、砷和它们的组合。根据一实施例，衬底201可以是轻掺杂n型衬底，其通过注入浓度在大约5×1016/cm3和9×1018/cm3之间的n型掺杂剂例如磷而形成。
如图2所示，在有源区204和栅极结构206之间可形成栅极介电层208。栅极介电层可由氧化材料组成，以及由适宜的氧化工艺形成，例如湿或干热氧化、溅射或通过使用正硅酸乙酯(TEOS)和氧气作为前体的CVD技术形成。另外，栅极介电层208可以是高K介质材料(K＞10)，例如氧化硅，氧氮化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆，氮氧化铪、它们的组合，或相类似物。
栅极结构206可包括导电材料，该导电材料从包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属材料、金属硅化材料、金属氮化材料、金属氧化材料和类似物的组中选择。例如，金属材料可包括钽、钛、钼、钨、铂、铝、铪、钌、它们的组合或类似物。金属硅化材料包括硅化钛、硅化钴、硅化镍、硅化钽、它们的组合和类似物。金属氮化材料包括氮化钛、氮化钽、氮化钨、它们的组合和类似物。金属氧化材料包括氧化钌、铟锡氧化物、它们的组合和类似物。
应注意的是，可用其它的制造工艺来形成栅极结构206。其它的制造工艺包括但不限于CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、大气压CVD(APCVD)、高密度等离子体CVD(HDCVD)，低压化学气相沉积(LPCVD)，原子层CVD(ALCVD)和类似方法。
图3示出了根据另一实施例的FinFET的截面图。FinFET300是大体积的FinFET结构。栅极结构306、栅极介电层308和有源区304与图2中所示的相类似，因而在此不再赘述。根据一实施例，衬底301可以是晶体结构。衬底301可由硅形成，然而它也可由其它的III组、IV组和/或组V的元素形成，例如硅、锗、镓、砷和它们的组合。
根据一实施例，FinFET300可包括隔离区302。如图3所示，有源区304的底部被隔离区302所包围。隔离区302可由STI结构来实现。STI结构(例如，隔离区302)可使用适宜的技术来制造，包括光刻和蚀刻工艺。尤其是，光刻和蚀刻工艺可包括在衬底301的上方沉积一种常用的掩模材料例如光刻胶，将掩模材料曝光在图案下，根据图案对衬底301进行蚀刻。用这种方式，结果可形成多个开口。然后对开口填充介质材料以形成STI结构(例如，隔离区302)。根据一实施例，隔离区可填充介质材料例如氧化物材料，高密度等离子体(HDP)氧化物或相类似物。然后进行化学机械研磨(CMP)工艺以去除介质材料的多余部分，从而剩余部分为隔离区302。
如图3所示，隔离区302可以是连续区的部分，该连续区根据一实施例可形成为绝缘环。可选地，隔离区302可以是侧壁相对的两个独立的隔离区。
图4示出了根据一实施例的具有单一接触结构的半导体器件的截面图。半导体器件400包括衬底402和形成在衬底中的多个晶体管(未示出)。晶体管的栅极404形成在衬底402的上方。栅极404可包括栅电极和栅极介电层(未分别示出)。
如图4所示，层间介电(ILD)层403形成在衬底402的上方。ILD层403可包括例如硼磷硅酸盐玻璃(BPSG材料，然而任何适宜的介质材料也可用于任何一层。ILD层403可使用例如PECVD工艺来形成，然而其它工艺例如LPCVD可选地也可使用。
可有多个接触件406和408连接到栅电极404以及其它的有源区，例如漏极/源极区(未示出)。可使用适宜的光刻和蚀刻技术形成穿过ILD层403的接触件406和408。通常，这些光刻技术包括沉积光刻胶材料，该光刻胶材料被遮蔽、曝光以及显影以暴露要去除的ILD层403的部分。留下的光刻胶材料用于在接下来的工艺步骤(蚀刻)中保护在下面的材料，蚀刻工艺可形成沟槽。可将导电材料填充到沟槽中以形成接触件。
接触件406和408可包括势垒/粘附层(未示出)以防止扩散以及为接触件406和408提供更好的粘附性。在一实施例中，势垒层由一层或多层钛、氮化钛、钽、氮化钽或相类似物形成。势垒层可通过化学气相沉积形成，然而其它技术也可选地可以使用。
接触件406和408可由任何适宜的导电材料形成，例如高导电性并且低电阻金属、元素金属、过渡金属或类似物。根据一实施例，接触件406和408由钨形成，然而可选地也可使用其它材料，例如Cu、Al、AlCu、TiN、TiW、Ti、TaN、Ta、Pt或它们的任何组合。在接触件406和408由钨形成的实施例中，可由现有已知的CVD技术沉积接触件406和408，然而可选地也可使用任何形成方法。
在接触件406和408形成之后，在ILD层403的上方可形成多个互连层。为简单起见，只示出了两个互连层以表示不同实施例的发明方面。第一互连层405形成在ILD层403的上方。如图4所示，第一互连层405可包括第一通孔410和第一金属线412。第一通孔410和第一金属线412可通过任何适宜的形成工艺(例如，带蚀刻的光刻、镶嵌、双镶嵌或类似工艺)制造，以及可使用的适宜的导电材料来形成，例如铜、铝、铝合金、铜合金或类似物。
在第一互连层405的上方形成第二互连层407。第二互连层407可包括第二通孔420和第二金属线422。根据一实施例，第二通孔420和第二金属线422由导电材料例如铜铝、铝合金、铜合金或类似物来形成。如图4所示，第二金属线422通过第二通孔420电连接到第一金属线412。
图5示出了根据一实施例的具有双接触结构的半导体器件的截面图。半导体器件500与半导体400相类似，除了半导体器件500包括双拉触结构之外。如图5所示，可具有相互电连接的两个接触件504和506。尤其是，第二层接触件506形成在第一层接触件504的上方。第二层接触件506和第一层接触件504都形成在第一ILD层503中。图5也示出了可形成在栅极和第一通孔之间的栅极接触件508。
如图5所示，第一ILD层503沉积在衬底502的上方。可使用适宜的光刻和蚀刻技术来形成穿过第一ILD层503的第一层接触件504。通常，这些光刻技术包括沉积光刻胶材料，该光刻胶材料被遮蔽、曝光以及显影以暴露将要去除的ILD层503的部分。留下来的光刻胶材料用于在接下来的工艺步骤(例如蚀刻)中保护下面的材料。蚀刻工艺可形成沟槽。可用导电材料填充沟槽以形成第一层接触件504。
在形成第一层接触件504之后，在第一ILD层503的上方沉积第二ILD层505。可使用与形成第一层接触件504所使用的类似的适宜技术来形成穿过第二ILD层505的第二层接触件506和栅极接触件508，为省略不必要的重复在此不再赘述。
图6示出了根据一实施例的ROM单元的布局图。布局图包括第一有源区642和第二有源区644。根据一实施例，第一有源区642和第二有源区644是突起在半导体衬底表面上方的鳍状结构。如图6所示，第一有源区642和第二有源区644平行形成。第一栅极区602和第二栅极区604平行形成。另外，栅极区例如栅极区604和有源区例如第一有源区642是互相垂直的。在栅极区(例如，栅极区604)和有源区(例如，有源区642)的交叉点形成晶体管。
根据一实施例，ROM单元600的第一传输晶体管形成在第二栅极区604和第一有源区642的交叉点。同样地，ROM单元600的第二传输晶体管形成在第二栅极区604和第二有源区644的交叉点。第一传输晶体管和第二传输晶体管平行连接以形成ROM单元600的传输晶体管。另外，第一隔离晶体管形成在第一栅极区602和第一有源区642的交叉点。应注意到，根据一实施例，第一传输晶体管的源极电连接到第一隔离晶体管的漏极。同样地，第二隔离晶体管形成在第一栅极区602和第二有源区644的交叉点。应注意到，根据一实施例，第二传输晶体管的源极电连接到第二隔离晶体管的漏极。
ROM单元600可包括平行连接的多个传输晶体管。根据一实施例，ROM单元600的传输元件可包括平行连接的两个传输晶体管。如图6所示，第一传输晶体管由第一鳍状件实现，所述第一鳍状件包括第一传输晶体管的漏极、源极和沟道区。同样地，第二传输晶体管由第二鳍状件实现，所述第二鳍状件包括第二传输晶体管的漏极，源极和通道区。
ROM单元600是双接触结构。可在ROM单元600的衬底上方形成两个互连层M1和M2。如图6所示，第一互连层M1由虚线所示的矩形示出。ROM单元600的位线612和第一VSS线614形成在第一互连层M1中。与位线形成在上面的互连层例如第二互连层M2中的传统ROM单元制造技术相比，图6所示的在第一互连层M1中形成位线612的结构可进一步减少耦合电容。在位线具有减少耦合电容的一个优点是因此可提高ROM单元600的感应速度和功能的优点。
第二互连层M2由虚线及点所示的矩形示出。该ROM单元600的字线和第二VSS线形成在第二互连层M2中。形成的字线和第二VSS线是平行的。另外，第二VSS线电连接到第一VSS线。根据图1所示的示意图，在传输晶体管的漏极和位线BL之间有连接。在图6中，这样的连接由第一层接触件622、第二层接触件624和第一通孔626来实现。
第一层接触件622连接到两个传输晶体管的漏极。第一层接触件632连接到两个传输晶体管的源极。如图6所示，尽管第二层接触件624形成在第一层接触件622的上方，第二层接触件624未与第一层接触件622对准。相反，在第一层接触件622和第二层接触件624之间有偏移，也称为偏置。尤其是，第二层接触件624向左偏移(即偏置)预确定的长度。根据一实施例，预确定的长度在大约第二层接触件624长度的四分之一到大约第二层接触件624长度的三分之一范围内。
第一传输晶体管和第二传输晶体管的源极通过编码结构连接到VSS。根据一实施例，VSS线形成在第一互连层M1中。当ROM单元600被预先确定为存储“截止”状态时，第二层接触件和它相对应的在第一互连层M1中的VSS线之间不形成第一通孔。与此相反，当ROM单元600被预先确定为存储“导通”状态时，第二层接触件和它相对应的在第一互连层M1中的VSS线之间形成第一通孔。
根据一实施例，图6中的ROM单元600属于“导通”状态。尤其是，在第二层接触件634和第一互连结构层M1中的第一VSS线614之间形成有第一通孔636。如图6所示，第二层接触件634没有与第一层接触件632对准。相反，在第一层接触件632和第二层接触件634之间有偏移。尤其是，第二层接触件634向右偏移预确定的长度。根据一实施例，预确定的长度在大约第二层接触件634长度的四分之一到大约第二层接触件634长度的三分之一的范围内。
在第一层接触件(例如，第一层接触件622)和它相对应的第二层接触件(例如，第二层接触件624)之间具有偏移的一个优点在于偏移为两个相邻的第二层接触件(例如，第二层接触件624和第二层接触件634)允许更多的布局边缘。另外，与第二层接触件634的偏移相比，第二层接触件624向相反的方向偏移。在相反方向的偏移为两个相邻的第二层接触件允许更多的布局边缘，以致可获得高密度ROM集成电路。
图7示出了根据一实施例的ROM阵列的布局图。ROM阵列700具有两列两行。图7中的每一ROM单元与图6所示的ROM单元600相似，除了两个相邻的传输晶体管可共享漏极外。为简单起见，图案仅示出了每一ROM单元的传输晶体管。如图7所示，单元1-2的传输晶体管和单元1-1的传输晶体管共享漏极。同样地，单元2-2的传输晶体管和单元2-1的传输晶体管共享漏极。
ROM阵列700可包括四个ROM单元600。ROM单元600的其它元件在上面参考图6已描述，因而在此不再赘述。根据一实施例，在单元1-2的第二层接触件的上方形成有编码通孔(codingvia)。因而，逻辑状态“1”储存在单元1-2中。同样地，单元1-1的逻辑状态是“1”，因为在第二层接触件上方形成有编码通孔。相反地，在单元2-2和单元1-1的第二层接触件的上方未形成编码通孔。因此，逻辑状态“0”储存在单元2-2和单元1-1中。表702详细地示出了ROM阵列700中的每个ROM单元的逻辑状态。
图8示出了根据另一实施例的ROM单元的布局图。图8中的ROM单元800与图6所示的ROM单元600相似，除了有三个平行连接的传输晶体管以及使用了字线带结构以进一步提高ROM单元的功能和速度之外。如图8所示，可具有在衬底表面上方突起的三个鳍状结构。结果形成了三个传输晶体管。这三个传输晶体管可平行连接而形成ROM单元800的传输晶体管。
字线带结构802包括栅极接触件、第一通孔、第一金属线和第二通孔(未分别示出，但在图5中示出了)。字线带结构802为形成在第二连接层M2中的字线以及ROM单元800的传输晶体管的栅极提供了低压降电连接。另外，两个水平方向相邻的传输晶体管可共享单一的字线带结构(未示出但在图9中示出了)。应注意的是，ROM单元800可以是如图4所示的单接触结构。
图9示出了根据一实施例的ROM阵列的布局图。图9的每个ROM单元与图8中所示的ROM单元800相似，因而在此不再赘述。ROM阵列900具有两列两行的ROM单元。根据一实施例，在单元1-2的第一层接触件的上方形成有编码通孔。编码通孔将传输晶体管的源极与VSS线VSS_n连接。因此，逻辑状态“1”存储在单元1-2中。同样地，单元2-2和单元1-1具有逻辑状态“1”，因为两个编码通孔分别应用于单元2-2和单元1-1。相反地，在单元2-1的第一层接触件的上方未形成编码通孔。因而，逻辑状态“0”存储在单元2-1中。表902详细地示出ROM阵列900的每个ROM单元的逻辑状态。
图10示出了根据另一实施例的ROM阵列的布局图。ROM阵列1000与如图9所示的ROM阵列900相似，除VSS线VSS_n+1和位线BL_n+1交换了它们的位置之外。ROM阵列1000具有两列两行ROM单元。表1002详细示出了ROM阵列1000中每个ROM单元的逻辑状态。
图11示出了根据一实施例的五列三行ROM阵列的布局图。图11中每个ROM单元与图8中所示的ROM单元800相似，因而在此不再赘述。ROM阵列1100具有五列三行ROM单元。如图11所示，两个水平方向相邻的ROM单元共享一个字线带结构。
图12示出了根据另一实施例的五列三行ROM阵列的布局图。ROM阵列1200与图11所示的ROM阵列1100相似，除了在共享一字线带结构的一对ROM单元中，与图11所示的ROM阵列1100相比，第二ROM单元的VSS线和位线交换了它们的位置之外。
图13示出了根据另一实施例的ROM阵列的布局图。ROM阵列1300包括两个ROM单元1302和1304。上部ROM单元1302和底部ROM单元1304被具有栅极1306的隔离晶体管而分隔。根据一实施例，上部ROM单元1302和底部ROM单元1304具有存储在两个ROM单元中的相同逻辑，即逻辑状态“1”。如此，有两个编码通孔分别形成在上部ROM单元1302和底部ROM单元1304中。
如图13所示，连接到上部ROM单元1302漏极的第一通孔与连接到底部ROM单元1304漏极的第一通孔垂直对准。连接到上部ROM单元1302源极的编码通孔未与连接到底部ROM单元1304源极的编码通孔对准。更具体地，上部ROM单元1302的编码通孔偏移到左边，而底部ROM单元1304的编码通孔偏移到右边。上部编码通孔和底部编码通孔的分离有助于产生更多布局边缘。因此，上部编码通孔和底部编码通孔可通过单一的光刻图案化步骤例如由多个光刻步骤组成的第一步光刻图案化步骤来形成。应注意到，第一层通孔可通过多个光刻图案化步骤来形成。
图14详细示出了根据一实施例的如图13所示的ROM阵列的布局图。ROM阵列1400具有一列两行。第一行中的ROM单元的编码通孔未与第二行中的ROM单元的编码通孔对准。相反，第一行中的ROM单元的编码通孔向左偏移，而第二行中的ROM单元的编码通孔向右偏移。图14还示出了位线的接合焊盘(landpad)以及第一VSS线可形成在第一互连层M1中。在第二互连层M2中形成位线和第二字线。应注意到，第一VSS线和第二VSS线通过第二通孔而互相电连接。在第三互连层M3中形成字线。每个传输晶体管的漏极通过由第一层接触件、第一通孔和第二通孔形成的传导路径而连接到位线。
图15示出了根据另一实施例的ROM阵列的布局图。ROM阵列1500与图13中所示的ROM阵列1300相似，除了ROM阵列1500包括第二层接触件并且第二层接触件件具有偏移之外。尤其是，在第一传输晶体管的漏极上方形成的第二层接触件1502与在第二传输晶体管的漏极上方形成的第二层接触件1504相互对准。然而，如图15所示，在第一传输晶体管的源极上方形成的第二层接触件1506未与在第二传输晶体管的源极上方形成的第二层接触件1508相互对准。在第一行中的ROM单元的源极上方形成的第二层接触件1506向左偏移。在第二行中的ROM单元的源极上方形成的第二层接触件1508向右偏移。结果，可进一步提高ROM集成电路的密度。
图16详细示出了根据一实施例的如图15中所示的ROM阵列的布局图。ROM阵列1600具有一列和两行。ROM阵列1600的系统配置与ROM阵列1400相似，因而在此不再赘述。第一行中的ROM单元的编码通孔未与第二行中的ROM单元的编码通孔对准。相反，在第一行中的ROM单元的编码通孔向左偏移，而在第二行中的ROM单元的编码通孔向右偏移。另外，在第一行中的ROM单元的源极上方形成的第二层接触件向左偏移。在第二行中的ROM单元的源极上方形成的第二层接触件向右偏移。结果，相邻两个第二层接触件之间的间距更宽。
尽管已经详细地描述了本发明及其优点，但应该理解为，在不背离所附权利要求限定的本发明主旨和范围的情况下，可以做各种不同的改变，替换和更改。
而且，本申请的范围并不旨在仅限于本说明书中描述的工艺、机器、制造，材料组分、器件、方法和步骤的特定实施例。作为本领域普通技术人员从说明书中应理解，根据本发明现有或今后开发的基本与在此描述的相应实施例相比实现相同的功能或者获得相同结果的工艺、机器、制造，材料组分、装置、方法或步骤也可以使用。因此，所附权利要求旨在将这样的工艺、机器、制造、材料组分、器件、方法或步骤包括在范围内。

Claims (17)

1.一种只读存储器件，包括：
第一第一层接触件，形成在存储单元中的晶体管的第一有源区上；
第一第二层接触件，形成在所述第一第一层接触件上，其中所述第一第二层接触件以第一方向相对于所述第一第一层接触件偏移；
第二第一层接触件，形成在所述存储单元中的所述晶体管的第二有源区上，其中所述第二第一层接触件与所述第一第一层接触件对准，以及
第二第二层接触件，形成在所述第二第一层接触件上，其中所述第二第二层接触件以第二方向相对于所述第二第一层接触件偏移，以及其中所述第一方向与所述第二方向相反。
2.根据权利要求1所述的器件，其中所述晶体管是只读存储器(ROM)单元的传输晶体管。
3.根据权利要求1所述的器件，其中所述第一有源区、所述第二有源区以及在所述第一有源区和所述第二有源区之间的沟道形成在衬底的表面上方突起的鳍状结构。
4.根据权利要求1所述的器件，其中：
所述第一有源区是所述晶体管的漏极；以及
所述第二有源区是所述晶体管的源极。
5.根据权利要求1所述的器件，还包括：
第一第一层通孔，形成在所述第一第二层接触件上；
第二第一层通孔，形成在所述第二第二层接触件上，其中所述第二第一层通孔用作ROM单元的编码层；
第一互连层，形成在所述第一第一层通孔和所述第二第一层通孔上方；
位线，形成在所述第一互连层中；以及
VSS线，形成在所述第一互连层中，其中所述VSS线和所述位线被平行布线。
6.根据权利要求5所述的器件，还包括：
第二层通孔，形成在所述第一互连层上方；
第二互连层，形成在所述第二层通孔上方；以及
字线，形成在所述第二互连层中，其中所述字线通过所述第二层通孔连接到所述晶体管的栅极。
7.根据权利要求6所述的器件，其中：
所述第一有源区通过由所述第一第一层接触件、所述第一第二层接触件和第一第一层通孔形成的第一传导沟道电连接到所述位线。
8.一种只读存储器系统，包括：
第一存储单元，包括：
第一传输晶体管，包括：
第一漏极，通过由第一第一层接触件和第一第一层通孔形成的第一传导路径电连接到第一位线，其中所述第一位线形成在第一互连层中；
第一栅极，通过字线带结构连接到第一字线，其中所述第一字线位于在所述第一互连层上方形成的第二互连层中；以及
第一源极，通过第一编码层连接到第一VSS线；
其中，所述第一存储单元还包括：
第一第二层接触件，形成在所述第一第一层接触件上方，并且，所述第一第二层接触件以第一方向相对于所述第一第一层接触件偏移；
第二第一层接触件，形成在所述第一源极上方，并且所述第二第一层接触件与所述第一第一层接触件对准；
第二第二层接触件，形成在所述第二第一层接触件上方，并且，所述第二第二层接触件以第二方向相对于所述第二第一层接触件偏移，其中所述第一方向与所述第二方向相反；以及
第二存储单元，与所述第一存储单元水平相邻，其中所述第二存储单元包括第二传输晶体管，所述第二传输晶体管具有通过所述字线带结构连接到所述第一字线的第二栅极。
9.根据权利要求8所述的系统，其中：
所述第一位线和所述第一VSS线形成在第一互连层中；以及
所述第一位线和所述第一VSS线被平行布线。
10.根据权利要求9所述的系统，还包括：
第二互连层，形成在所述第一互连层上方，其中所述第一字线形成在所述第二互连接层中。
11.根据权利要求8所述的系统，其中所述字线带结构包括：
第一栅极接触件，电连接到所述第一栅极和所述第二存储单元的第二传输晶体管的第二栅极；
第二第一层通孔，电连接到所述第一栅极接触件；
第一金属线，形成在所述第一互连层中并且电连接到所述第二第一层通孔；以及
第一第二层通孔，电连接到所述第一金属线。
12.一种存储器阵列，包括：
第一存储单元，包括第一传输晶体管，其中所述第一传输晶体管包括：
第一漏极，通过第一第一层接触件、第一第二层接触件和第一第一层通孔连接到第一位线；以及
第一源极，通过第二第一层接触件、第二第二层接触件和第一编码通孔连接到第一VSS线；以及
第二存储单元，包括第二传输晶体管，其中所述第二传输晶体管包括：
第二漏极，通过第三第一层接触件、第三第二层接触件和第二第一层通孔连接到第二位线；以及
第二源极，通过第四第一层接触件、第四第二层接触件和第二编码通孔连接到第二VSS线，其中所述第一第一层通孔与所述第二第一层通孔垂直对准，以及其中所述第一编码通孔以第一方向相对于所述第一第一层通孔水平偏移，以及所述第二编码通孔以第二方向相对于所述第二第一层通孔水平偏移。
13.根据权利要求12所述的存储器阵列，其中：
所述第一存储单元被形成为与所述第二存储单元相邻；以及
所述第二存储单元和所述第一存储单元被隔离晶体管分隔开。
14.根据权利要求12所述的存储器阵列，其中：
所述第一方向与所述第二方向相反。
15.根据权利要求12所述的存储器阵列，其中所述第一源极被形成为与所述第二源极相邻，以及所述第一源极和所述第二源极被隔离晶体管分隔开。
16.根据权利要求15所述的存储器阵列，其中：
所述第二第二层接触件以第三方向相对于所述第二第一层接触件偏移；以及
所述第三第二层接触件以第四方向相对于所述第三第一层接触件偏移。
17.根据权利要求16所述的存储器阵列，其中：
所述第三方向与所述第四方向相反。
CN201310000990.4A 2012-03-19 2013-01-04 用于rom单元的器件 Active CN103325418B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/423,968 US8750011B2 (en) 2012-03-19 2012-03-19 Apparatus for ROM cells
US13/423,968 2012-03-19

Publications (2)

Publication Number Publication Date
CN103325418A CN103325418A (zh) 2013-09-25
CN103325418B true CN103325418B (zh) 2016-06-22

Family

ID=49157454

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310000990.4A Active CN103325418B (zh) 2012-03-19 2013-01-04 用于rom单元的器件

Country Status (3)

Country Link
US (1) US8750011B2 (zh)
KR (1) KR101420494B1 (zh)
CN (1) CN103325418B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8743580B2 (en) * 2012-03-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US9024418B2 (en) 2013-03-14 2015-05-05 Qualcomm Incorporated Local interconnect structures for high density
US9318476B2 (en) 2014-03-03 2016-04-19 Qualcomm Incorporated High performance standard cell with continuous oxide definition and characterized leakage current
US9276108B2 (en) * 2014-06-26 2016-03-01 Taiwan Semiconductor Manufacturing Company Limited Memory cell array and cell structure thereof
US9269405B1 (en) * 2014-11-04 2016-02-23 Mediatek Inc. Switchable bit-line pair semiconductor memory
KR102168302B1 (ko) * 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
US9478492B2 (en) 2015-01-20 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having slot via and method of forming the same
US9911727B2 (en) 2015-03-16 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
US9536964B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US9653281B2 (en) * 2015-06-22 2017-05-16 Qualcomm Incorporated Structure and method for tunable memory cells including fin field effect transistors
US9710589B2 (en) 2015-06-24 2017-07-18 Advanced Micro Devices, Inc. Using a cut mask to form spaces representing spacing violations in a semiconductor structure
KR20180061478A (ko) 2016-11-28 2018-06-08 삼성전자주식회사 반도체 소자
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
US10692808B2 (en) 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing
US11437389B2 (en) * 2020-03-06 2022-09-06 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521206A (zh) * 2008-02-28 2009-09-02 台湾积体电路制造股份有限公司 只读内存单元阵列结构
CN102034549A (zh) * 2009-09-24 2011-04-27 台湾积体电路制造股份有限公司 半导体存储器单元阵列以及半导体只读存储器单元阵列

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316801B1 (en) * 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
EP1318552A1 (en) * 2001-12-05 2003-06-11 STMicroelectronics S.r.l. Small area contact region, high efficiency phase change memory cell and fabrication method thereof
JP2003303497A (ja) * 2002-04-08 2003-10-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
US6909131B2 (en) * 2003-05-30 2005-06-21 Macronix International Co., Ltd. Word line strap layout structure
JP5583320B2 (ja) * 2007-12-05 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 半導体ウエハ及びその製造方法
WO2010114687A1 (en) * 2009-03-30 2010-10-07 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521206A (zh) * 2008-02-28 2009-09-02 台湾积体电路制造股份有限公司 只读内存单元阵列结构
CN102034549A (zh) * 2009-09-24 2011-04-27 台湾积体电路制造股份有限公司 半导体存储器单元阵列以及半导体只读存储器单元阵列

Also Published As

Publication number Publication date
US8750011B2 (en) 2014-06-10
CN103325418A (zh) 2013-09-25
KR20130106252A (ko) 2013-09-27
US20130242633A1 (en) 2013-09-19
KR101420494B1 (ko) 2014-07-16

Similar Documents

Publication Publication Date Title
CN103325418B (zh) 用于rom单元的器件
CN103367367B (zh) 用于高速rom单元的装置
US10867996B2 (en) ROM chip manufacturing structures having shared gate electrodes
TW543087B (en) Semiconductor device
US9640444B2 (en) Semiconductor device and method of fabricating the same
US9324720B2 (en) Meander line resistor structure
US20130094273A1 (en) 3d memory and decoding technologies
KR101356329B1 (ko) 가변 미앤더 라인 저항
US8456888B2 (en) Semiconductor memory device including variable resistance elements and manufacturing method thereof
US11271038B2 (en) Semiconductor devices
US10411018B2 (en) SRAM memory cell and SRAM memory with conductive interconnect
US10658010B2 (en) Apparatus for high speed ROM cells
EP3819944B1 (en) Embedded mram structure and method of fabricating the same
KR101155093B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant