JP2003303497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003303497A JP2003303497A JP2002104597A JP2002104597A JP2003303497A JP 2003303497 A JP2003303497 A JP 2003303497A JP 2002104597 A JP2002104597 A JP 2002104597A JP 2002104597 A JP2002104597 A JP 2002104597A JP 2003303497 A JP2003303497 A JP 2003303497A
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Abstract
(57)【要約】
【課題】 メモリセル当りの記憶密度を高めながら、記
憶情報のデータ入手からＲＯＭ出荷までのＴＡＴを短縮
することができる半導体記憶装置を提供する。 【解決手段】 ドライブ部のトランジスタ群に対して、
拡散工程の中の最終に近いコンタクト窓形成工程で、コ
ンタクト窓３９における接続孔を通じたトランジスタと
ボディ電位用電源配線３７との接続によって、トランジ
スタの特性をエンハンスメント型にするかデプレッショ
ン型にするかを選択することにより、メモリセルへの記
憶情報の書き込みを行うことを可能にする。
憶情報のデータ入手からＲＯＭ出荷までのＴＡＴを短縮
することができる半導体記憶装置を提供する。 【解決手段】 ドライブ部のトランジスタ群に対して、
拡散工程の中の最終に近いコンタクト窓形成工程で、コ
ンタクト窓３９における接続孔を通じたトランジスタと
ボディ電位用電源配線３７との接続によって、トランジ
スタの特性をエンハンスメント型にするかデプレッショ
ン型にするかを選択することにより、メモリセルへの記
憶情報の書き込みを行うことを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶情報に対して
読み出し専用の複数のメモリセルを有するマスクＲＯＭ
構成の半導体記憶装置に関するものである。
読み出し専用の複数のメモリセルを有するマスクＲＯＭ
構成の半導体記憶装置に関するものである。
【０００２】
【従来の技術】図４は従来の半導体記憶装置の構成を示
す回路図（図４（ａ））と内部動作を示すタイミングチ
ャート（図４（ｂ））であり、図５は図４の回路構成を
半導体基板表面で実現した場合のレイアウト図である。
す回路図（図４（ａ））と内部動作を示すタイミングチ
ャート（図４（ｂ））であり、図５は図４の回路構成を
半導体基板表面で実現した場合のレイアウト図である。
【０００３】図４（ａ）において、１はビット線（ＢＬ
０）、２は複数のワード線群（ＷＬ０〜ＷＬ３）、３は
ビット線１をプリチャージするためのプリチャージ信号
が印加されるプリチャージ信号線（ＰＲＥ）、４はメモ
リセルを構成するエンハンスメント型ＮＭＯＳトランジ
スタ、５はメモリセルを構成するデプレッション型ＮＭ
ＯＳトランジスタ、６はビット線１をプリチャージする
ためのプリチャージトランジスタである。
０）、２は複数のワード線群（ＷＬ０〜ＷＬ３）、３は
ビット線１をプリチャージするためのプリチャージ信号
が印加されるプリチャージ信号線（ＰＲＥ）、４はメモ
リセルを構成するエンハンスメント型ＮＭＯＳトランジ
スタ、５はメモリセルを構成するデプレッション型ＮＭ
ＯＳトランジスタ、６はビット線１をプリチャージする
ためのプリチャージトランジスタである。
【０００４】また、図５において、７はメタル配線で構
成されるビット線、８はメタル配線で構成される複数の
ワード線群、９はメタル配線で構成されるビット線７用
のプリチャージ信号線、１０はメタル配線で構成される
電源線（ＶＤＤ印加用）、１１はメタル配線で構成され
る接地線（ＶＳＳ印加用）、１２はＮＭＯＳトランジス
タを構成するＳｉ基板上の活性化層、１３はトランジス
タのゲートを構成するポリシリコン電極、１４はＮＭＯ
Ｓトランジスタをデプレッション型にするためのチャネ
ル注入層、１５はトランジスタのソース・ドレインとメ
タル配線層とを接続するためにコンタクト窓、１６はト
ランジスタのゲート電極とメタル配線層とを接続するた
めにコンタクト窓である。
成されるビット線、８はメタル配線で構成される複数の
ワード線群、９はメタル配線で構成されるビット線７用
のプリチャージ信号線、１０はメタル配線で構成される
電源線（ＶＤＤ印加用）、１１はメタル配線で構成され
る接地線（ＶＳＳ印加用）、１２はＮＭＯＳトランジス
タを構成するＳｉ基板上の活性化層、１３はトランジス
タのゲートを構成するポリシリコン電極、１４はＮＭＯ
Ｓトランジスタをデプレッション型にするためのチャネ
ル注入層、１５はトランジスタのソース・ドレインとメ
タル配線層とを接続するためにコンタクト窓、１６はト
ランジスタのゲート電極とメタル配線層とを接続するた
めにコンタクト窓である。
【０００５】以上のように構成された従来の半導体記憶
装置について、その動作を図４（ｂ）のタイミングチャ
ートを基に説明する。なおここでは、例えば１メモリセ
ル当り１６ビットのデータが書き込まれる読み出し専用
メモリ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ、以下ＲＯＭ
という）である場合について説明する。
装置について、その動作を図４（ｂ）のタイミングチャ
ートを基に説明する。なおここでは、例えば１メモリセ
ル当り１６ビットのデータが書き込まれる読み出し専用
メモリ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ、以下ＲＯＭ
という）である場合について説明する。
【０００６】読み出し動作開始前のビット線ＢＬ０は、
読み出し動作開始前まではビット線プリチャージ信号Ｐ
ＲＥによって、電源電圧ＶＤＤにプリチャージされて”
Ｈ”状態になっている。ＲＯＭ外部からアドレス信号が
入力されると、そのアドレス信号に応じて、図示しない
デコーダ回路によって、ワード線信号ＷＬ０〜ＷＬ３の
状態が決定される。
読み出し動作開始前まではビット線プリチャージ信号Ｐ
ＲＥによって、電源電圧ＶＤＤにプリチャージされて”
Ｈ”状態になっている。ＲＯＭ外部からアドレス信号が
入力されると、そのアドレス信号に応じて、図示しない
デコーダ回路によって、ワード線信号ＷＬ０〜ＷＬ３の
状態が決定される。
【０００７】例えば、４ビットのアドレス信号によって
ワード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，０，１）となった場合は、デプレッション型
トランジスタと、”Ｈ”になるＷＬ０で制御されるエン
ハンスメント型トランジスタ４とは導通するが、”Ｌ”
のままであるＷＬ２で制御されるエンハンスメント型ト
ランジスタは導通しないために、プリチャージされたビ
ット線１は”Ｈ”状態を維持することになり、結果とし
てデータ”１”を出力することになる。
ワード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，０，１）となった場合は、デプレッション型
トランジスタと、”Ｈ”になるＷＬ０で制御されるエン
ハンスメント型トランジスタ４とは導通するが、”Ｌ”
のままであるＷＬ２で制御されるエンハンスメント型ト
ランジスタは導通しないために、プリチャージされたビ
ット線１は”Ｈ”状態を維持することになり、結果とし
てデータ”１”を出力することになる。
【０００８】次に、４ビットのアドレス信号によってワ
ード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，１，０）となった場合、２つのデプレッショ
ン型トランジスタと、同時に”Ｈ”となるＷＬ０および
ＷＬ２で制御される２つのエンハンスメント型トランジ
スタのすべてが導通するので、プリチャージされたビッ
ト線１は”Ｈ”状態から”Ｌ”状態に変化して、デー
タ”０”を出力することになる。
ード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，１，０）となった場合、２つのデプレッショ
ン型トランジスタと、同時に”Ｈ”となるＷＬ０および
ＷＬ２で制御される２つのエンハンスメント型トランジ
スタのすべてが導通するので、プリチャージされたビッ
ト線１は”Ｈ”状態から”Ｌ”状態に変化して、デー
タ”０”を出力することになる。
【０００９】このように記憶したい情報に応じて、４つ
のトランジスタの特性をそれぞれエンハンスメント型か
デプレッション型かに設定することで、データの書き込
みができ、４つのトランジスタに繋がる４本のワード線
の状態で決まる１６通り（＝２4）の組み合わせにデー
タを対応させることにより、１セル当り１６ビットの情
報を集積できるＲＯＭのメモリセルを構成することがで
きる。
のトランジスタの特性をそれぞれエンハンスメント型か
デプレッション型かに設定することで、データの書き込
みができ、４つのトランジスタに繋がる４本のワード線
の状態で決まる１６通り（＝２4）の組み合わせにデー
タを対応させることにより、１セル当り１６ビットの情
報を集積できるＲＯＭのメモリセルを構成することがで
きる。
【００１０】このようなＲＯＭのメモリセルを実現する
ためには、図４に示すようにビット線から接地電位まで
の間に直列に形成する４つのＮＭＯＳトランジスタの特
性をエンハンスメント型かデプレッション型かに作り分
ける必要がある。
ためには、図４に示すようにビット線から接地電位まで
の間に直列に形成する４つのＮＭＯＳトランジスタの特
性をエンハンスメント型かデプレッション型かに作り分
ける必要がある。
【００１１】通常は活性化層１２とゲート電極となるポ
リシリコン層１３とでエンハンスメント型ＮＭＯＳトラ
ンジスタが形成されるので、これをデプレッション型に
変えるには、トランジスタ領域にチャネル注入層１４を
設定して、トランジスタの特性を変化させる。
リシリコン層１３とでエンハンスメント型ＮＭＯＳトラ
ンジスタが形成されるので、これをデプレッション型に
変えるには、トランジスタ領域にチャネル注入層１４を
設定して、トランジスタの特性を変化させる。
【００１２】つまり、アドレス毎の書き込み情報をチャ
ネル注入層の有無に置き換えて、注入層形成用マスクデ
ータとしてチャネル注入用マスクを作成して、所定のメ
モリセルへのデータ書き込みを、チャネル注入工程で行
うことにより所望のデータが書き込まれるので、メモリ
セル当りの記憶情報密度を高めることが可能なＲＯＭが
実現される。
ネル注入層の有無に置き換えて、注入層形成用マスクデ
ータとしてチャネル注入用マスクを作成して、所定のメ
モリセルへのデータ書き込みを、チャネル注入工程で行
うことにより所望のデータが書き込まれるので、メモリ
セル当りの記憶情報密度を高めることが可能なＲＯＭが
実現される。
【００１３】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体記憶装置では、ＲＯＭのメモリセルへ
のデータ書き込みを、ＮＭＯＳトランジスタの特性をエ
ンハンスメント型かデプレッション型かにするためのチ
ャネル注入層の形成工程で行う必要があり、このチャネ
ル注入工程は、ＲＯＭの製造工程において、トランジス
タ形成用の活性化層を形成した後からゲート電極を形成
するまでの間で実施される。
うな従来の半導体記憶装置では、ＲＯＭのメモリセルへ
のデータ書き込みを、ＮＭＯＳトランジスタの特性をエ
ンハンスメント型かデプレッション型かにするためのチ
ャネル注入層の形成工程で行う必要があり、このチャネ
ル注入工程は、ＲＯＭの製造工程において、トランジス
タ形成用の活性化層を形成した後からゲート電極を形成
するまでの間で実施される。
【００１４】このために、ＲＯＭへの書き込みデータを
作成してから実際のデバイスとして実現されるまでの時
間であるターンアラウンドタイム（以下、ＴＡＴとい
う）が長くなるという問題点を有していた。
作成してから実際のデバイスとして実現されるまでの時
間であるターンアラウンドタイム（以下、ＴＡＴとい
う）が長くなるという問題点を有していた。
【００１５】また、書き込みデータの修正が必要になっ
た場合でも、あらかじめ作りこんでおけるのがトランジ
スタ形成用の活性化層までであるので、このような場合
のＴＡＴについても短縮することが困難であるという問
題点も有していた。
た場合でも、あらかじめ作りこんでおけるのがトランジ
スタ形成用の活性化層までであるので、このような場合
のＴＡＴについても短縮することが困難であるという問
題点も有していた。
【００１６】本発明は、上記従来の問題点を解決するも
ので、メモリセル当りの記憶情報密度を向上しつつ、書
き込みデータを作成してから実際の製品デバイスとして
実現するまでのＴＡＴを十分に短縮することができる半
導体記憶装置を提供する。
ので、メモリセル当りの記憶情報密度を向上しつつ、書
き込みデータを作成してから実際の製品デバイスとして
実現するまでのＴＡＴを十分に短縮することができる半
導体記憶装置を提供する。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体記憶装置は、記憶情報に対して読み
出し専用の複数のメモリセルからなる半導体記憶装置で
あって、前記メモリセルを、ＳＯＩ基板と、前記ＳＯＩ
基板上に形成された複数のワード線と、前記複数のワー
ド線によりそれぞれ制御され前記記憶情報に対応してボ
ディ電位が印加される複数のトランジスタが、同一極性
方向に直列接続されて、そのソース端が接地電源に接続
されたドライブ部と、前記ドライブ部の前記直列接続さ
れたトランジスタのドレイン端に接続したビット線を予
めプリチャージするためのプリチャージトランジスタと
で構成したことを特徴とする。
めに本発明の半導体記憶装置は、記憶情報に対して読み
出し専用の複数のメモリセルからなる半導体記憶装置で
あって、前記メモリセルを、ＳＯＩ基板と、前記ＳＯＩ
基板上に形成された複数のワード線と、前記複数のワー
ド線によりそれぞれ制御され前記記憶情報に対応してボ
ディ電位が印加される複数のトランジスタが、同一極性
方向に直列接続されて、そのソース端が接地電源に接続
されたドライブ部と、前記ドライブ部の前記直列接続さ
れたトランジスタのドレイン端に接続したビット線を予
めプリチャージするためのプリチャージトランジスタと
で構成したことを特徴とする。
【００１８】以上により、ドライブ部のトランジスタ群
に対して、拡散工程の中の最終に近いコンタクト窓形成
工程で、コンタクト窓における接続孔を通じたトランジ
スタとボディ電位との接続によって、トランジスタの特
性をエンハンスメント型にするかデプレッション型にす
るかを選択することにより、メモリセルへの記憶情報の
書き込みを行うことができる。
に対して、拡散工程の中の最終に近いコンタクト窓形成
工程で、コンタクト窓における接続孔を通じたトランジ
スタとボディ電位との接続によって、トランジスタの特
性をエンハンスメント型にするかデプレッション型にす
るかを選択することにより、メモリセルへの記憶情報の
書き込みを行うことができる。
【００１９】
【発明の実施の形態】本発明の請求項１に記載の半導体
記憶装置は、記憶情報に対して読み出し専用の複数のメ
モリセルからなる半導体記憶装置であって、前記メモリ
セルを、ＳＯＩ基板と、前記ＳＯＩ基板上に形成された
複数のワード線と、前記複数のワード線によりそれぞれ
制御され前記記憶情報に対応してボディ電位が印加され
る複数のトランジスタが、同一極性方向に直列接続され
て、そのソース端が接地電源に接続されたドライブ部
と、前記ドライブ部の前記直列接続されたトランジスタ
のドレイン端に接続したビット線を予めプリチャージす
るためのプリチャージトランジスタとで構成する。
記憶装置は、記憶情報に対して読み出し専用の複数のメ
モリセルからなる半導体記憶装置であって、前記メモリ
セルを、ＳＯＩ基板と、前記ＳＯＩ基板上に形成された
複数のワード線と、前記複数のワード線によりそれぞれ
制御され前記記憶情報に対応してボディ電位が印加され
る複数のトランジスタが、同一極性方向に直列接続され
て、そのソース端が接地電源に接続されたドライブ部
と、前記ドライブ部の前記直列接続されたトランジスタ
のドレイン端に接続したビット線を予めプリチャージす
るためのプリチャージトランジスタとで構成する。
【００２０】請求項２に記載の半導体記憶装置は、請求
項１に記載の前記メモリセルを、前記ドライブ部のトラ
ンジスタに対して、ボディ電位を印加するためのボディ
電位用電源配線を有し、前記ボディ電位用電源配線に対
する前記トランジスタとの接続孔の有無により、前記ト
ランジスタへのボディ電位の印加を区別して記憶情報を
書き込むよう構成する。
項１に記載の前記メモリセルを、前記ドライブ部のトラ
ンジスタに対して、ボディ電位を印加するためのボディ
電位用電源配線を有し、前記ボディ電位用電源配線に対
する前記トランジスタとの接続孔の有無により、前記ト
ランジスタへのボディ電位の印加を区別して記憶情報を
書き込むよう構成する。
【００２１】請求項３に記載の半導体記憶装置は、請求
項２に記載の前記メモリセルのドライブ部のトランジス
タに対して、接続孔を介して与えられるボディ電位用電
源が、接地電位である構成とする。
項２に記載の前記メモリセルのドライブ部のトランジス
タに対して、接続孔を介して与えられるボディ電位用電
源が、接地電位である構成とする。
【００２２】請求項４に記載の半導体記憶装置は、請求
項２に記載の前記メモリセルのドライブ部のトランジス
タに対して、接続孔を介して与えられるボディ電位用電
源が、内部形成された電源回路で発生される構成とす
る。
項２に記載の前記メモリセルのドライブ部のトランジス
タに対して、接続孔を介して与えられるボディ電位用電
源が、内部形成された電源回路で発生される構成とす
る。
【００２３】これらの構成によると、ＳＯＩ基板上に形
成されたＮＭＯＳトランジスタに対して、ボディ電位固
定用のコンタクト窓を設ける場合と設けない場合とで、
トランジスタがターンオンするための閾値電圧（以下、
Ｖｔという）が大きく変化することを利用して、エンハ
ンスメント型トランジスタとデプレッション型トランジ
スタを作り分け、ボディ電位固定用のコンタクト窓の有
無によって、メモリセルに対する記憶情報の書き込みを
行うことを可能にする。
成されたＮＭＯＳトランジスタに対して、ボディ電位固
定用のコンタクト窓を設ける場合と設けない場合とで、
トランジスタがターンオンするための閾値電圧（以下、
Ｖｔという）が大きく変化することを利用して、エンハ
ンスメント型トランジスタとデプレッション型トランジ
スタを作り分け、ボディ電位固定用のコンタクト窓の有
無によって、メモリセルに対する記憶情報の書き込みを
行うことを可能にする。
【００２４】特に、請求項４に記載の構成によると、コ
ンタクト窓を介して与えるボディ電位を内部電源回路で
発生させるので、メモリセルの機能を実現するために、
デプレッション型の特性に対してエンハンスメント型の
特性を最適化することが、容易に実現することを可能に
する。
ンタクト窓を介して与えるボディ電位を内部電源回路で
発生させるので、メモリセルの機能を実現するために、
デプレッション型の特性に対してエンハンスメント型の
特性を最適化することが、容易に実現することを可能に
する。
【００２５】以下、本発明の実施の形態を示す半導体記
憶装置について、図面を参照しながら具体的に説明す
る。図１は本実施の形態の半導体記憶装置の構成を示す
回路図とその読み出し動作を示すタイミングチャートで
あり、図２は図１の回路構成を半導体基板表面で実現し
たレイアウト図であり、図３はＳＯＩ基板上に形成した
トランジスタのボディ電位固定用コンタクト窓の有無に
よるゲート−ソース間電圧（Ｖｇｓ）に対するドレイン
−ソース間電流の違いを示す特性説明図である。
憶装置について、図面を参照しながら具体的に説明す
る。図１は本実施の形態の半導体記憶装置の構成を示す
回路図とその読み出し動作を示すタイミングチャートで
あり、図２は図１の回路構成を半導体基板表面で実現し
たレイアウト図であり、図３はＳＯＩ基板上に形成した
トランジスタのボディ電位固定用コンタクト窓の有無に
よるゲート−ソース間電圧（Ｖｇｓ）に対するドレイン
−ソース間電流の違いを示す特性説明図である。
【００２６】図１において、２１はビット線（ＢＬ
０）、２２は複数のワード線群（ＷＬ０〜ＷＬ３）、２
３はビット線２１をプリチャージするためのプリチャー
ジ信号を供給するプリチャージ信号線（ＰＲＥ）、２４
はメモリセルを構成するボディ電位固定用コンタクト窓
有りのＮＭＯＳトランジスタ、２５はメモリセルを構成
するボディ電位固定用コンタクト窓無しのＮＭＯＳトラ
ンジスタ、２６はビット線をプリチャージするためのプ
リチャージトランジスタ、２７はボディ電位固定用コン
タクト窓有りのＮＭＯＳトランジスタ２４のボディ電極
にボディ電位を供給するためのボディ電位用電源配線で
ある。
０）、２２は複数のワード線群（ＷＬ０〜ＷＬ３）、２
３はビット線２１をプリチャージするためのプリチャー
ジ信号を供給するプリチャージ信号線（ＰＲＥ）、２４
はメモリセルを構成するボディ電位固定用コンタクト窓
有りのＮＭＯＳトランジスタ、２５はメモリセルを構成
するボディ電位固定用コンタクト窓無しのＮＭＯＳトラ
ンジスタ、２６はビット線をプリチャージするためのプ
リチャージトランジスタ、２７はボディ電位固定用コン
タクト窓有りのＮＭＯＳトランジスタ２４のボディ電極
にボディ電位を供給するためのボディ電位用電源配線で
ある。
【００２７】また、図２において、２８は第２層目のメ
タル配線で構成されるビット線、２９は第２層目のメタ
ル配線で構成される複数のワード線群、３０は第２層目
のメタル配線で構成されるビット線プリチャージ信号
線、３１は第２層目のメタル配線で構成される電源線
（ＶＤＤ供給用）、３２は第２層目のメタル配線で構成
される接地線（ＶＳＳ供給用）、３３はＮＭＯＳトラン
ジスタを構成するＳＯＩ基板上の活性化層、３４はトラ
ンジスタのゲートを構成するポリシリコン電極、３５は
トランジスタのソース・ドレインと第２層目のメタル配
線層とを接続するためのコンタクト窓、３６はトランジ
スタのゲート電極と第２層目のメタル配線層とを接続す
るためのコンタクト窓、３７は第１層目のメタル配線で
構成されるボディ電位用電源配線（Ｖｂｏｄｙ供給
用）、３８はトランジスタのボディ部（ボディ電極）と
同じ極性の拡散層、３９はボディ電位用電源配線３７と
拡散層３８とを接続するためのコンタクト窓である。
タル配線で構成されるビット線、２９は第２層目のメタ
ル配線で構成される複数のワード線群、３０は第２層目
のメタル配線で構成されるビット線プリチャージ信号
線、３１は第２層目のメタル配線で構成される電源線
（ＶＤＤ供給用）、３２は第２層目のメタル配線で構成
される接地線（ＶＳＳ供給用）、３３はＮＭＯＳトラン
ジスタを構成するＳＯＩ基板上の活性化層、３４はトラ
ンジスタのゲートを構成するポリシリコン電極、３５は
トランジスタのソース・ドレインと第２層目のメタル配
線層とを接続するためのコンタクト窓、３６はトランジ
スタのゲート電極と第２層目のメタル配線層とを接続す
るためのコンタクト窓、３７は第１層目のメタル配線で
構成されるボディ電位用電源配線（Ｖｂｏｄｙ供給
用）、３８はトランジスタのボディ部（ボディ電極）と
同じ極性の拡散層、３９はボディ電位用電源配線３７と
拡散層３８とを接続するためのコンタクト窓である。
【００２８】以上のように構成された本実施の形態の半
導体記憶装置について、その動作を以下に説明する。初
めに、図３に示すように、ＳＯＩ基板上に形成された個
々のトランジスタは、チャネルが形成されるボディ部が
絶縁膜によって分離されるために、Ｓｉ基板上に形成さ
れたトランジスタと異なってボディ部がフローティング
状態になる。このフローティング状態のトランジスタに
対して、ボディ部に接地電位を印可してボディ電位を固
定すると、実質的な基板電圧として作用するので、フロ
ーティング状態でのＶｔよりも更に高い値のＶｔに変化
する。
導体記憶装置について、その動作を以下に説明する。初
めに、図３に示すように、ＳＯＩ基板上に形成された個
々のトランジスタは、チャネルが形成されるボディ部が
絶縁膜によって分離されるために、Ｓｉ基板上に形成さ
れたトランジスタと異なってボディ部がフローティング
状態になる。このフローティング状態のトランジスタに
対して、ボディ部に接地電位を印可してボディ電位を固
定すると、実質的な基板電圧として作用するので、フロ
ーティング状態でのＶｔよりも更に高い値のＶｔに変化
する。
【００２９】つまり、図３に示すように、ゲート電圧Ｖ
ｇｓが０Ｖの場合に、フローティング状態のトランジス
タは導通してＩｄｓが流れるが、ボディ電位固定状態の
トランジスタでは導通せずにＩｄｓが流れないという状
態が作り出せる。
ｇｓが０Ｖの場合に、フローティング状態のトランジス
タは導通してＩｄｓが流れるが、ボディ電位固定状態の
トランジスタでは導通せずにＩｄｓが流れないという状
態が作り出せる。
【００３０】このようにして、従来のチャネル注入で実
現していたデプレッション型トランジスタとエンハンス
メント型トランジスタとの作り分けと等価なことを、ボ
ディ電位の固定の有無だけで実現することができる。こ
のトランジスタの作り分けを利用すれば、ボディ電位固
定用のコンタクト窓の有無によって記憶情報を与えるこ
とが可能となる。
現していたデプレッション型トランジスタとエンハンス
メント型トランジスタとの作り分けと等価なことを、ボ
ディ電位の固定の有無だけで実現することができる。こ
のトランジスタの作り分けを利用すれば、ボディ電位固
定用のコンタクト窓の有無によって記憶情報を与えるこ
とが可能となる。
【００３１】図１に示すように、読み出し動作開始前に
おいて、ビット線（ＢＬ０）２１は、読み出し動作開始
前まではビット線プリチャージ信号ＰＲＥによって、電
源電圧ＶＤＤにプリチャージされて”Ｈ”状態になって
いる。ＲＯＭ外部からアドレス信号が入力されると、そ
の信号に応じて、図示しないデコーダ回路によってワー
ド線信号ＷＬ０〜ＷＬ３の状態が決定される。
おいて、ビット線（ＢＬ０）２１は、読み出し動作開始
前まではビット線プリチャージ信号ＰＲＥによって、電
源電圧ＶＤＤにプリチャージされて”Ｈ”状態になって
いる。ＲＯＭ外部からアドレス信号が入力されると、そ
の信号に応じて、図示しないデコーダ回路によってワー
ド線信号ＷＬ０〜ＷＬ３の状態が決定される。
【００３２】例えば、４ビットのアドレス信号によって
ワード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，０，１）となった場合は、フローティング状
態トランジスタと、”Ｈ”になるＷＬ０で制御されるボ
ディ電位固定状態トランジスタは導通するが、”Ｌ”の
ままであるＷＬ２で制御されるボディ電位固定状態トラ
ンジスタは導通しないために、プリチャージされたビッ
ト線２１は”Ｈ”状態を維持することになり、結果とし
てデータ”１”を出力することになる。
ワード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，０，１）となった場合は、フローティング状
態トランジスタと、”Ｈ”になるＷＬ０で制御されるボ
ディ電位固定状態トランジスタは導通するが、”Ｌ”の
ままであるＷＬ２で制御されるボディ電位固定状態トラ
ンジスタは導通しないために、プリチャージされたビッ
ト線２１は”Ｈ”状態を維持することになり、結果とし
てデータ”１”を出力することになる。
【００３３】次に、４ビットのアドレス信号によってワ
ード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，１，０）となった場合、２つのフローティン
グ状態トランジスタと、同時に”Ｈ”となるＷＬ０およ
びＷＬ２で制御される２つのボディ電位固定状態トラン
ジスタのすべてが導通するので、プリチャージされたビ
ット線２１は”Ｈ”状態から”Ｌ”状態に変化して、デ
ータ”０”を出力することになる。
ード線信号が（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３）＝
（１，０，１，０）となった場合、２つのフローティン
グ状態トランジスタと、同時に”Ｈ”となるＷＬ０およ
びＷＬ２で制御される２つのボディ電位固定状態トラン
ジスタのすべてが導通するので、プリチャージされたビ
ット線２１は”Ｈ”状態から”Ｌ”状態に変化して、デ
ータ”０”を出力することになる。
【００３４】このように、記憶したい情報に応じて、４
つのトランジスタの特性をそれぞれボディ電位固定状態
にしたエンハンスメント型か、フローティング状態にし
たデプレッション型かに設定することにより、データの
書き込みができ、４つのトランジスタに繋がる４本のワ
ード線の状態で決まる１６通り（＝２4）の組み合わせ
にデータを対応させることで、１セル当り１６ビットの
情報を集積できるＲＯＭのメモリセルを構成することが
できる。
つのトランジスタの特性をそれぞれボディ電位固定状態
にしたエンハンスメント型か、フローティング状態にし
たデプレッション型かに設定することにより、データの
書き込みができ、４つのトランジスタに繋がる４本のワ
ード線の状態で決まる１６通り（＝２4）の組み合わせ
にデータを対応させることで、１セル当り１６ビットの
情報を集積できるＲＯＭのメモリセルを構成することが
できる。
【００３５】このようなＲＯＭのメモリセルを実現する
ためには、図２に示すように、ビット線から接地電位ま
での間に直列に形成する４つのＮＭＯＳトランジスタの
特性を、エンハンスメント型かデプレッション型かに作
り分ける必要がある。
ためには、図２に示すように、ビット線から接地電位ま
での間に直列に形成する４つのＮＭＯＳトランジスタの
特性を、エンハンスメント型かデプレッション型かに作
り分ける必要がある。
【００３６】通常は、活性化層３３とゲート電極となる
ポリシリコン層３４とでフローティング状態のデプレッ
ション型ＮＭＯＳトランジスタが形成されるので、これ
をエンハンスメント型に変えるには、拡散層３８からコ
ンタクト窓３９を介してボディ電位用電源配線３７を接
続することにより、トランジスタ領域のボディ部の電位
を固定してトランジスタの特性を変化させる。
ポリシリコン層３４とでフローティング状態のデプレッ
ション型ＮＭＯＳトランジスタが形成されるので、これ
をエンハンスメント型に変えるには、拡散層３８からコ
ンタクト窓３９を介してボディ電位用電源配線３７を接
続することにより、トランジスタ領域のボディ部の電位
を固定してトランジスタの特性を変化させる。
【００３７】つまり、アドレス毎の書き込み情報をボデ
ィ電位用電源配線に対するコンタクト窓の有無に置き換
えて、コンタクト窓形成用マスクデータとしてコンタク
ト窓用マスクを作成して、所定のメモリセルへのデータ
書き込みを拡散工程の中の最終に近いコンタクト窓形成
工程で行うことにより、所望のデータが書き込まれるの
で、メモリセル当りの記憶情報密度を高めながら、記憶
情報のデータ入手からＲＯＭ出荷までのＴＡＴを短縮す
ることが可能なＲＯＭを実現できる。
ィ電位用電源配線に対するコンタクト窓の有無に置き換
えて、コンタクト窓形成用マスクデータとしてコンタク
ト窓用マスクを作成して、所定のメモリセルへのデータ
書き込みを拡散工程の中の最終に近いコンタクト窓形成
工程で行うことにより、所望のデータが書き込まれるの
で、メモリセル当りの記憶情報密度を高めながら、記憶
情報のデータ入手からＲＯＭ出荷までのＴＡＴを短縮す
ることが可能なＲＯＭを実現できる。
【００３８】尚、本実施の形態では、メモリセルを構成
するトランジスタをＮＭＯＳとしたが、ＰＭＯＳトラン
ジスタでも同様なメモリセルを構成できる。また、本実
施の形態では、ボディ電位を固定するためのコンタクト
窓を第１層目のメタル配線に対するコンタクト窓で形成
するとしたが、ビット線およびワード線を第１層目のメ
タル配線で形成してボディ電位用電源配線を第２層目の
メタル配線で形成することで、ボディ電位固定用のコン
タクト窓の形成工程を更に最終工程に近づける構成にで
きる。
するトランジスタをＮＭＯＳとしたが、ＰＭＯＳトラン
ジスタでも同様なメモリセルを構成できる。また、本実
施の形態では、ボディ電位を固定するためのコンタクト
窓を第１層目のメタル配線に対するコンタクト窓で形成
するとしたが、ビット線およびワード線を第１層目のメ
タル配線で形成してボディ電位用電源配線を第２層目の
メタル配線で形成することで、ボディ電位固定用のコン
タクト窓の形成工程を更に最終工程に近づける構成にで
きる。
【００３９】さらに、本実施の形態では、ボディ電位用
電源配線としたものは、接地電源線で兼用した構成にで
きるほか、ＲＯＭ内に設けた内部電源回路からの出力を
使って、フローティング状態のトランジスタのデプレッ
ション型の特性に対して、最適化されたエンハンスメン
ト型の特性が得られるような構成にもできる。
電源配線としたものは、接地電源線で兼用した構成にで
きるほか、ＲＯＭ内に設けた内部電源回路からの出力を
使って、フローティング状態のトランジスタのデプレッ
ション型の特性に対して、最適化されたエンハンスメン
ト型の特性が得られるような構成にもできる。
【００４０】また、本実施の形態では、直列接続するト
ランジスタの数を４つとして１メモリセルあたり１６ビ
ットの情報を記憶するものを示したが、トランジスタ数
はこれに限らず、任意のものにした構成にできる。
ランジスタの数を４つとして１メモリセルあたり１６ビ
ットの情報を記憶するものを示したが、トランジスタ数
はこれに限らず、任意のものにした構成にできる。
【００４１】さらに、本実施の形態では、プリチャージ
トランジスタを、情報を記憶させるためのトランジスタ
と同じ極性のものとしたが、逆特性のトランジスタを使
ったような構成にもできる。
トランジスタを、情報を記憶させるためのトランジスタ
と同じ極性のものとしたが、逆特性のトランジスタを使
ったような構成にもできる。
【００４２】また、本実施の形態では、ゲート電極とし
てポリシリコンを用いたが、他の材料でゲート電極を形
成したような構成にもできる。
てポリシリコンを用いたが、他の材料でゲート電極を形
成したような構成にもできる。
【００４３】
【発明の効果】以上のように本発明によれば、ドライブ
部のトランジスタ群に対して、拡散工程の中の最終に近
いコンタクト窓形成工程で、コンタクト窓における接続
孔を通じたトランジスタとボディ電位との接続によっ
て、トランジスタの特性をエンハンスメント型にするか
デプレッション型にするかを選択することにより、メモ
リセルへの記憶情報の書き込みを行うことができる。
部のトランジスタ群に対して、拡散工程の中の最終に近
いコンタクト窓形成工程で、コンタクト窓における接続
孔を通じたトランジスタとボディ電位との接続によっ
て、トランジスタの特性をエンハンスメント型にするか
デプレッション型にするかを選択することにより、メモ
リセルへの記憶情報の書き込みを行うことができる。
【００４４】そのため、ドライブ部のトランジスタ群に
対して、拡散工程の中の最終に近く工程所要時間の短い
コンタクト窓形成工程で、コンタクト窓における接続孔
を通じたトランジスタとボディ電位との接続により、メ
モリセルへの記憶情報の書き込みを行うことができ、メ
モリセル当りの記憶情報密度を向上しつつ、書き込みデ
ータを作成してから実際の製品デバイスとして実現する
までのＴＡＴを十分に短縮することができる。
対して、拡散工程の中の最終に近く工程所要時間の短い
コンタクト窓形成工程で、コンタクト窓における接続孔
を通じたトランジスタとボディ電位との接続により、メ
モリセルへの記憶情報の書き込みを行うことができ、メ
モリセル当りの記憶情報密度を向上しつつ、書き込みデ
ータを作成してから実際の製品デバイスとして実現する
までのＴＡＴを十分に短縮することができる。
【図１】本発明の実施の形態の半導体記憶装置の構成を
示す回路図と内部動作を示すタイミングチャート
示す回路図と内部動作を示すタイミングチャート
【図２】同実施の形態の半導体記憶装置の構成を示すレ
イアウト図
イアウト図
【図３】同実施の形態の半導体記憶装置に用いるトラン
ジスタの特性説明図
ジスタの特性説明図
【図４】従来の半導体記憶装置の構成を示す回路図と内
部動作を示すタイミングチャート
部動作を示すタイミングチャート
【図５】同従来例の半導体記憶装置の構成を示すレイア
ウト図
ウト図
２１ ビット線
２２ ワード線
２３ プリチャージ信号線
２４ ボディ電位固定状態トランジスタ
２５ フローティング状態トランジスタ
２６ プリチャージトランジスタ
２７ ボディ電位用電源配線
２８ ビット線
２９ ワード線
３０ プリチャージ信号線
３１ 電源線
３２ 接地線
３３ 活性化層
３４ ゲート電極
３５ コンタクト窓
３６ コンタクト窓
３７ ボディ電位用電源配線
３８ 拡散層
３９ コンタクト窓
Claims (4)
- 【請求項１】 記憶情報に対して読み出し専用の複数の
メモリセルからなる半導体記憶装置であって、前記メモ
リセルを、ＳＯＩ基板と、前記ＳＯＩ基板上に形成され
た複数のワード線と、前記複数のワード線によりそれぞ
れ制御され前記記憶情報に対応してボディ電位が印加さ
れる複数のトランジスタが、同一極性方向に直列接続さ
れて、そのソース端が接地電源に接続されたドライブ部
と、前記ドライブ部の前記直列接続されたトランジスタ
のドレイン端に接続したビット線を予めプリチャージす
るためのプリチャージトランジスタとで構成したことを
特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルを、前記ドライブ部のト
ランジスタに対して、ボディ電位を印加するためのボデ
ィ電位用電源配線を有し、前記ボディ電位用電源配線に
対する前記トランジスタとの接続孔の有無により、前記
トランジスタへのボディ電位の印加を区別して記憶情報
を書き込むよう構成したことを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記メモリセルのドライブ部のトランジ
スタに対して、接続孔を介して与えられるボディ電位用
電源が、接地電位であることを特徴とする請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記メモリセルのドライブ部のトランジ
スタに対して、接続孔を介して与えられるボディ電位用
電源が、内部形成された電源回路で発生されることを特
徴とする請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104597A JP2003303497A (ja) | 2002-04-08 | 2002-04-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104597A JP2003303497A (ja) | 2002-04-08 | 2002-04-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303497A true JP2003303497A (ja) | 2003-10-24 |
Family
ID=29389743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104597A Pending JP2003303497A (ja) | 2002-04-08 | 2002-04-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003303497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101420494B1 (ko) * | 2012-03-19 | 2014-07-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｒｏｍ 셀을 위한 장치 |
-
2002
- 2002-04-08 JP JP2002104597A patent/JP2003303497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101420494B1 (ko) * | 2012-03-19 | 2014-07-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｒｏｍ 셀을 위한 장치 |
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