JPH10112185A

JPH10112185A - 半導体記憶装置のビット線プリチャージ回路

Info

Publication number: JPH10112185A
Application number: JP8263315A
Authority: JP
Inventors: Atsushi Semi; 淳瀬見
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-10-03
Filing date: 1996-10-03
Publication date: 1998-04-28
Anticipated expiration: 2016-10-03
Also published as: JP3449676B2; US5875139A

Abstract

(57)【要約】【課題】書き込み動作の場合に、ビット線ＢＩＴ，Ｂ
ＩＴバーをプリチャージレベルよりも高電位に変化させ
ることにより、寄生容量Ｃのカップリングによるビット
線ＢＩＴ，ＢＩＴバーの電位の低下によってメモリセル
ＭＲＣのデータが破壊されるのを防止することができる
半導体記憶装置のビット線プリチャージ回路を提供す
る。【解決手段】プリチャージ期間にビット線ＢＩＴ，Ｂ
ＩＴバーをＮＭＯＳトランジスタＮ1を介して電源ＶCC
に接続するプリチャージ回路１ａと、書き込み動作時の
プリチャージ期間の直後に、ビット線ＢＩＴ，ＢＩＴバ
ーをＰＭＯＳトランジスタＰ2を介して電源ＶCCに接続
するライトプリチャージ回路１ｂとを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マトリクス状に配
設したメモリセルに接続されるビット線をプリチャージ
する半導体記憶装置のビット線プリチャージ回路に関す
る。

【０００２】

【従来の技術】従来のＳＲＡＭ[Static Random Access
Memory]の構成例を図１０に示す。このＳＲＡＭには、
多数本のワード線ＷＬと多数対のビット線ＢＩＴ，ＢＩ
Ｔバーがそれぞれ行（ロウ）列（カラム）方向に配設さ
れている。また、各列Ｃｏｌのビット線ＢＩＴ，ＢＩＴ
バーには、それぞれ行数と同数個のメモリセルＭＲＣが
接続されている。そして、同一の列Ｃｏｌのビット線Ｂ
ＩＴ，ＢＩＴバーに接続されるこれらのメモリセルＭＲ
Ｃは、それぞれ異なるワード線ＷＬに接続され、異なる
列Ｃｏｌのビット線ＢＩＴ，ＢＩＴバーに接続されるメ
モリセルＭＲＣは、同一行に配置されたもの同士が同じ
ワード線ＷＬに接続される。ただし、図１０では、簡単
のため、２行分のワード線ＷＬ1，ＷＬ2と、２列分のビ
ット線ＢＩＴ1，ＢＩＴ1バー，ＢＩＴ2，ＢＩＴ2バーの
みを示し、第１列Ｃｏｌ1のビット線ＢＩＴ1，ＢＩＴ1
バーに接続された２個のメモリセルＭＲＣ1，ＭＲＣ2
と、第２列Ｃｏｌ2のビット線ＢＩＴ2，ＢＩＴ2バーに
接続された２個のメモリセルＭＲＣ3，ＭＲＣ4のみを示
す。また、同一行のメモリセルＭＲＣ1，ＭＲＣ3は、ワ
ード線ＷＬ1に接続され、メモリセルＭＲＣ2，ＭＲＣ4
は、ワード線ＷＬ2に接続されている。

【０００３】第１列Ｃｏｌ1のビット線ＢＩＴ1，ＢＩＴ
1バーは、それぞれ第１列Ｃｏｌ1の列選択回路３，３を
介してデータ線Ｄ1，Ｄ1バーに接続され、第２列Ｃｏｌ
2のビット線ＢＩＴ2，ＢＩＴ2バーは、それぞれ第２列
Ｃｏｌ2の列選択回路３，３を介してデータ線Ｄ2，Ｄ2
バーに接続されている。各列選択回路３は、列選択信号
ＹによってＯＮ／ＯＦＦを制御される１個のＮＭＯＳト
ランジスタ（ＮチャンネルのＭＯＳ−ＦＥＴ[Metal Oxi
de Semiconductor-Field Effect Transistor]）Ｎ11を
介してビット線ＢＩＴ，ＢＩＴバーとデータ線Ｄ1，Ｄ1
バーまたはデータ線Ｄ2，Ｄ2バーとを接続する回路であ
る。なお、列選択信号Ｙは、列Ｃｏｌを選択するための
列Ｃｏｌごとに異なる制御信号であり、第１列Ｃｏｌ1
の１対の列選択回路３，３は、同じ第１列Ｃｏｌ1の列
選択信号Ｙ1によって制御され、第２列Ｃｏｌ2の１対の
列選択回路３，３は、同じ第２列Ｃｏｌ2の列選択信号
Ｙ2によって制御されるようになっている。ここで、デ
ータ線Ｄ1，Ｄ1バーは、隣接するビット線ＢＩＴ１，Ｂ
ＩＴ１バーに、またデータ線Ｄ2，Ｄ2バーは、隣接する
ビット線ＢＩＴ２，ＢＩＴ２バーに接続されるようにな
っている。

【０００４】上記第１列Ｃｏｌ1のビット線ＢＩＴ1，Ｂ
ＩＴ1バーは、それぞれ第１列Ｃｏｌ1のビット線プリチ
ャージ回路１，１を介して電源ＶCCに接続され、第２列
Ｃｏｌ2のビット線ＢＩＴ2，ＢＩＴ2バーは、それぞれ
第２列Ｃｏｌ2のビット線プリチャージ回路１，１を介
して電源ＶCCに接続されている。各ビット線プリチャー
ジ回路１は、図１１に示すように、ドレインＤが電源Ｖ
CCに接続され、ソースＳが対応するビット線ＢＩＴ，Ｂ
ＩＴバーに接続され、ゲートＧにプリチャージ信号ＥＱ
0が入力される１個のＮＭＯＳトランジスタＮ1からな
る。したがって、各ビット線プリチャージ回路１は、プ
リチャージ信号ＥＱ0がＨレベル（電源電圧ＶCCレベ
ル）の場合に、ビット線ＢＩＴ，ＢＩＴバーを電源ＶCC
に接続することになる。また、図１０に示したように、
各列Ｃｏｌのビット線ＢＩＴ，ＢＩＴバーは、それぞれ
プリチャージ信号ＥＱ0によってＯＮ／ＯＦＦを制御さ
れるＮＭＯＳトランジスタＮ12を介して相互に接続され
ている。なお、プリチャージ信号ＥＱ0は、各列Ｃｏｌ
に共通の制御信号である。

【０００５】上記構成のＳＲＡＭは、書き込み動作や読
み出し動作が行われる前のプリチャージ期間にプリチャ
ージ信号ＥＱ0がＨレベルとなって、全ビット線ＢＩ
Ｔ，ＢＩＴバーがビット線プリチャージ回路１のＮＭＯ
ＳトランジスタＮ1を介し電源ＶCCに接続される。ただ
し、ＮＭＯＳトランジスタＮ1は、ゲートＧとソースＳ
との間の電位差がしきい値電圧Ｖth以上なければＯＮ状
態を維持できないので、ビット線ＢＩＴ，ＢＩＴバーの
電位は、電源電圧ＶCCよりもこのしきい値電圧Ｖthだけ
低い電圧までしかチャージされず、この電圧がプリチャ
ージレベルとなる。このＮＭＯＳトランジスタＮ1は、
基板バイアスなどの影響によりしきい値電圧Ｖthが大き
くなるので、例えば電源電圧ＶCCを４Ｖとすると、この
しきい値電圧Ｖthは約１．５Ｖとなる。したがって、プ
リチャージレベルは２．５Ｖ程度となり、電源電圧ＶCC
（４Ｖ）と接地ＧＮＤの電圧（０Ｖ）とのほぼ中間の電
圧となる。また、このプリチャージ信号ＥＱ0がＨレベ
ルになると、ＮＭＯＳトランジスタＮ12を介して各列Ｃ
ｏｌのビット線ＢＩＴ，ＢＩＴバーが相互に接続される
ので、これらの間のプリチャージレベルの電圧が均等化
（equalize）される。

【０００６】なお、本明細書で用いる「電源」および
「接地」の用語は、電源電圧から接地電圧を差し引いた
電位差が常に正となる関係を有する電源の対を意味する
ものとする。

【０００７】上記のようにして全ビット線ＢＩＴ，ＢＩ
Ｔバーのプリチャージが完了すると、ワード線ＷＬのい
ずれかをアクティブ（例えばＨレベル）にして行を選択
すると共に、列選択信号ＹのいずれかをＨレベルにして
列Ｃｏｌを選択することにより、データ線Ｄ1，Ｄ1バー
またはデータ線Ｄ2，Ｄ2バーに入力されたデータを選択
列Ｃｏｌのビット線ＢＩＴ，ＢＩＴバーを介して選択行
のメモリセルＭＲＣに書き込んだり、このメモリセルＭ
ＲＣから読み出したデータをビット線ＢＩＴ，ＢＩＴバ
ーを介してデータ線Ｄ1，Ｄ1バーまたはデータ線Ｄ2，
Ｄ2バーから出力させることができる。

【０００８】また、これらの書き込み動作や読み出し動
作において、いずれかのワード線ＷＬがアクティブにな
ると、このワード線ＷＬの行に配列された全列Ｃｏｌの
メモリセルＭＲＣがそれぞれのビット線ＢＩＴ，ＢＩＴ
バーに接続される。したがって、このビット線ＢＩＴ，
ＢＩＴバーに直前の書き込み動作や読み出し動作による
データが残っていると、メモリセルＭＲＣに記憶された
データの読み出しに長時間を要したり、場合によっては
このデータが破壊されるおそれがある。そこで、これら
の書き込み動作や読み出し動作の前に、上記ビット線プ
リチャージ回路１を用いて全ビット線ＢＩＴ，ＢＩＴバ
ーを電源ＶCCと接地ＧＮＤの電圧との中間のプリチャー
ジレベルにプリチャージする必要が生じる。

【０００９】

【発明が解決しようとする課題】ところが、例えば列Ｃ
ｏｌ1と列Ｃｏｌ2の隣接するビット線ＢＩＴ1バーとビ
ット線ＢＩＴ2との間には、図１０に示したような寄生
容量Ｃが生じる。このため、書き込み動作時に、列Ｃｏ
ｌ1が選択されビット線ＢＩＴ1バーの電位がデータの入
力によって急激に大きく変化すると、隣接する非選択の
ビット線ＢＩＴ2の電位も、この寄生容量Ｃの静電誘導
によるカップリングによってプリチャージレベルが比較
的大きく変動することがある。しかも、特にチップサイ
ズの小型化や記憶容量の大容量化の要請に伴い、ビット
線ＢＩＴ，ＢＩＴバーの配置間隔が微細化するほど、こ
の寄生容量Ｃが大きくなるので、カップリングによる影
響も増大する。ただし、読み出し動作時には、ビット線
ＢＩＴ1の電位変化がある程度緩やかなため、このカッ
プリングによる影響は比較的小さい。

【００１０】ここで、メモリセルＭＲＣがＣ−ＭＯＳ[C
omplementary-MOS]型の場合には、メモリセルＭＲＣか
らビット線ＢＩＴ，ＢＩＴバーへのチャージが迅速に行
われるので、このような寄生容量Ｃのカップリングによ
る非選択のビット線ＢＩＴ，ＢＩＴバーの電位の変動は
ほとんど問題とならない。しかし、ＳＲＡＭでは、チッ
プサイズの小型化と応答性の向上のため、高抵抗プルア
ップ型のメモリセルＭＲＣや高抵抗プルダウン型のメモ
リセルＭＲＣを用いることが多い。

【００１１】高抵抗プルアップ型のメモリセルＭＲＣ
は、図１２に示すように、２個のＮＭＯＳトランジスタ
Ｎ21，Ｎ22を備え、これらのＮＭＯＳトランジスタＮ2
1，Ｎ22におけるドレインＤをそれぞれ高抵抗Ｒ1，Ｒ2
を介して電源ＶCCに接続し、ソースＳをそれぞれ接地Ｇ
ＮＤに接続し、ゲートＧをそれぞれ他方のＮＭＯＳトラ
ンジスタＮ22，Ｎ21のドレインＤに接続したものであ
る。そして、これらのＮＭＯＳトランジスタＮ21，Ｎ22
のドレインＤを、それぞれゲートがワード線ＷＬに接続
されたＮＭＯＳトランジスタＮ23，Ｎ24（スイッチ素
子）を介してビット線ＢＩＴ，ＢＩＴバーに接続してい
る。したがって、この高抵抗プルアップ型のメモリセル
ＭＲＣは、ワード線ＷＬがＨレベルになってＮＭＯＳト
ランジスタＮ23，Ｎ24がＯＮになった場合に、例えばＮ
ＭＯＳトランジスタＮ21のドレインＤがＨレベル状態を
保持していたとしても、ビット線ＢＩＴの電位が低すぎ
ると、電源ＶCCから高抵抗Ｒ1を介してこのビット線Ｂ
ＩＴをチャージするのに長い時間を要するので、この間
にＮＭＯＳトランジスタＮ22のゲートＧの電位が低下
し、このＮＭＯＳトランジスタＮ22がＯＮからＯＦＦに
反転して記憶データが破壊されるおそれが生じる。即
ち、この高抵抗プルアップ型のメモリセルＭＲＣを用い
た場合には、非選択のビット線ＢＩＴ，ＢＩＴバーの電
位が寄生容量Ｃのカップリングによって低下すると、記
憶データが破壊され易くなる。

【００１２】また、図１０の場合に、選択されたビット
線ＢＩＴ1バーの電位変化をΔＶb1とし、隣接するビッ
ト線ＢＩＴ2の寄生対地容量をＣb2とすると（Ｃはこれ
らの間の寄生容量）、このビット線ＢＩＴ2の電位変化
ΔＶb2は、 ΔＶb2＝ΔＶb1・Ｃ／Ｃb2 で表される。そして、図１２に示した高抵抗プルアップ
型のメモリセルＭＲＣの反転電位をＶmとすると、隣接
する非選択のビット線ＢＩＴ2の電位Ｖは、Ｖ＞Ｖm＋ΔＶb2 の関係を満足する必要が生じる。したがって、書き込み
動作時に、例えばワード線ＷＬ1と列選択信号Ｙ1がＨレ
ベルとなって、ビット線ＢＩＴ1バーにデータが入力さ
れることにより電位が大きく低下すると、隣接する非選
択のビット線ＢＩＴ2の電位Ｖもカップリングによって
低下するので、このビット線ＢＩＴ2の電位ＶがＶm＋Δ
Ｖb2以下となった場合に、メモリセルＭＲＣ3に記憶さ
れたデータが破壊されることになる。

【００１３】例えば、図１３に示すように、時刻ｔ11に
プリチャージ信号ＥＱ0がＬレベル（接地ＧＮＤの電圧
レベル＝０Ｖ）に立ち下がってプリチャージが完了した
時に、選択されたビット線ＢＩＴ1，ＢＩＴ1バーの電位
は正規のプリチャージレベルである電圧Ｖ2（約２．４
Ｖ）に達しているが、非選択のビット線ＢＩＴ2，ＢＩ
Ｔ2バーの電位が、直前のアクセスの影響でこの電圧Ｖ2
よりも低い電圧Ｖ1（約２．２５Ｖ）までしかチャージ
されていなかったような場合に、その後の時刻ｔ12にワ
ード線ＷＬ1がＨレベルに立ち上がり、ビット線ＢＩＴ1
バーの電位が直前のアクセスの影響で一旦上昇してから
０Ｖ付近まで大きく低下すると、ビット線ＢＩＴ2の電
位も一旦わずかに上昇してから比較的大きく低下するの
で、時刻ｔ13にメモリセルＭＲＣ3の内部ノードＮＤ1と
内部ノードＮＤ2の電圧レベルが反転しデータが破壊さ
れる。

【００１４】また、高抵抗プルダウン型のメモリセルＭ
ＲＣは、図１４に示すように、２個のＰＭＯＳトランジ
スタ（ＰチャンネルのＭＯＳ−ＦＥＴ）Ｐ21，Ｐ22を備
え、これらのＰＭＯＳトランジスタＰ21，Ｐ22における
ソースＳをそれぞれ電源ＶCCに接続し、ドレインＤをそ
れぞれ高抵抗Ｒ1，Ｒ2を介して接地ＧＮＤに接続し、ゲ
ートＧをそれぞれ他方のＰＭＯＳトランジスタＰ22，Ｐ
21のドレインＤに接続したものである。そして、これら
のＰＭＯＳトランジスタＰ21，Ｐ22のドレインＤを、そ
れぞれゲートがワード線ＷＬに接続されたＮＭＯＳトラ
ンジスタＮ23，Ｎ24を介してビット線ＢＩＴ，ＢＩＴバ
ーに接続している。したがって、この高抵抗プルダウン
型のメモリセルＭＲＣは、ワード線ＷＬがＨレベルにな
ってＮＭＯＳトランジスタＮ23，Ｎ24がＯＮになった場
合に、例えばＰＭＯＳトランジスタＰ21のドレインＤが
Ｌレベル状態を保持していたとしても、ビット線ＢＩＴ
の電位が高すぎると、このビット線ＢＩＴから高抵抗Ｒ
1を介して接地ＧＮＤにチャージ（放電）するのに長い
時間を要するので、この間にＰＭＯＳトランジスタＰ22
のゲートＧの電位が上昇し、このＰＭＯＳトランジスタ
Ｐ22がＯＮからＯＦＦに反転して記憶データが破壊され
るおそれが生じる。即ち、この高抵抗プルダウン型のメ
モリセルＭＲＣを用いた場合には、非選択のビット線Ｂ
ＩＴ，ＢＩＴバーの電位が寄生容量Ｃのカップリングに
よって上昇すると、記憶データが破壊され易くなる。

【００１５】このため、従来のＳＲＡＭは、選択された
ビット線ＢＩＴ，ＢＩＴバーの電位がデータの入力によ
って大きく変化すると、寄生容量Ｃのカップリングによ
って隣接するビット線ＢＩＴ，ＢＩＴバーのプリチャー
ジされた電位が変動するので、この隣接するビット線Ｂ
ＩＴ，ＢＩＴバー上の非選択のメモリセルＭＲＣのデー
タが破壊されるおそれがあるという問題があった。

【００１６】また、このような問題を解消するために、
例えば各ビット線ＢＩＴ，ＢＩＴバーの間に接地ＧＮＤ
に常時接続した静電シールド用の配線を配設する提案が
従来からなされている。しかし、このような静電シール
ド用の配線を設けるためには、各ビット線ＢＩＴ，ＢＩ
Ｔバーの配置間隔を広くせざるを得なくなり、チップサ
イズの小型化の要請に反するというあらたな問題が生じ
る。

【００１７】本発明は、上記事情に鑑み、書き込み動作
の場合に、プリチャージ回路によってプリチャージされ
たビット線をライトプリチャージ回路によってさらに一
定レベルだけ変化させることにより、静電シールド用の
配線を設けることなく、選択されたビット線からの干渉
により隣接する非選択のビット線のメモリセルのデータ
が破壊されるのを防止することができる半導体記憶装置
のビット線プリチャージ回路を提供することを目的とし
ている。

【００１８】

【課題を解決するための手段】本発明（請求項１）に係
る半導体記憶装置のビット線プリチャージ回路は、複数
本のワード線と複数本または複数対のビット線がそれぞ
れ行列方向に配設されると共に、各ビット線または各ビ
ット線対に複数のメモリセルがそれぞれ異なるワード線
によって制御されるスイッチ素子を介して接続された半
導体記憶装置において、書き込み動作と読み出し動作の
前に、全てのビット線の電位を電源電圧と接地電圧との
ほぼ中間のプリチャージレベルにチャージするビット線
プリチャージ回路である。

【００１９】そして、このビット線ビット線プリチャー
ジ回路は、書き込み動作を行う際、その動作の開始前
に、プリチャージレベルにチャージされたビット線の電
位をさらに一定レベルだけ変化させるライトプリチャー
ジ回路を備えている。そのことにより上記目的が達成さ
れる。

【００２０】本発明（請求項２）は、請求項１記載の半
導体記憶装置のビット線プリチャージ回路において、前
記ライトプリチャージ回路を、プリチャージレベルにチ
ャージされたビット線の電位をさらに一定レベルだけ高
電位に変化させる構成としたものである。

【００２１】本発明（請求項３）は、請求項１記載の半
導体記憶装置のビット線プリチャージ回路において、前
記ライトプリチャージ回路を、プリチャージレベルにチ
ャージされたビット線の電位をさらに一定レベルだけ低
電位に変化させる構成としたものである。

【００２２】本発明（請求項４）は、請求項２記載の半
導体記憶装置のビット線プリチャージ回路において、前
記メモリセルを、第１と第２のＮＭＯＳトランジスタを
備え、該第１と第２のＮＭＯＳトランジスタにおけるド
レインをそれぞれ高抵抗を介して電源に接続し、ソース
をそれぞれ接地し、ゲートをそれぞれ他方のＮＭＯＳト
ランジスタのドレインに接続した高抵抗プルアップ型の
ＳＲＡＭメモリセルとしたものである。

【００２３】本発明（請求項５）は、請求項３記載の半
導体記憶装置のビット線プリチャージ回路において、前
記メモリセルを、第１と第２のＰＭＯＳトランジスタを
備え、該第１と第２のＰＭＯＳトランジスタにおけるソ
ースをそれぞれ電源に接続し、ドレインをそれぞれ高抵
抗を介して接地し、ゲートをそれぞれ他方のＰＭＯＳト
ランジスタのドレインに接続した高抵抗プルダウン型の
ＳＲＡＭメモリセルとしたものである。

【００２４】本発明（請求項６）は、請求項２または４
記載の半導体記憶装置のビット線プリチャージ回路にお
いて、前記プリチャージ回路を、各ビット線ごとに設け
られたＮＭＯＳトランジスタを有し、該各ＮＭＯＳトラ
ンジスタのドレインが電源に接続され、そのソースがそ
れぞれ対応するビット線に接続され、プリチャージ期間
にＨレベルとなるプリチャージ信号がそのゲートに入力
される構成とし、前記ライトプリチャージ回路を、各ビ
ット線ごとに設けられたＰＭＯＳトランジスタを有し、
該各ＰＭＯＳトランジスタのソースが電源に接続され、
そのドレインがそれぞれ対応するビット線に接続され、
書き込み動作の直前であってプリチャージ期間の終了後
の所定期間にＬレベルとなるライトプリチャージ信号が
そのゲートに入力される構成としたものである。

【００２５】本発明（請求項７）は、請求項６記載の半
導体記憶装置のビット線プリチャージ回路において、前
記ライトプリチャージ回路のＰＭＯＳトランジスタをＴ
ＦＴによって構成したものである。

【００２６】本発明（請求項８）は、請求項２または４
記載の半導体記憶装置のビット線プリチャージ回路にお
いて、前記プリチャージ回路を、各ビット線ごとに設け
られた第１のＮＭＯＳトランジスタを有し、該各第１の
ＮＭＯＳトランジスタのドレインが電源に接続され、そ
のソースがそれぞれ対応するビット線に接続され、プリ
チャージ期間にＨレベルとなるプリチャージ信号がその
ゲートに入力される構成とし、前記ライトプリチャージ
回路を、各ビット線ごとに設けられ、第１のＮＭＯＳト
ランジスタよりもしきい値電圧が低い第２のＮＭＯＳト
ランジスタを有し、該各第２のＮＭＯＳトランジスタの
ドレインが電源に接続され、そのソースがそれぞれ対応
するビット線に接続され、書き込み動作の直前であって
プリチャージ期間の終了後の所定期間にＨレベルとなる
ライトプリチャージ信号がそのゲートに入力される構成
としたものである。

【００２７】本発明（請求項９）は、請求項３または５
記載の半導体記憶装置のビット線プリチャージ回路にお
いて、前記プリチャージ回路を、各ビット線ごとに設け
られたＰＭＯＳトランジスタを有し、該各ＰＭＯＳトラ
ンジスタのソースがそれぞれ対応するビット線に接続さ
れ、そのドレインが接地され、プリチャージ期間にＬレ
ベルとなるプリチャージ信号がそのゲートに入力される
構成とし、前記ライトプリチャージ回路を、各ビット線
ごとに設けられたＮＭＯＳトランジスタを有し、該各Ｎ
ＭＯＳトランジスタのドレインがそれぞれ対応するビッ
ト線に接続され、そのソースが接地され、書き込み動作
の直前であってプリチャージ期間の終了後の所定期間に
Ｈレベルとなるライトプリチャージ信号がそのゲートに
入力される構成としたものである。

【００２８】本発明（請求項１０）は、請求項３または
５記載の半導体記憶装置のビット線プリチャージ回路に
おいて、前記プリチャージ回路を、各ビット線ごとに設
けられた第１のＰＭＯＳトランジスタを有し、該各第１
のＰＭＯＳトランジスタのソースがそれぞれ対応するビ
ット線に接続され、そのドレインが接地され、プリチャ
ージ期間にＬレベルとなるプリチャージ信号がそのゲー
トに入力される構成とし、前記ライトプリチャージ回路
を、各ビット線ごとに設けられ、第１のＰＭＯＳトラン
ジスタよりもしきい値電圧が低い第２のＰＭＯＳトラン
ジスタを有し、該各第２のＰＭＯＳトランジスタのソー
スがそれぞれ対応するビット線に接続され、そのドレイ
ンが接地され、書き込み動作の直前であってプリチャー
ジ期間の終了後の所定期間にＬレベルとなるライトプリ
チャージ信号がそのゲートに入力される構成としたもの
である。

【００２９】以下、本発明の作用について説明する。

【００３０】この発明（請求項１）においては、書き込
み動作の場合に、ライトプリチャージ回路によってビッ
ト線の電位がプリチャージレベルよりもさらに一定レベ
ルだけ変化したレベルとなるので、この書き込み動作時
に選択されたビット線に隣接する非選択のビット線の電
位が静電誘導によって変化した場合にも、この変化分を
ライトプリチャージ回路によって予め補償しておくこと
により、隣接ビット線に接続されるメモリセルのデータ
が破壊されるのを防止することができる。

【００３１】この発明（請求項２）においては、ライト
プリチャージ回路がビット線の電位をプリチャージレベ
ルよりもさらに一定レベルだけ高電位に変化させること
により、ビット線の電位が低くなるとデータが破壊され
易い型のメモリセルを使用した場合に、非選択のメモリ
セルのデータを保護することができる。

【００３２】この発明（請求項３）においては、ライト
プリチャージ回路がビット線の電位をプリチャージレベ
ルよりもさらに一定レベルだけ低電位に変化させること
により、ビット線の電位が高くなるとデータが破壊され
易い型のメモリセルを使用した場合に、非選択のメモリ
セルのデータを保護することができる。

【００３３】この発明（請求項４）においては、ライト
プリチャージ回路がビット線の電位をプリチャージレベ
ルよりもさらに一定レベルだけ高電位に変化させること
により、ビット線の電位が低くなるとデータが破壊され
易くなる高抵抗プルアップ型のＳＲＡＭメモリセルを使
用した場合に、非選択のメモリセルのデータを保護する
ことができる。

【００３４】この発明（請求項５）においては、ライト
プリチャージ回路がビット線の電位をプリチャージレベ
ルよりもさらに一定レベルだけ低電位に変化させること
により、ビット線の電位が高くなるとデータが破壊され
易くなる高抵抗プルダウン型のＳＲＡＭメモリセルを使
用した場合に、非選択のメモリセルのデータを保護する
ことができる。

【００３５】この発明（請求項６）においては、プリチ
ャージ期間にプリチャージ信号がＨレベルになることに
より、プリチャージ回路のＮＭＯＳトランジスタが導通
してビット線を電源電圧よりもしきい値電圧だけ低い電
圧（プリチャージレベル）までチャージし、書き込み動
作の場合には、その後の所定期間にわたってライトプリ
チャージ信号がＬレベルになることにより、ライトプリ
チャージ回路のＰＭＯＳトランジスタが導通してビット
線を電源電圧までチャージ可能にするので、このビット
線の電位を、ライトプリチャージ信号がＬレベルとなる
所定期間によって定まる一定レベルだけ高電位に変化さ
せることができる。

【００３６】この発明（請求項７）においては、プリチ
ャージ回路のＮＭＯＳトランジスタ上にポリシリコン薄
膜などを成膜してＴＦＴ（[Thin Film Transistor]薄膜
トランジスタ）を形成し、このＴＦＴによってライトプ
リチャージ回路のＰＭＯＳトランジスタを構成できるの
で、ライトプリチャージ回路を設けるためのレイアウト
面積の増加をなくすことができる。

【００３７】この発明（請求項８）においては、プリチ
ャージ期間にプリチャージ回路の第１のＮＭＯＳトラン
ジスタが導通してビット線を電源電圧よりも第１のしき
い値電圧だけ低い電圧（プリチャージレベル）までチャ
ージし、書き込み動作の場合には、その後の所定期間に
わたってライトプリチャージ回路の第２のＮＭＯＳトラ
ンジスタが導通してビット線を電源電圧よりも第２のし
きい値電圧だけ低い電圧までチャージするので、このビ
ット線の電位を、第２のしきい値電圧の方が低い分だけ
高電位に変化させることができる。しかも、これら第１
と第２のＮＭＯＳトランジスタは、同一ウエル上に形成
できるので、ウエルの分割によるレイアウト面積の増加
を抑制することができる。

【００３８】この発明（請求項９）においては、プリチ
ャージ期間にプリチャージ信号がＬレベルになることに
より、プリチャージ回路のＰＭＯＳトランジスタが導通
してビット線を接地電圧よりもしきい値電圧だけ高い電
圧（プリチャージレベル）までチャージ（放電）し、書
き込み動作の場合には、その後の所定期間にわたってラ
イトプリチャージ信号がＨレベルになることにより、ラ
イトプリチャージ回路のＮＭＯＳトランジスタが導通し
てビット線を接地電圧までチャージ（放電）可能にする
ので、このビット線の電位を、ライトプリチャージ信号
がＨレベルとなる所定期間によって定まる一定レベルだ
け低電位に変化させることができる。

【００３９】この発明（請求項１０）においては、プリ
チャージ期間にプリチャージ回路の第１のＰＭＯＳトラ
ンジスタが導通してビット線を接地電圧よりも第１のし
きい値電圧だけ高い電圧（プリチャージレベル）までチ
ャージ（放電）し、書き込み動作の場合には、その後の
所定期間にわたってライトプリチャージ回路の第２のＰ
ＭＯＳトランジスタが導通してビット線を接地電圧より
も第２のしきい値電圧だけ高い電圧までチャージ（放
電）するので、このビット線の電位を、第２のしきい値
電圧の方が低い分だけ低電位に変化させることができ
る。しかも、これら第１と第２のＰＭＯＳトランジスタ
は、同一ウエル上に形成できるので、ウエルの分割によ
るレイアウト面積の増加を抑制することができる。

【００４０】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００４１】（実施形態１）図１〜図７に本発明の実施
形態１を示す。なお、図１０〜図１４に示した従来例と
同様の機能を有する構成部材には同じ符号を付記する。

【００４２】本実施形態では、図１２に示した高抵抗プ
ルアップ型のメモリセルを備えたＳＲＡＭのビット線プ
リチャージ回路について説明する。このＳＲＡＭは、図
１に示すように、多数本のワード線ＷＬと多数対のビッ
ト線ＢＩＴ，ＢＩＴバーと多数個のメモリセルＭＲＣが
図１０に示した従来例と同様に配設接続されている。ま
た、第１列Ｃｏｌ1のビット線ＢＩＴ1，ＢＩＴ1バーと
第２列Ｃｏｌ2のビット線ＢＩＴ2，ＢＩＴ2バーも、図
１０に示した従来例と同様に、列選択回路３…を介して
データ線Ｄ1，Ｄ1バーまたはデータ線Ｄ2，Ｄ2バーに接
続されると共に、ＮＭＯＳトランジスタＮ12を介して相
互間でも接続されている。さらに、隣接するビット線Ｂ
ＩＴ，ＢＩＴバーの間、例えばビット線ＢＩＴ1とビッ
ト線ＢＩＴ2バーとの間に寄生容量Ｃが生じるのも同様
である。

【００４３】上記第１列Ｃｏｌ1のビット線ＢＩＴ1，Ｂ
ＩＴ1バーは、それぞれ第１列Ｃｏｌ1のビット線プリチ
ャージ回路１，１を介して電源ＶCCに接続され、第２列
Ｃｏｌ2のビット線ＢＩＴ2，ＢＩＴ2バーは、それぞれ
第２列Ｃｏｌ2のビット線プリチャージ回路１，１を介
して電源ＶCCに接続されている。各ビット線プリチャー
ジ回路１は、図２に示すように、対応するビット線ＢＩ
Ｔ，ＢＩＴバーをプリチャージ回路１ａとライトプリチ
ャージ回路１ｂとを介して電源ＶCCに接続する回路であ
る。

【００４４】プリチャージ回路１ａは、図１１に示した
従来例のビット線プリチャージ回路１と同じ構成であ
り、ドレインＤが電源ＶCCに接続され、ソースＳが対応
するビット線ＢＩＴ，ＢＩＴバーに接続され、ゲートＧ
にプリチャージ信号ＥＱ0が入力される１個のＮＭＯＳ
トランジスタＮ1からなる。ライトプリチャージ回路１
ｂは、ライトプリチャージ信号ＷＰＲがアクティブにな
った場合に、ビット線ＢＩＴ，ＢＩＴバーをプリチャー
ジ回路１ａよりも高電圧にチャージすることができる回
路であり、例えば図３に示すように、ソースＳが電源Ｖ
CCに接続され、ドレインＤが対応するビット線ＢＩＴ，
ＢＩＴバーに接続され、ゲートＧにライトプリチャージ
信号ＷＰＲバーが入力される１個のＰＭＯＳトランジス
タＰ2によって構成することができる。なお、図１に示
したビット線プリチャージ回路１は、この図３のライト
プリチャージ回路１ｂを用いた場合を例示する。

【００４５】プリチャージ信号ＥＱ0は、図４に示すよ
うに、書き込み動作と読み出し動作の前の時刻ｔ0〜時
刻ｔ1のプリチャージ期間にＨレベル（アクティブ）と
なる制御信号である。そして、このプリチャージ信号Ｅ
Ｑ0がＨレベルになると、各ビット線プリチャージ回路
１におけるプリチャージ回路１ａのＮＭＯＳトランジス
タＮ1がＯＮとなり、これによって図１に示した全ビッ
ト線ＢＩＴ，ＢＩＴバーが電源ＶCCに接続される。ただ
し、この場合のビット線ＢＩＴ，ＢＩＴバーの電位は、
上記のように電源電圧ＶCCよりもＮＭＯＳトランジスタ
Ｎ1のしきい値電圧Ｖthだけ低いプリチャージレベルの
電圧までチャージされる。また、このプリチャージ信号
ＥＱ0がＨレベルとなると、ＮＭＯＳトランジスタＮ12
を介して各列Ｃｏｌのビット線ＢＩＴ，ＢＩＴバーが相
互に接続されこのプリチャージレベルの電圧が均等化さ
れる。

【００４６】図３に示したライトプリチャージ回路１ｂ
で用いるライトプリチャージ信号ＷＰＲバーは、書き込
み動作の場合にのみ、図４に示したように、時刻ｔ1に
プリチャージ信号ＥＱ0がＬレベルに立ち下がってか
ら、所定期間が経過後し書き込み動作が開始される直前
の時刻ｔ2までＬレベル（アクティブ）となる制御信号
である。このようなライトプリチャージ信号ＷＰＲバー
は、図１に示したように、プリチャージ信号ＥＱ0がＬ
レベルに立ち下がってから所定期間だけＨレベルとなる
タイミング信号ＴＭとライトイネーブル信号ＷＥとをＮ
ＡＮＤゲート２に入力することにより生成することがで
きる。即ち、ライトイネーブル信号ＷＥは、書き込み動
作の場合にのみＨレベル（アクティブ）となるので、読
み出し動作の場合には、プリチャージ期間が経過しても
ライトプリチャージ信号ＷＰＲバーはＨレベル（非アク
ティブ）のままであるが、書き込み動作の場合には、プ
リチャージ期間の経過後の所定期間だけライトプリチャ
ージ信号ＷＰＲバーがＬレベルとなる。

【００４７】上記ライトプリチャージ信号ＷＰＲバーが
Ｌレベルになると、各ビット線プリチャージ回路１にお
けるライトプリチャージ回路１ｂのＰＭＯＳトランジス
タＰ2がＯＮとなり、これによって図１に示した全ビッ
ト線ＢＩＴ，ＢＩＴバーが電源ＶCCに接続される。しか
も、この場合には、ＰＭＯＳトランジスタＰ2がビット
線ＢＩＴ，ＢＩＴバーの電位にかかわりなくＯＮ状態を
維持できるので、このビット線ＢＩＴ，ＢＩＴバーの電
位を電源電圧ＶCCまでチャージできる。ただし、ビット
線ＢＩＴ，ＢＩＴバーのチャージには、ＰＭＯＳトラン
ジスタＰ2の電流駆動能力などに応じてある程度の長い
時間を要するので、ライトプリチャージ信号ＷＰＲバー
がＬレベルとなる所定期間を調整することにより、この
ビット線ＢＩＴ，ＢＩＴバーの電位を、プリチャージ期
間にチャージされた電圧よりは高電圧であるが、電源電
圧ＶCCよりは十分に低い電圧までチャージする。したが
って、このライトプリチャージ信号ＷＰＲバーがＬレベ
ルとなる所定期間は、実際にはプリチャージ期間よりも
十分に短い期間となる。

【００４８】上記構成により、本実施形態のＳＲＡＭ
は、読み出し動作時には、ビット線プリチャージ回路１
がプリチャージ回路１ａのＮＭＯＳトランジスタＮ1の
みをＯＮにして、ビット線ＢＩＴ，ＢＩＴバーを通常の
プリチャージレベルにチャージする。ただし、この読み
出し動作の場合には、ビット線ＢＩＴ，ＢＩＴバーの電
位の変化がある程度緩やかなため、寄生容量Ｃのカップ
リングによる隣接ビット線ＢＩＴ，ＢＩＴバーへの影響
はほとんど生じない。したがって、この場合には、従来
と同様に、メモリセルＭＲＣのデータを迅速かつ確実に
読み出すことができる。

【００４９】これに対して、書き込み動作の場合には、
例えばワード線ＷＬ1と列選択信号Ｙ1がＨレベルになっ
たとすると、選択された列Ｃｏｌ1のビット線ＢＩＴ1バ
ーの電位が急激に大きく変化するので、隣接する非選択
の列Ｃｏｌ2のビット線ＢＩＴ2へのカップリングによる
影響も大きくなる。しかも、列Ｃｏｌ2でビット線ＢＩ
Ｔ2，ＢＩＴ2バーに接続される非選択のメモリセルＭＲ
Ｃ3は、図１２に示した高抵抗プルアップ型のものであ
るため、このようなカップリングによりビット線ＢＩＴ
2の電位が低下すると、データが破壊され易くなる。し
かしながら、本実施形態のビット線プリチャージ回路１
は、この書き込み動作の開始前に、プリチャージ回路１
ａのＮＭＯＳトランジスタＮ1をＯＮにして、ビット線
ＢＩＴ，ＢＩＴバーをプリチャージレベルにチャージし
た後に、ライトプリチャージ回路１ｂのＰＭＯＳトラン
ジスタＰ2をＯＮにして、このビット線ＢＩＴ，ＢＩＴ
バーの電位をプリチャージレベルよりもさらに一定レベ
ルだけ高い電圧に変化させる。したがって、列Ｃｏｌ2
のビット線ＢＩＴ2の電位が寄生容量Ｃのカップリング
によって低下した場合にも、この電位変化が従来よりも
高い電圧レベルで推移するので、非選択のメモリセルＭ
ＲＣ3のデータが破壊されるようなおそれがなくなる。

【００５０】また、図５に示すように、時刻ｔ1にプリ
チャージ信号ＥＱ0がＬレベルに立ち下がってプリチャ
ージ回路１ａによるチャージが完了した時に、ビット線
ＢＩＴ1，ＢＩＴ1バーの電位は正規のプリチャージレベ
ルである電圧Ｖ2（約２．４Ｖ）に達しているが、ビッ
ト線ＢＩＴ2，ＢＩＴ2バーの電位が、直前のアクセスの
影響でこの電圧Ｖ2よりも低い電圧Ｖ1（約２．２５Ｖ）
までしかチャージされていなかったような場合にも、こ
の時刻ｔ1から時刻ｔ2までの短い所定期間にライトプリ
チャージ信号ＷＰＲバーがＬレベルに立ち下がるので、
ライトプリチャージ回路１ｂによりビット線ＢＩＴ2，
ＢＩＴ2バーの電位を電圧Ｖ2（約２．４Ｖ）までチャー
ジすることができる。したがって、その後の時刻ｔ3に
ワード線ＷＬ1がＨレベルに立ち上がり、ビット線ＢＩ
Ｔ1バーの電位が直前のアクセスの影響で一旦上昇して
から０Ｖ付近まで大きく低下し、ビット線ＢＩＴ2の電
位も一旦わずかに上昇してから比較的大きく低下して
も、メモリセルＭＲＣ3の内部ノードＮＤ1と内部ノード
ＮＤ2の電圧レベルが反転するようなことはなくなり、
時刻ｔ14にワード線ＷＬ1がＬレベルに立ち下がり再び
プリチャージ信号ＥＱ0がＨレベルに立ち上がって書き
込み動作が完了しても、データの破壊が発生しない。

【００５１】なお、上記説明では、ビット線プリチャー
ジ回路１のライトプリチャージ回路１ｂに、図３に示し
たＰＭＯＳトランジスタＰ2を用いたものを例示した。
そして、このＰＭＯＳトランジスタＰ2は、プリチャー
ジ回路１ａのＮＭＯＳトランジスタＮ1と同じ半導体基
板上に形成されるのが通常である。ただし、図６に示す
ように、このＰＭＯＳトランジスタＰ2をＰチャンネル
のＴＦＴによって構成することもできる。ＴＦＴは、半
導体基板などの上層に成膜されたポリシリコン薄膜など
を用いて形成するＭＯＳ−ＦＥＴである。したがって、
このＴＦＴをＮＭＯＳトランジスタＮ1の上層に絶縁層
を介して重ねて形成することができ、これによってライ
トプリチャージ回路１ｂを設けるためのレイアウト面積
の増加をなくすことができる。

【００５２】また、上記ライトプリチャージ回路１ｂ
は、図７に示すように、プリチャージ回路１ａのＮＭＯ
ＳトランジスタＮ1のしきい値電圧Ｖth1よりも低いしき
い値電圧Ｖth2を有するＮＭＯＳトランジスタＮ2を用い
て構成することもできる。このＮＭＯＳトランジスタＮ
2は、ドレインＤが電源ＶCCに接続され、ソースＳが対
応するビット線ＢＩＴ，ＢＩＴバーに接続され、ゲート
ＧにＨアクティブのライトプリチャージ信号ＷＰＲが入
力されるようになっている。このビット線プリチャージ
回路１は、プリチャージ信号ＥＱ0がＨレベルになる
と、プリチャージ回路１ａのＮＭＯＳトランジスタＮ1
を介して、ビット線ＢＩＴ，ＢＩＴバーを電源電圧ＶCC
よりもしきい値電圧Ｖth1だけ低い電圧までチャージ
し、書き込み動作時にライトプリチャージ信号ＷＰＲが
Ｈレベル（アクティブ）になると、ライトプリチャージ
回路１ｂのＮＭＯＳトランジスタＮ2を介して、このビ
ット線ＢＩＴ，ＢＩＴバーを電源電圧ＶCCよりもしきい
値電圧Ｖth2だけ低い電圧までチャージする。そして、
しきい値電圧Ｖth2はしきい値電圧Ｖth1よりも低いの
で、ライトプリチャージ回路１ｂによるチャージ電圧の
方がプリチャージ回路１ａによるチャージ電圧よりも高
い電圧となり、図３や図６に示したライトプリチャージ
回路１ｂと同様の機能を果たすことができる。しかも、
ライトプリチャージ回路１ｂにこのようなＮＭＯＳトラ
ンジスタＮ2を用いた場合には、プリチャージ回路１ａ
のＮＭＯＳトランジスタＮ1と同じチャンネル型となり
半導体基板上の同一ウエル上に形成できるので、ウエル
を分割することによるレイアウト面積の増加を抑制する
ことができる。

【００５３】（実施形態２）図８〜図９に本発明の実施
形態２を示す。なお、図１〜図７に示した実施形態１と
同様の機能を有する構成部材には同じ符号を付記して説
明を省略する。

【００５４】本実施形態では、図１４に示した高抵抗プ
ルダウン型のメモリセルを備えたＳＲＡＭのビット線プ
リチャージ回路について説明する。このＳＲＡＭも、図
１に示した実施形態１とほぼ同様の構成であるが、ビッ
ト線ＢＩＴ，ＢＩＴバーがそれぞれビット線プリチャー
ジ回路１を介して接地ＧＮＤに接続される点で相違す
る。即ち、この実施形態２では、各ビット線プリチャー
ジ回路１は、図８に示すように、対応するビット線ＢＩ
Ｔ，ＢＩＴバーをプリチャージ回路１ａとライトプリチ
ャージ回路１ｂとを介して接地ＧＮＤに接続した構成と
なっている。

【００５５】プリチャージ回路１ａは、ソースＳが対応
するビット線ＢＩＴ，ＢＩＴバーに接続され、ドレイン
Ｄが接地ＧＮＤに接続され、ゲートＧにＬアクティブの
プリチャージ信号ＥＱ0バーが入力される１個のＰＭＯ
ＳトランジスタＰ3からなる。したがって、書き込み動
作と読み出し動作の前のプリチャージ期間に、プリチャ
ージ信号ＥＱ0バーがＬレベル（アクティブ）になる
と、このＰＭＯＳトランジスタＰ3がＯＮになり、ビッ
ト線ＢＩＴ，ＢＩＴバーが接地ＧＮＤに接続される。た
だし、この場合のビット線ＢＩＴ，ＢＩＴバーの電位
は、接地ＧＮＤの電圧よりもＰＭＯＳトランジスタＰ3
のしきい値電圧Ｖthだけ高いプリチャージレベルの電圧
までチャージ（放電）される。また、このプリチャージ
信号ＥＱ0バーがＬレベルになると、図示しないＭＯＳ
トランジスタを介して、各列Ｃｏｌのビット線ＢＩＴ，
ＢＩＴバーが相互に接続されこの電圧が均等化される。

【００５６】ライトプリチャージ回路１ｂは、ライトプ
リチャージ信号ＷＰＲがアクティブになった場合に、ビ
ット線ＢＩＴ，ＢＩＴバーをプリチャージ回路１ａより
も低電圧にチャージすることができる回路であり、図８
では、ドレインＤが対応するビット線ＢＩＴ，ＢＩＴバ
ーに接続され、ソースＳが接地ＧＮＤに接続され、ゲー
トＧにＨアクティブのライトプリチャージ信号ＷＰＲが
入力される１個のＮＭＯＳトランジスタＮ4による構成
を例示している。

【００５７】したがって、書き込み動作の場合に、プリ
チャージ信号ＥＱ0バーがＨレベル（非アクティブ）に
立ち上がってから書き込み動作が開始されるまでの所定
期間に、ライトプリチャージ信号ＷＰＲがＨレベル（ア
クティブ）になると、このＮＭＯＳトランジスタＮ4が
ＯＮになり、ビット線ＢＩＴ，ＢＩＴバーが接地ＧＮＤ
に接続される。しかも、この場合には、ＮＭＯＳトラン
ジスタＮ4がビット線ＢＩＴ，ＢＩＴバーの電位にかか
わりなくＯＮ状態を維持できるので、このビット線ＢＩ
Ｔ，ＢＩＴバーの電位を接地ＧＮＤの電圧までチャージ
（放電）できる。

【００５８】ただし、ビット線ＢＩＴ，ＢＩＴバーのチ
ャージには、ＮＭＯＳトランジスタＮ4の電流駆動能力
などに応じてある程度長い時間を要するので、ライトプ
リチャージ信号ＷＰＲがＨレベルとなる所定期間を調整
することにより、このビット線ＢＩＴ，ＢＩＴバーの電
位を、プリチャージ期間にチャージされた電圧よりは低
電圧であるが、接地ＧＮＤの電圧よりは十分に高い電圧
までチャージする。

【００５９】上記構成により、本実施形態のＳＲＡＭ
は、読み出し動作時には、ビット線プリチャージ回路１
がプリチャージ回路１ａのＰＭＯＳトランジスタＰ3の
みをＯＮにして、ビット線ＢＩＴ，ＢＩＴバーを通常の
プリチャージレベルにチャージする。そして、この場合
には寄生容量Ｃのカップリングによる影響も小さいの
で、メモリセルＭＲＣのデータを迅速かつ確実に読み出
すことができる。

【００６０】これに対して、書き込み動作の場合には、
寄生容量Ｃのカップリングにより、隣接する非選択のビ
ット線ＢＩＴ，ＢＩＴバーの電位が変動する。しかも、
本実施形態のメモリセルＭＲＣは、図１４に示した高抵
抗プルダウン型のものであるため、このようなカップリ
ングによりビット線ＢＩＴ，ＢＩＴバーの電位が上昇す
ると、データが破壊され易くなる。しかしながら、本実
施形態のビット線プリチャージ回路１は、この書き込み
動作の開始前に、プリチャージ回路１ａのＰＭＯＳトラ
ンジスタＰ3をＯＮにして、ビット線ＢＩＴ，ＢＩＴバ
ーをプリチャージレベルにチャージした後に、ライトプ
リチャージ回路１ｂのＮＭＯＳトランジスタＮ4をＯＮ
にして、このビット線ＢＩＴ，ＢＩＴバーの電位をプリ
チャージレベルよりもさらに一定レベルだけ低い電圧に
変化させる。したがって、隣接するビット線ＢＩＴ，Ｂ
ＩＴバーの電位が寄生容量Ｃのカップリングによって上
昇した場合にも、この電位変化が従来よりも低い電圧レ
ベルで推移するので、非選択のメモリセルＭＲＣのデー
タが破壊されるようなおそれがなくなる。

【００６１】なお、上記説明では、ビット線プリチャー
ジ回路１のライトプリチャージ回路１ｂに、図８に示し
たＮＭＯＳトランジスタＮ4を用いたものを例示した。
しかし、ライトプリチャージ回路１ｂは、図９に示すよ
うに、プリチャージ回路１ａのＰＭＯＳトランジスタＰ
3のしきい値電圧Ｖth3よりも低いしきい値電圧Ｖth4を
有するＰＭＯＳトランジスタＰ4を用いて構成すること
もできる。このＰＭＯＳトランジスタＰ4は、ソースＳ
が対応するビット線ＢＩＴ，ＢＩＴバーに接続され、ド
レインＤが接地ＧＮＤに接続され、ゲートＧにＬアクテ
ィブのライトプリチャージ信号ＷＰＲバーが入力される
ようになっている。

【００６２】このビット線プリチャージ回路１は、プリ
チャージ信号ＥＱ0バーがＬレベルになると、プリチャ
ージ回路１ａのＰＭＯＳトランジスタＰ3を介して、ビ
ット線ＢＩＴ，ＢＩＴバーを接地ＧＮＤの電圧よりもし
きい値電圧Ｖth3だけ高い電圧までチャージ（放電）
し、書き込み動作時にライトプリチャージ信号ＷＰＲバ
ーがＬレベル（アクティブ）になると、ライトプリチャ
ージ回路１ｂのＰＭＯＳトランジスタＰ4を介して、こ
のビット線ＢＩＴ，ＢＩＴバーを接地ＧＮＤの電圧より
もしきい値電圧Ｖth4だけ高い電圧までチャージ（放
電）する。そして、しきい値電圧Ｖth4はしきい値電圧
Ｖth3よりも低いので、ライトプリチャージ回路１ｂに
よるチャージ電圧の方がプリチャージ回路１ａによるチ
ャージ電圧よりも低い電圧となり、図８に示したライト
プリチャージ回路１ｂと同様の機能を果たすことができ
る。しかも、ライトプリチャージ回路１ｂにこのような
ＰＭＯＳトランジスタＰ4を用いた場合には、プリチャ
ージ回路１ａのＰＭＯＳトランジスタＰ3と同じチャン
ネル型となり半導体基板上の同一ウエル上に形成できる
ので、ウエルを分割することによるレイアウト面積の増
加を抑制することができる。

【００６３】また、本実施形態の場合にも、図８に示し
たライトプリチャージ回路１ｂのＮＭＯＳトランジスタ
Ｎ4をＴＦＴによって構成することができる。

【００６４】なお、上記各実施形態１，２では、ＳＲＡ
Ｍのビット線プリチャージ回路１について説明したが、
本発明は、同様の課題を有する他の半導体記憶装置のビ
ット線プリチャージ回路にも適用可能である。

【００６５】

【発明の効果】以上のように本発明の半導体記憶装置の
ビット線プリチャージ回路によれば、書き込み動作時に
選択されたビット線からの静電誘導により非選択のビッ
ト線の電位が変化した場合にも、この変化分をライトプ
リチャージ回路が予め補償するので、この非選択のビッ
ト線に接続されるメモリセルのデータが破壊されるのを
防止することができる。

【００６６】この際、ビット線の電位が低くなるとデー
タが破壊され易くなる高抵抗プルアップ型のＳＲＡＭメ
モリセルを使用する場合には、ライトプリチャージ回路
がビット線の電位をプリチャージレベルよりもさらに一
定レベルだけ高電位に変化させることにより、このビッ
ト線の電位の低電圧側への変化分を相殺し、非選択のメ
モリセルのデータを保護する。また、ビット線の電位が
高くなるとデータが破壊され易くなる高抵抗プルダウン
型のＳＲＡＭメモリセルを使用する場合には、ライトプ
リチャージ回路がビット線の電位をプリチャージレベル
よりもさらに一定レベルだけ低電位に変化させることに
より、このビット線の電位の高電圧側への変化分を相殺
し、非選択のメモリセルのデータを保護する。

【００６７】しかも、プリチャージ回路のＮＭＯＳトラ
ンジスタ上に形成したＴＦＴによってライトプリチャー
ジ回路のＰＭＯＳトランジスタを構成すれば、レイアウ
ト面積の増加を防止できる。また、ライトプリチャージ
回路のＭＯＳトランジスタをプリチャージ回路のＭＯＳ
トランジスタと同じチャンネル型にすれば、これらを同
一ウエル上に形成できるので、ウエルの分割によるレイ
アウト面積の増加を抑制することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示すものであって、ＳＲ
ＡＭの構成を示すブロック図である。

【図２】本発明の実施形態１を示すものであって、ビッ
ト線プリチャージ回路の構成を示す回路図である。

【図３】本発明の実施形態１を示すものであって、ビッ
ト線プリチャージ回路の具体的構成を示す回路図であ
る。

【図４】本発明の実施形態１を示すものであって、プリ
チャージ信号ＥＱ0とライトプリチャージ信号ＷＰＲバ
ーの関係をタイムチャートで示す図である。

【図５】本発明の実施形態１を示すものであって、ＳＲ
ＡＭの書き込み動作をタイムチャートで示す図である。

【図６】本発明の実施形態１を示すものであって、ビッ
ト線プリチャージ回路の他の具体的構成を示す回路図で
ある。

【図７】本発明の実施形態１を示すものであって、ビッ
ト線プリチャージ回路のさらに他の具体的構成を示す回
路図である。

【図８】本発明の実施形態２を示すものであって、ビッ
ト線プリチャージ回路の具体的構成を示す回路図であ
る。

【図９】本発明の実施形態２を示すものであって、ビッ
ト線プリチャージ回路の他の具体的構成を示す回路図で
ある。

【図１０】従来例を示すものであって、ＳＲＡＭの構成
を示すブロック図である。

【図１１】従来例を示すものであって、ビット線プリチ
ャージ回路の構成を示す回路図である。

【図１２】高抵抗プルアップ型のメモリセルの構成を示
す回路図である。

【図１３】従来例を示すものであって、ＳＲＡＭの書き
込み動作を示すタイムチャートで示す図である。

【図１４】高抵抗プルダウン型のメモリセルの構成を示
す回路図である。

【符号の説明】

１ビット線プリチャージ回路１ａプリチャージ回路１ｂライトプリチャージ回路ＷＬワード線ＭＲＣメモリセルＢＩＴ，ＢＩＴバービット線ＮＮＭＯＳトランジスタＰＰＭＯＳトランジスタＲ高抵抗

Claims

【特許請求の範囲】

【請求項１】複数本のワード線と複数本または複数対
のビット線がそれぞれ行列方向に配設されると共に、各
ビット線または各ビット線対に複数のメモリセルがそれ
ぞれ異なるワード線によって制御されるスイッチ素子を
介して接続された半導体記憶装置において、書き込み動
作と読み出し動作の前に、全てのビット線の電位を電源
電圧と接地電圧とのほぼ中間のプリチャージレベルにチ
ャージするビット線プリチャージ回路であって、書き込み動作を行う際、その動作の開始前に、プリチャ
ージレベルにチャージされたビット線の電位をさらに一
定レベルだけ変化させるライトプリチャージ回路を備え
た半導体記憶装置のビット線プリチャージ回路。
【請求項２】前記ライトプリチャージ回路が、プリチ
ャージレベルにチャージされたビット線の電位をさらに
一定レベルだけ高電位に変化させるものである請求項１
記載の半導体記憶装置のビット線プリチャージ回路。
【請求項３】前記ライトプリチャージ回路が、プリチ
ャージレベルにチャージされたビット線の電位をさらに
一定レベルだけ低電位に変化させるものである請求項１
記載の半導体記憶装置のビット線プリチャージ回路。
【請求項４】前記メモリセルが、第１と第２のＮＭＯ
Ｓトランジスタを備え、該第１と第２のＮＭＯＳトラン
ジスタにおけるドレインをそれぞれ高抵抗を介して電源
に接続し、ソースをそれぞれ接地し、ゲートをそれぞれ
他方のＮＭＯＳトランジスタのドレインに接続した高抵
抗プルアップ型のＳＲＡＭメモリセルである請求項２記
載の半導体記憶装置のビット線プリチャージ回路。
【請求項５】前記メモリセルが、第１と第２のＰＭＯ
Ｓトランジスタを備え、該第１と第２のＰＭＯＳトラン
ジスタにおけるソースをそれぞれ電源に接続し、ドレイ
ンをそれぞれ高抵抗を介して接地し、ゲートをそれぞれ
他方のＰＭＯＳトランジスタのドレインに接続した高抵
抗プルダウン型のＳＲＡＭメモリセルである請求項３記
載の半導体記憶装置のビット線プリチャージ回路。
【請求項６】前記プリチャージ回路は、各ビット線ご
とに設けられたＮＭＯＳトランジスタを有し、該各ＮＭ
ＯＳトランジスタのドレインが電源に接続され、そのソ
ースがそれぞれ対応するビット線に接続され、プリチャ
ージ期間にＨレベルとなるプリチャージ信号がそのゲー
トに入力される構成としたものであり、前記ライトプリチャージ回路は、各ビット線ごとに設け
られたＰＭＯＳトランジスタを有し、該各ＰＭＯＳトラ
ンジスタのソースが電源に接続され、そのドレインがそ
れぞれ対応するビット線に接続され、書き込み動作の直
前であってプリチャージ期間の終了後の所定期間にＬレ
ベルとなるライトプリチャージ信号がそのゲートに入力
される構成としたものである請求項２または４記載の半
導体記憶装置のビット線プリチャージ回路。
【請求項７】前記ライトプリチャージ回路のＰＭＯＳ
トランジスタがＴＦＴによって構成されている請求項６
記載の半導体記憶装置のビット線プリチャージ回路。
【請求項８】前記プリチャージ回路は、各ビット線ご
とに設けられた第１のＮＭＯＳトランジスタを有し、該
各第１のＮＭＯＳトランジスタのドレインが電源に接続
され、そのソースがそれぞれ対応するビット線に接続さ
れ、プリチャージ期間にＨレベルとなるプリチャージ信
号がそのゲートに入力される構成としたものであり、前記ライトプリチャージ回路は、各ビット線ごとに設け
られ、第１のＮＭＯＳトランジスタよりもしきい値電圧
が低い第２のＮＭＯＳトランジスタを有し、該各第２の
ＮＭＯＳトランジスタのドレインが電源に接続され、そ
のソースがそれぞれ対応するビット線に接続され、書き
込み動作の直前であってプリチャージ期間の終了後の所
定期間にＨレベルとなるライトプリチャージ信号がその
ゲートに入力される構成としたものである請求項２また
は４記載の半導体記憶装置のビット線プリチャージ回
路。
【請求項９】前記プリチャージ回路は、各ビット線ご
とに設けられたＰＭＯＳトランジスタを有し、該各ＰＭ
ＯＳトランジスタのソースがそれぞれ対応するビット線
に接続され、そのドレインが接地され、プリチャージ期
間にＬレベルとなるプリチャージ信号がそのゲートに入
力される構成としたものであり、前記ライトプリチャージ回路は、各ビット線ごとに設け
られたＮＭＯＳトランジスタを有し、該各ＮＭＯＳトラ
ンジスタのドレインがそれぞれ対応するビット線に接続
され、そのソースが接地され、書き込み動作の直前であ
ってプリチャージ期間の終了後の所定期間にＨレベルと
なるライトプリチャージ信号がそのゲートに入力される
構成としたものである請求項３または５記載の半導体記
憶装置のビット線プリチャージ回路。
【請求項１０】前記プリチャージ回路は、各ビット線
ごとに設けられた第１のＰＭＯＳトランジスタを有し、
該各第１のＰＭＯＳトランジスタのソースがそれぞれ対
応するビット線に接続され、そのドレインが接地され、
プリチャージ期間にＬレベルとなるプリチャージ信号が
そのゲートに入力される構成としたものであり、前記ライトプリチャージ回路は、各ビット線ごとに設け
られ、第１のＰＭＯＳトランジスタよりもしきい値電圧
が低い第２のＰＭＯＳトランジスタを有し、該各第２の
ＰＭＯＳトランジスタのソースがそれぞれ対応するビッ
ト線に接続され、そのドレインが接地され、書き込み動
作の直前であってプリチャージ期間の終了後の所定期間
にＬレベルとなるライトプリチャージ信号がそのゲート
に入力される構成としたものである請求項３または５記
載の半導体記憶装置のビット線プリチャージ回路。