KR100568544B1 - 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 - Google Patents

계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및 이의 구동 방법이 개시된다. 상위 칼럼 유닛 내에 상위비트라인을 구비하고, 상위비트라인에 선택적으로 연결되는 다수의 하위 칼럼 유닛을 구비한다. 하위 칼럼 유닛은 하위비트라인을 구비하고, 하위비트라인에 연결된 다수의 메모리 셀들을 구비한다. 또한, 하위비트라인은 하위비트라인 스위칭부에 의해 선택되고, 프리차지된다. 하위비트라인 스위칭부의 형성은 액티브 영역을 형성하는 소자 분리 영역상에 형성된다. 이러한 계층적 비트 라인 구조를 가지는 반도체 메모리 장치의 하위 칼럼 유닛은 다수의 메모리 셀들이 배치되는 블록내에 구비된다. 따라서, 메모리 칩이 차지하는 면적을 감소시킬 수 있으며, 기생 커패시턴스를 감소시켜 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.

Description

계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor Memory Device of having hierarchical Bit Line Structure and Method of Operating the same}
도 1은 종래 기술에 따른 반도체 메모리 장치를 도시한 회로도이다.
도 2는 상기 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 상기 도 1의 반도체 메모리 장치의 회로를 반도체 기판 상에 SRAM으로 구현한 레이-아웃도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 6는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따라 상기 도 6의 반도체 메모리 장치를 구성한 평면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 상위 칼럼 유닛 402 : 감지/증폭 회로부
406 : 쓰기 구동 회로부 410 : 하위 칼럼 유닛
412 : 메모리 셀들 414 : 하위비트라인 스위칭부
420 : 상위비트라인 프리차지/이퀄라이즈 회로부
430 : 상위비트라인 선택 회로부
650 : 하위비트라인 콘택 플러그
660 : 상위비트라인 콘택 플러그
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것으로, 더욱 상세하게는 계층적인 비트 라인 구조를 이용하는 반도체 메모리 장치 및 이의 구동 방법에 관한 것이다.
반도체 메모리 장치는 비트 라인을 통해 메모리 셀의 정보를 읽거나, 메모리 셀로 정보를 쓰는 동작을 수행한다. 이러한 반도체 메모리 장치의 집적도는 점점 증가하는 추세이다. 따라서, 단위 면적당 메모리 셀의 수도 증가하며, 하나 또는 한 쌍의 비트 라인에 연결되는 메모리 셀의 수도 증가하고 있다. 각각의 비트 라인에 연결되는 메모리 셀의 수의 증가는 비트 라인의 시정수의 증가를 유발한다. 즉, 저항과 커패시턴스의 곱으로 표현되는 시정수는 증가한다. 시정수의 증가는 비트 라인을 통해 전송되는 정보의 지연을 유발하며, 정보의 전송 지연에 의해 메모리의 동작 속도는 저하된다.
반도체 메모리 장치의 읽기 또는 쓰기 동작은 로우 어드레스에 따라 소정의 워드 라인을 선택하고, 칼럼 어드레스에 따라 소정의 비트 라인을 선택하며, 선택된 비트 라인을 통해 데이터를 전송하는 것이다. 읽기 동작은 메모리 셀로부터 선택된 비트 라인으로 데이터를 출력하는 것이며, 쓰기 동작은 선택된 비트 라인을 통해 메모리 셀로 데이터를 입력하는 것이다. 따라서, 쓰기 또는 읽기 동작은 선택된 비트 라인에 전하를 충전 또는 방전시키는 동작을 필수적으로 요구한다.
하나 또는 한 쌍에 비트 라인에 연결된 메모리 셀의 수가 증가한 경우, 상기 비트 라인의 커패시턴스는 증가한다. 비트 라인의 커패시턴스가 증가하는 경우, 비트 라인은 소정의 전압을 유지하기 위해 증가된 전하량을 요구한다. 따라서, 비트 라인의 커패시턴스의 증가는 반도체 메모리 장치의 전류 소모량의 증가를 유발하는 원인이 된다.
상술한 문제점을 해결하기 위해 단위 면적당 셀의 수가 증가하더라도, 비트 라인에 연결되는 메모리 셀의 수를 일정하게 유지하는 방법이 사용된다. 그러나, 이러한 방법은 단위칩 면적의 증가를 막는 근본적인 방법이 되지 않으며, 최소 선폭의 감소에 따른 공정의 정밀도를 보장할 수 없는 문제점을 가지고 있다.
또한, 메모리 셀에 적용되는 선폭의 감소는 큰 반면, 메모리 셀의 동작을 제어하는 비트 라인 선택 및 구동 회로가 가지는 선폭의 감소는 작은 것이 일반적이 다. 따라서, 메모리 셀이 차지하는 면적에 비해 상기 비트 라인 선택 및 구동 회로가 차지하는 면적이 증가하는 문제가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 도시한 회로도이다.
도 1을 참조하면, 상기 반도체 메모리 장치는 적어도 하나의 칼럼 유닛(101), 한 쌍의 데이터 라인들을 통해 상기 칼럼 유닛(101)과 연결된 감지/증폭 회로부(103) 및 상기 감지/증폭 회로부(103)와 병렬로 한 쌍의 데이터 라인들에 연결된 쓰기 구동 회로부(105)를 가진다.
칼럼 유닛(101)은 다수의 메모리 셀들(107), 비트라인 프리차지/이퀄라이즈 회로부(109) 및 비트라인 선택 회로부(111)를 가진다.
각각의 메모리 셀은 워드 라인 선택 신호 SWL1,... 또는 SWLn에 따라 활성화되며, 각각의 메모리 셀은 한쌍의 비트 라인에 병렬로 연결된다.
비트라인 프리차지/이퀄라이즈 회로부(109)는 비트 라인 BL를 프리차지하기 위한 트랜지스터 P1, 비트 라인 /BL을 프리차지하기 위한 트랜지스터 P2 및 비트 라인들 BL 및 /BL이 서로 등전위를 유지하도록 하는 트랜지스터 P3을 가진다. 비트라인 프리차지/이퀄라이즈 제어신호 /PBL이 저레벨인 경우, 상기 트랜지스터들 P1, P2 및 P3는 턴-온된다. 따라서, 트랜지스터 P1은 비트라인 BL을 전압 Vdd로 프리차지하고, 트랜지스터 P2는 비트라인 /BL을 전압 Vdd로 프리차지한다. 또한, 트랜지스터 P3은 비트라인 BL과 비트라인 /BL이 등전위를 유지하도록 한다.
비트라인 선택 회로부(111)는 2개의 전송 게이트들 TG1 및 TG2로 구성된다. 상기 2개의 전송 게이트들 TG1 및 TG2는 비트 라인들 BL 및 /BL을 데이터 라인들 DL 및 /DL에 연결하는 역할을 수행한다. 즉, 비트 라인 선택 신호 Y가 고레벨인 경우, 2개의 전송 게이트들 TG1 및 TG2는 턴-온 되고, 비트 라인들 BL 및 /BL은 데이터 라인들 DL 및 /DL에 연결된다.
상술한 적어도 하나의 칼럼 유닛(101)은 한 쌍의 데이터 라인에 병렬로 연결된다. 또한, 감지/증폭 회로부(103)는 한 쌍의 데이터 라인의 신호를 입력으로 가지고, 데이터 라인 상의 신호를 감지하고 이를 증폭한다. 증폭된 감지/증폭 회로부(103)의 출력 신호는 데이터 출력 버퍼(113)를 거쳐 반도체 메모리 장치 외부로 출력된다.
쓰기 구동 회로부(105)는 감지/증폭 회로부(103)와 병렬로 한 쌍의 데이터 라인에 연결된다. 또한, 상기 쓰기 구동 회로부(105)는 외부로부터 데이터 입력 버퍼(115)를 통해 입력된 신호를 선택된 한 쌍의 비트 라인에 출력하는 역할을 수행한다.
도 2는 상술한 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 1을 참조하면, 클럭 신호 CLK의 변화 또는 어드레스 신호 ADD의 변화가 발생하면, 워드라인 선택신호 SWL1, 비트라인 선택신호 Y 및 /Y, 비트라인 프리차지/이퀄라이즈 제어신호 /PBL이 활성화된다. 메모리 장치가 동기형인 경우, 클럭 신호 CLK의 변화에 따라 상기 선택신호들과 제어신호가 활성화되며, 메모리 장치가 비동기형인 경우, 어드레스 신호 ADD의 변화에 따라 상기 선택신호들과 제어신호가 활성화된다.
읽기 동작의 경우, 워드라인 선택신호 및 비트라인 선택신호에 따라 선택된 비트 라인에 연결된 선택된 메모리 셀의 데이터는 데이터 라인으로 전송된다. 데이터 라인으로 전송된 데이터는 감지/증폭 회로부에 의해 감지되고, 증폭되어 데이터 출력 버퍼로 입력된다. 또한, 읽기 동작이 완료되면, 워드라인 선택신호 및 비트라인 선택신호는 디스에이블되어 읽기 동작을 위해 선택된 비트라인은 데이터 라인과의 연결이 차단된다. 데이터 라인과의 연결이 차단된 경우, 읽기 동작을 위해 선택된 비트라인의 비트라인 프리차지/이퀄라이즈 제어신호가 활성화되며, 상기 비트라인은 Vdd레벨로 프리차지되고, 이퀄라이즈된다.
도 3은 상술한 도 1의 반도체 메모리 장치의 회로를 반도체 기판 상에 SRAM으로 구현한 레이-아웃도이다.
도 3을 참조하면, 상기 SRAM은 256 M 비트의 저장용량을 가진다. 상기 SRAM은 16개의 매트릭스들로 구성되며, 각각의 매트릭스는 8개의 셀 블록들, 각각의 셀 블록에 상응하는 8개의 비트라인 제어회로 영역들 및 하나의 주변회로 영역을 가진다. 따라서, 하나의 매트릭스는 16 M 비트의 저장 용량을 가지며, 매트릭스 내에 포함된 하나의 셀 블록은 2 M 비트의 저장용량을 가지게 된다.
하나의 셀 블록은 하나의 워드라인에 대해 1 K 비트의 메모리 셀이 엑세스되며, 비트 라인당 2048개의 메모리 셀이 연결된다. 또한, 각각의 셀 블록에 상응하여 배치되는 비트라인 제어회로 영역에는 비트라인 선택 회로부 및 비트라인 프리차지/이퀄라이즈 회로부가 배치된다. 따라서 다수의 메모리 셀 및 비트 라인이 배치되는 하나의 셀 블록에 대해 이에 상응하는 비트라인 제어회로 영역이 배치된다. 하나의 매트릭스 내에 8개의 셀 블록들이 배치되는 경우, 8개의 비트라인 제어회로 영역이 배치된다.
또한, 8개의 셀 블록들에 대한 선택적인 읽기 또는 쓰기 동작을 수행하기 위한 하나의 주변회로 영역이 배치된다. 주변회로 영역에는 적어도 하나의 감지/증폭 회로부, 데이터 출력 버퍼, 쓰기 구동 회로부 및 데이터 입력 버퍼가 배치된다.
예컨대, 쓰기 또는 읽기 동작을 수행하기 위해 하나의 비트 라인이 선택되었을 경우의 시정수 RC를 살펴본다.
하나의 비트 라인에 연결된 메모리 셀당 도선의 저항이 1ohm이고, 메모리 셀당 도선의 커패시턴스가 2.5fF이며, 메모리 셀당 접합(junction) 커패시턴스가 1.5fF인 경우, 비트 라인의 기생 RC는 (2048*1)*(4*10-15*2048)이다. 즉, 기생 RC는 약 16ns가 된다.
상술한 종래 기술에 따라 비트라인의 구조가 사용되는 경우, 반도체 메모리 장치의 집적도가 증가할수록 반도체 칩의 면적을 최적화하여 칼럼 유닛을 구성하는데 어려움이 있다. 즉, 집적도의 증가에 따라 하나의 칩에 구현되는 메모리 셀의 수는 증가는 메모리 장치의 칼럼 유닛의 수의 증가을 유발한다. 그러나, 칼럼 유닛의 수의 증가는 각각의 비트 라인에 구비된 비트라인 프리차지/이퀄라이즈 회로부의 구현을 곤란하게 하는 원인이 된다. 이는 메모리 셀과 상기 메모리 셀의 동작을 제어하기 위한 제어회로 사이의 레이아웃 상의 특징에 기인한다. 즉, 메모리 셀의 레이아웃 상의 구현에서 최소 선폭이 감소하더라도, 제어회로의 최소 선폭은 메모 리 셀의 최소 선폭 감소에 비례하지 않는다. 따라서, 크기가 감소된 메모리 셀에 비해 비트라인 프리차지/이퀄라이즈 회로부는 메모리 셀과 동일 레벨로 감소되지 않게 된다.
이를 개선하기 위해 비트라인 프리차지/이퀄라이즈 회로부의 최소 선폭을 메모리 셀과 동일하게 하는 경우, 메모리 장치의 제조공정에서의 난이도 및 칩 사이즈를 증가시키게 되어 생산성을 저하시키게 된다. 또한, 비트라인에 연결된 메모리 셀의 개수를 증가시킬 경우, 비트라인의 기생 커패시턴스가 증가하게 된다. 기생 커패시턴스의 증가는 데이터의 읽기/쓰기 동작에서 동작 속도의 저하를 유발하며, 소비 전력의 증가를 유발하는 문제점이 있다.
따라서, 비트 라인의 기생 커패시턴스를 최소화하고, 집적도의 증가에 따른 칩 사이즈의 증가를 최소화할 수 있는 계층적인 비트 라인 구조를 가진 반도체 메모리 장치 및 이의 구동 방법이 요청된다 할 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 칩 면적을 최소화하기 위해 계층적인 비트 라인 구조를 가지는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 계층적인 비트라인 구조를 가지는 반도체 메모리 장치의 동작 방법을 제공하는 하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 복수개의 상위 칼럼 유닛들; 상 기 상위 칼럼 유닛은 복수개의 하위 칼럼 유닛들을 가지되, 상기 하위 칼럼 유닛은, 하위 비트 라인과 워드 라인의 교차점에 위치하는 복수개의 메모리 셀들; 및 서로 다른 층에 형성된 복수개의 트랜지스터들로 구성되는 하위비트라인 스위칭부를 가지며, 데이터 라인을 통해 상기 하위 칼럼 유닛에 연결되고, 상기 데이터 라인의 데이터를 감지하고 증폭하기 위한 감지/증폭 회로부를 포함하는 반도체 메모리 장치포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 상기 제1 목적은, 제1 방향으로 배열되는 하위비트라인; 제2 방향으로 배열되는 상위비트라인; 상기 제2 방향으로 배열되는 워드라인; 및 상기 하위비트라인과 상기 워드라인이 교차하는 영역에 배치되는 메모리 셀를 포함하는 반도체 메모리 장치를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 상위 비트 라인의 선택을 해제하는 단계; 선택 해제된 상기 상위 비트 라인 및 선택된 하위 비트 라인에 대한 프리차지/이퀄라이즈 동작을 수행하는 단계; 상기 하위 비트 라인의 선택을 해제하는 단계; 및 상기 선택 해제된 하위 비트 라인에 대해 프리차지 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 회로도이 다.
도 4를 참조하면, 반도체 메모리 장치는 한쌍의 데이터 라인들 DL, /DL에 선택적으로 연결된 적어도 하나의 상위 칼럼 유닛(400), 데이터 라인들 DL, /DL에 연결된 감지/증폭 회로부(402), 상기 감지/증폭 회로부(402)에 연결되고 읽기 데이터를 반도체 메모리 장치 외부로 출력하기 위한 데이터 출력 버퍼(404), 데이터 라인들 DL, /DL에 연결된 쓰기 구동 회로부(406) 및 상기 쓰기 구동 회로부(406)에 쓰기 데이터를 공급하기 위한 데이터 입력 버퍼(408)를 포함한다.
또한, 본 실시예에서 데이터 라인은 한 쌍인 것으로 도시하였으나, 실시의 형태에 따라 하나의 라인으로 구성될 수도 있다.
상위 칼럼 유닛(400)은 상위비트라인 선택신호 Y, /Y에 따라 데이터 라인들 DL, /DL에 선택적으로 연결된다.
읽기 동작시, 선택된 상위 칼럼 유닛(400) 상의 읽기 데이터는 데이터 라인들 DL, /DL로 전송되고, 데이터 라인들 DL, /DL의 읽기 데이터는 감지/증폭 회로부(402)로 입력되고 증폭된다. 증폭된 읽기 데이터는 데이터 출력 버퍼(404)에서 TTL 레벨로 변환된 후, 반도체 메모리 장치 외부로 출력된다.
쓰기 동작시, 데이터 입력 버퍼(408)로 입력된 TTL 레벨의 쓰기 데이터는 CMOS 레벨로 변환되고, 쓰기 구동 회로부(406)로 입력된다. 쓰기 구동 회로부(406)는 상위비트라인 선택신호 Y, /Y에 따라 선택되어 데이터 라인 DL, /DL에 전기적으로 연결된 상위 칼럼 유닛(400)에 쓰기 데이터를 전송한다.
상위 칼럼 유닛(400)은 한 쌍의 상위비트라인들 GBL, /GBL과 선택적으로 연 결되는 적어도 하나의 하위 칼럼 유닛(410), 상위비트라인들 GBL, /GBL에 연결되는 상위비트라인 프리차지/이퀄라이즈 회로부(420) 및 데이터 라인들 DL, /DL과의 선택적 연결을 수행하는 상위비트라인 선택 회로부(430)를 가진다.
또한, 본 실시예에서 상위비트라인이 한 쌍인 것으로 도시하였으나, 실시의 형태에 따라 상기 상위비트라인은 하나의 라인으로 구성될 수도 있다.
상위 칼럼 유닛(400)에 구비된 상위비트라인들 GBL, /GBL에는 다수의 하위 칼럼 유닛들이 연결되며, 하위 칼럼 유닛들은 서로 상보적으로 상위비트라인에 전기적으로 연결된다. 즉, 제1 하위 칼럼 유닛(410)이 상위 비트 라인에 전기적으로 연결되는 경우, 나머지 모든 하위 칼럼 유닛들은 상위비트라인 GBL, /GBL과 전기적으로 차단된다.
다수의 하위 칼럼 유닛들이 연결된 상위비트라인 GBL, /GBL에는 상위비트라인 프리차지/이퀄라이즈 회로부(420) 및 상위비트라인 선택 회로부(430)가 연결된다.
상기 상위비트라인 프리차지/이퀄라이즈 회로부(420)는 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY에 따라 온/오프 동작을 수행하는 트랜지스터들 P41, P42 및 P43을 가진다.
상위비트라인 프리차지/이퀄라이즈 제어신호 /GY가 저레벨인 경우, 상기 트랜지스터들 P41, P42 및 P43은 턴-온 된다. 상기 트랜지스터들 P41, P42 및 P43이 턴-온되는 경우, 상위비트라인 GBL, /GBL은 Vdd로 프리차지되고 한 쌍의 상위 비트 라인들 GBL, /GBL을 서로 등전위를 유지하기 위한 이퀄라이즈 동작이 수행된다. 즉 , 트랜지스터들 P41 및 P42의 턴-온에 따라 상위비트라인은 Vdd 레벨로 프리차지 되며, 트랜지스터 P43의 턴-온에 따라 한 쌍의 상위비트라인들 GBL, /GBL은 전기적으로 단락되어 서로 등전위를 유지하게 된다.
상위비트라인 프리차지/이퀄라이즈 제어신호 /GY가 고레벨인 경우, 상기 트랜지스터들 P41, P42 및 P43은 턴-오프된다. 따라서, 상위비트라인 GBL, /GBL에서 프리차지 및 이퀄라이즈 동작은 수행되지 않으며, 상위비트라인 GBL, /GBL을 통한 데이터의 쓰기 또는 읽기 동작이 수행된다.
상위비트라인 선택 회로부(430)는 적어도 하나의 전송 게이트로 구성된다. 즉, 상위비트라인이 한 쌍으로 구비되는 경우, 2개의 전송 게이트들 TG41 및 TG42로 구성되며, 상위비트라인이 하나인 경우, 1개의 전송 게이트로 구성된다. 상기 상위비트라인 선택 회로부(430)의 전송 게이트들 TG41, TG42는 상위비트라인 선택신호 Y, /Y의 제어에 따라 온/오프 동작을 수행한다.
즉, 상위비트라인 선택신호 Y가 고레벨이고, 이의 반전 신호 /Y가 저레벨인 경우, 전송 게이트 TG41, TG42는 턴-온되고 상위비트라인 GBL, /GBL은 데이터 라인DL, /DL에 전기적으로 연결된다. 상위비트라인 GBL, /GBL이 데이터 라인 DL, /DL에 전기적으로 연결된 경우, 데이터 라인 DL, /DL 및 상위비트라인 GBL, /GBL을 통한 쓰기 동작 또는 읽기 동작이 수행된다.
또한, 상위비트라인 선택신호 Y가 저레벨이고, 이의 반전 신호 /Y가 고레벨인 경우, 전송 게이트 TG41, TG42는 턴-오프되고, 상위비트라인 GBL, /GBL은 데이터 라인 DL, /DL에 전기적으로 차단된다. 따라서, 상기 상위비트라인 GBL, /GBL에 대한 프리차지 및 이퀄라이즈 동작이 수행될 수 있다.
하위 칼럼 유닛(410)은 한 쌍의 하위비트라인들 PBL, /PBL에 연결된 다수의 메모리 셀들(412) 및 하위비트라인 스위칭부(414)를 가진다. 또한, 본 실시예에서 하위비트라인은 한 쌍인 것으로 도시하였지만, 상기 하위비트라인은 하나의 라인으로 구성될 수 있다.
상기 하위비트라인 PBL, /PBL에 연결된 각각의 메모리 셀은 워드 라인 선택 신호 SWL1,... 또는 SWLn에 따라 활성화된다.
또한, 하위비트라인 스위칭부(414)는 트랜지스터들 P44, P45, N41 및 N42로 구성된다. 상기 트랜지스터들 P44 및 P45는 하위비트라인 PBL, /PBL에 대한 프리차지 동작을 수행하며, 상기 트랜지스터들 N41 및 N42는 하위비트라인 PBL, /PBL을 상위 비트 라인에 전기적으로 연결하는 동작을 수행한다. 즉 트랜지스터 P44는 하위비트라인 PBL을 프리차지하는데 사용되며, 트랜지스터 P45는 하위비트라인 /PBL을 프리차지하는데 사용된다. 또한, 상기 트랜지스터 N41은 하위비트라인 PBL과 상위비트라인 GBL을 전기적으로 연결하며, 상기 트랜지스터 N42는 하위비트라인 /PBL과 상위비트라인 /GBL을 전기적으로 연결한다. 또한, 하위비트라인이 하나의 라인으로 구성되고, 상위비트라인 또한 하나의 라인으로 구성되는 경우, 상기 하위비트라인 스위칭부는 Vdd 및 하위비트라인에 연결된 하나의 PMOS와, 하위비트라인과 상위비트라인을 전기적으로 연결하는 하나의 NMOS로 구성될 수 있다.
이하, 하위비트라인 스위칭부(414)의 동작을 설명한다. 예컨대, 하위비트라인 선택 신호 PY1이 저레벨인 경우, 트랜지스터들 P44 및 P45는 턴-온되고, 트랜지 스터들 N41 및 N42는 턴-오프된다. 턴-오프된 트랜지스터들 N41 및 N42에 의해 하위비트라인 PBL, /PBL과 상위비트라인 GBL, /GBL과의 연결은 차단되며, 턴-온된 트랜지스터들 P44 및 P45를 통해 하위비트라인 PBL, /PBL은 Vdd 레벨로 프리차지된다. 따라서, 상기 트랜지스터들 P44 및 P45는 하위비트라인 프리차지용 트랜지스터들이며, 트랜지스터들 N41 및 N42는 바이패스 트랜지스터들이다.
하위비트라인 선택 신호 PY1이 고레벨인 경우, 트랜지스터들 P44 및 P45는 턴-오프되고, 트랜지스터들 N41 및 N42는 턴-온된다. NMOS 트랜지스터인 N41 및 N42를 턴-온시키기 위해서 고레벨이 가지는 전압레벨은 Vdd + Vth 이상이 되어야 한다(Vth는 NMOS 트랜지스터의 문턱전압). 트랜지스터들 P44 및 P45의 턴-오프 동작에 따라 하위비트라인 PBL, /PBL에 대한 프리차지 동작은 종료된다. 또한, 트랜지스터들 N41 및 N42의 턴-온 동작에 따라, 하위비트라인 PBL, /PBL은 상위비트라인 GBL, /GBL에 전기적으로 연결된다.
상술한 비트 라인의 계층적 구조를 이용한 반도체 메모리 장치는 종래 기술에서 언급된 레이아웃 상의 면적 문제를 해결할 수 있다. 즉, 본 실시에에 따른 반도체 메모리 장치는 다수의 하위비트라인이 적어도 하나의 상위비트라인에 연결되므로, 상위비트라인을 하나의 감지/증폭 회로부 및 쓰기 구동 회로부에 연결할 수 있다. 하위 비트 라인에 연결된 하위 비트 라인 스위칭부를 적절히 배치하고, 상위 비트 라인에 연결되고 상대적으로 선폭이 큰 상위 비트 라인 제어 회로들을 감지/증폭 회로부가 구성된 영역에 배치하는 경우, 집적도의 향상에 따른 칩 면적의 증가문제를 해결할 수 있다.
또한, 하나의 데이터 라인에 다수의 상위 비트 라인이 연결되고, 하나의 상위 비트 라인에 다수의 하위 비트 라인이 연결되는 계층적 구조를 가지므로 어드레스의 지정에 따른 특정의 메모리 셀을 활성화하는 경우, 하위 비트 라인에 연결된 메모리 셀의 수를 감소시킬 수 있다. 하위 비트 라인에 연결된 메모리 셀의 수가 감소되면, 비트 라인의 기생 커패시턴스가 감소하므로, 동작 속도의 향상을 가져올 수 있는 잇점이 있다.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 클럭 신호 CLK의 변화 또는 어드레스 신호 ADD의 변화가 발생하면, 먼저 하위비트라인 선택 신호 PY1이 고레벨로 전환된다. 메모리 장치가 동기형인 경우, 클럭 신호 CLK의 변화에 따라 상기 하위비트라인 선택 신호 PY1이 고레벨로 전환되며, 메모리 장치가 비동기형인 경우, 어드레스 신호 ADD의 변화에 따라 상기 하위비트라인 선택 신호 PY1이 Vpp의 고레벨로 전환된다. 또한 Vpp는 Vdd + Vth(Vth는 NMOS의 문턱전압) 이상의 값이다.
하위비트라인 선택 신호 PY1이 고레벨로 전환되는 시점부터 t1의 시간동안, 워드라인 선택 신호 SWL1 및 상위비트라인 선택 신호 Y는 활성화가 차단된다. 하위비트라인 선택 신호 PY1의 고레벨에 따라 하위 칼럼 유닛(410)의 바이패스 트랜지스터들 N41 및 N42는 턴-온되고, 하위 칼럼 유닛(410)의 하위비트라인 PBL, /PBL은 상위비트라인 GBL, /GBL에 전기적으로 연결된다. 또한, 상기 바이패스 트랜지스터들 N41, N42의 턴-온 동작에 따라, 트랜지스터들 P44, P45에 의한 하위비트라인 PBL, /PBL의 프리차지 동작은 중단된다. 그러나, 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY은 저레벨이므로 상위비트라인 GBL, /GBL에 대한 프리차지 및 이퀄라이즈 동작은 수행된다. 또한, 상위비트라인 GBL, /GBL과 하위비트라인 PBL, /PBL은 바이패스 트랜지스터들 N41 및 N42에 의해 전기적으로 연결되므로, 결과적으로 t1 시간 구간동안 상위비트라인 GBL, /GBL 및 하위비트라인 PBL, /PBL에 대한 프리차지 및 이퀄라이즈 동작이 수행된다.
t1 시간 경과후, 워드라인 선택신호 SWL1이 활성화되고, 상위비트라인 선택 신호 Y가 고레벨로 전환되며, 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY가 고레벨로 전환된다.
고레벨인 상위비트라인 선택 신호 Y에 따라 상위 칼럼 유닛(400)은 선택되고, 고레벨인 하위비트라인 선택 신호 PY1에 따라 하위 칼럼 유닛(410)이 선택된다. 또한, 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY가 고레벨로 전환됨에 따라 선택된 상위 칼럼 유닛(400)의 프리차지 및 이퀄라이즈 동작은 중단된다. 선택된 하위 칼럼 유닛(410)상의 메모리 셀은 워드 라인 선택 신호에 의해 활성화된다. 즉, 상기 도 4의 경우, 고레벨의 워드 라인 선택 신호 SWL1에 의해 제1 메모리 셀(4121)이 활성화된다. 선택된 메모리 셀(4121)이 활성화되면 메모리 셀(4121)에 대한 쓰기 또는 읽기 동작이 수행된다.
읽기 동작의 경우, 선택된 하위비트라인 PBL, /PBL에 연결된 선택된 메모리 셀의 데이터는 하위비트라인 PBL, /PBL로 전송된다. 하위비트라인 PBL, /PBL로 전송된 데이터는 상위비트라인 GBL, /GBL로 전송되며, 상위비트라인 선택 회로부 (430)를 통해 데이터 라인 DL, /DL로 전송된다. 데이터 라인 DL, /DL로 전송된 데이터는 감지/증폭 회로부(402)에 의해 감지되고, 증폭되어 데이터 출력 버퍼(404)로 입력된다.
쓰기 동작의 경우, 데이터 입력 버퍼(408)로 입력된 쓰기 데이터는 쓰기 구동 회로부(406)로 입력되고 쓰기 구동 회로부(406)에 의해 데이터 라인 DL, /DL로 전송된다. 데이터 라인 DL, /DL로 전송된 쓰기 데이터는 선택된 상위비트라인 GBL, /GBL로 전달되고, 선택된 하위비트라인 PBL, /PBL을 통해 활성화된 메모리 셀로 저장된다.
또한, 읽기 동작 또는 쓰기 동작이 완료되면, 워드라인 선택신호 SWL1은 디스에이블되며, 상위비트라인 선택 신호 Y 및 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY는 저레벨로 변환된다. 저레벨인 상위비트라인 선택 신호 Y에 따라 상위 칼럼 유닛의 선택은 해제된다. 즉 상위비트라인 선택 회로부(430)의 전송 게이트는 턴-오프된다. 저레벨인 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY에 따라 상위비트라인 프리차지/이퀄라이즈 회로부(420)는 상위비트라인 GBL, /GBL을 Vdd 레벨로 프리차지하고, 이퀄라이즈한다. 또한, 상위비트라인 선택 신호 Y 및 상위비트라인 프리차지/이퀄라이즈 제어신호 /GY의 레벨 전환 시점으로부터 t2 시간동안 하위비트라인 선택 신호 PY1은 고레벨을 유지하므로 바이패스 트랜지스터들 N41 및 N42는 턴-온 상태를 유지한다. 따라서, 상위비트라인 프리차지/이퀄라이즈 회로부(420)는 상위비트라인 GBL, /GBL 및 하위비트라인 PBL, /PBL을 프리차지하고, 이퀄라이즈한다.
계속해서, t2 시간이 경과되면, 하위비트라인 선택 신호 PY1은 저레벨로 전환되어 하위비트라인 PBL, /PBL의 선택을 해제한다. 즉, 하위비트라인 PBL, /PBL과 상위비트라인 GBL, /GBL의 전기적 연결은 차단되고, 트랜지스터들 P44 및 P45에 의한 하위비트라인 PBL, /PBL에 대한 프리차지 동작이 개시된다.
실시예 2
도 6는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 6를 참조하면, 상기 도 4에서 개시된 하위비트라인 스위칭부(414)가 소자 분리 영역 상면에 배치된다. 즉, 상기 도 4에서 하위 칼럼 유닛(410)의 하위비트라인 스위칭부(414)의 트랜지스터 P44 및 N41이 도시된다.
반도체 기판(600) 상에 형성된 소자 분리 영역(610) 상에 제1 층간 절연막(620)이 형성된다. 상기 제1 층간 절연막(620)은 액티브 영역(도시되지 않음)에 형성된 메모리 셀 트랜지스터를 매립하기 위한 것이다.
형성된 제1 층간 절연막(620) 상에 하위비트라인 프리차지용 트랜지스터 P44을 형성한다. 상기 트랜지스터 P44의 형성은 제1 층간 절연막(620) 상에 제1 반도체 층(622)을 형성하고, 제1 반도체 층(622) 상부에 게이트를 형성한다. 상기 제1 반도체 층(622)은 단결정 실리콘 또는 다결정 실리콘으로 이루어짐이 바람직하다. 게이트는 제1 반도체 층(622) 상부에 유전막(624)을 형성하고 유전막(624) 상면에 도전체(626)를 형성한 다음, 이를 패터닝함을 통해 형성된다. 또한, 게이트는 이후의 식각 공정시 게이트 도전체(626)가 손상되는 것을 방지하기 위해 측벽 스페이서 (628)를 더 구비할 수 있다. 계속해서, 게이트를 마스크로 하여 제1 반도체 층(622)에 대한 이온 주입 공정을 실시한다. 이온 주입 공정에 의해 게이트 양 측면에 전극이 되는 p+ 영역이 형성된다. 따라서 PMOS 트랜지스터인 P44가 형성된다.
제1 층간 절연막(620) 상에 형성된 트랜지스터 P44을 완전히 도포하는 제2 층간 절연막(630)이 형성된다. 계속해서 제2 층간 절연막(630) 상에 트랜지스터 N41을 형성한다. 상기 트랜지스터 N41이 형성되는 위치는 소자 분리 영역(610)의 상부에 형성됨이 바람직하다. 먼저, 제2 층간 절연막(630) 상에 제2 반도체 층(632)을 형성한다. 상기 제2 반도체 층(632)은 단결정 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 형성된 제2 반도체 층(632)상에 유전막(634) 및 도전체(636)로 이루어진 게이트를 형성한다. 게이트의 형성은 제2 반도체 층(632) 상에 유전막(634)을 도포하고, 도포된 유전막(634) 상에 도전체(636)를 형성하며, 식각을 통해 이를 패터닝함으로서 이루어진다. 또한, 식각을 통해 형성된 유전막(634) 및 도전체(636)로 이루어진 게이트는 이후의 식각 공정시 도전체(636)의 손상을 방지하기 위한 측벽 스페이서(638)를 구비할 수도 있다. 이어서, 형성된 게이트를 마스크로 하여 이온 주입 공정을 실시한다. 이온 주입 공정에 의해 게이트 양측부의 제2 반도체 층(632)에 전극을 이루는 n+ 영역이 형성된다. 따라서, NMOS 트랜지스터인 N41이 형성된다.
트랜지스터 N41이 형성된 경우, 상기 트랜지스터 N41을 완전히 도포하는 제3 층간 절연막(640)을 형성한다. 계속해서, 제3 층간 절연막(640), 트랜지스터 N41의 제1 전극, 제2 층간 절연막(630) 및 트랜지스터 P44의 제1 전극을 관통하는 하위비 트라인 콘택 플러그(650)를 형성한다. 상기 하위비트라인 콘택 플러그(650)는 트랜지스터 N41의 제1 전극 및 트랜지스터 P44의 제1 전극을 전기적으로 연결하고, 하위비트라인과의 전기적 연결을 달성하기 위해 사용된다. 따라서, 상기 하위비트라인 콘택 플러그(650)는 제3 층간 절연막(640)으로부터 트랜지스터 P44의 제1 전극까지 형성될 수도 있으며, 트랜지스터 P44를 관통하여 형성될 수도 있다.
하위비트라인 콘택 플러그(650)는 제3 층간 절연막(640) 상에 형성된 하위비트라인과 전기적으로 연결된다. 또한, 하위비트라인은 액티브 영역에 형성된 메모리 셀과 연결된다.
계속해서, 상위비트라인 콘택 플러그(660) 및 Vdd 라인 콘택 플러그(670)가 형성된다. 상위비트라인 콘택 플러그(660)는 제3 층간 절연막(640)을 관통하여 트랜지스터 N41의 제2 전극까지 신장된다. 상기 상위비트라인 콘택 플러그(660)는 상기 트랜지스터 N41의 제2 전극과 상위비트라인 사이의 전기적 연결을 달성하기 위해 사용된다.
Vdd 라인 콘택 플러그(670)는 제3 층간 절연막(640), 제2 층간 절연막(630)을 관통하여 트랜지스터 P44의 제2 전극과 전기적으로 연결된다. 실시의 형태에 따라 상기 Vdd 라인 콘택 플러그(670)는 트랜지스터 P44의 제2 전극을 관통하여 제1 층간 절연막(620)까지 신장될 수 있다.
또한, 상기 상위비트라인 콘택 플러그(660) 및 Vdd 라인 콘택 플러그(670)는 동일한 층간 절연막상에 형성된 것으로 도시하였지만, 서로 다른 층간 절연막 상에 형성될 수 있다. 이러한 점은 하위비트라인 콘택 플러그(650)의 경우에도 마찬가지 이다.
또한, 본 실시예에서는 제1 층간 절연막(620) 상에 트랜지스터 P44가 형성되고, 제2 층간 절연막(630) 상에 트랜지스터 N41이 형성되는 것으로 설명하였으나, 실시의 형태에 따라 트랜지스터 N41이 제1 층간 절연막(620) 상에 형성되고 트랜지스터 P44는 제2 층간 절연막(630) 상에 형성될 수도 있다. 또한, 트랜지스터들 P44 및 N41은 동일한 층간 절연막 상에 형성될 수도 있다. 본 실시예에서는 하위비트라인 스위칭부(414)를 구성하는 트랜지스터들이 층간 절연막상에 형성되는 것으로 도시하였으나, 상기 트랜지스터들은 소자 분리 영역을 형성하는 얕은 소자 분리(Shallow Trench Isolation, 이하 STI라 함)산화막(610) 상에 직접 형성될 수도 있다.
본 실시예에서 기재된 본 발명의 구체적 구현은 하위비트라인 스위칭부(414)는 소자 분리 영역으로부터 상부의 임의의 위치에 배치될 수 있음을 주요한 특징으로 한다. 따라서, 상기 하위비트라인 스위칭부(414)를 구성하는 트랜지스터들은 직접 소자 분리 영역(610)에 형성될 수 있으며, 제1 층간 절연막(620) 또는 제2 층간 절연막(630)에 형성될 수 있다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따라 상기 도 6의 반도체 메모리 장치를 구성한 평면도들이다.
도 7a를 참조하면, 본 실시예에 따른 반도체 메모리 장치는 4개의 매트릭스들로 구성된다. 각각의 매트릭스는 8개의 셀 블록들 및 적어도 하나의 주변 회로 블록을 가진다. 각각의 셀 블록은 적어도 하나의 상위 비트 라인, 적어도 하나의 하위 비트 라인 및 상기 하위 비트 라인에 연결된 다수의 메모리 셀들을 가진다.
반도체 메모리 장치가 256 메가 비트의 저장 용량을 가지는 경우, 각각의 메트릭스는 64 메가 비트의 용량을 가지며, 각각의 셀 블록은 8 메가 비트의 용량을 가진다. 8 메가 비트의 용량을 가지는 셀 블록의 하나의 워드 라인은 1K 비트의 메모리를 엑세스한다. 또한, 셀 블록내에는 다수의 하위 비트 라인들이 배치되며, 다수의 상위 비트 라인들이 배치된다.
예컨대 하위 비트 라인에는 512개의 메모리 셀을 연결하고, 하나의 메트릭스를 가로질러 128개의 하위 비트 라인들을 하나의 상위 비트 라인에 연결하여 계층적 비트 라인 구조를 가진 반도체 메모리 장치를 구성할 수 있다. 이 경우, 하나의 메트릭스 내에는 210개의 상위 비트 라인이 구비된다.
상기 도 4에서와 같이, 셀 블록에 하위비트라인 스위칭부들을 배치하고, 상위비트라인 프리차지/이퀄라이즈 회로부 및 상위비트라인 선택 회로부를 주변 회로 블록에 배치한다. 즉, 메모리 셀 영역이 형성되는 액티브 영역을 정의하는 소자 분리 영역 상에 하위비트라인 스위칭부를 형성하여 하위비트라인 스위칭부가 셀 블록내에 위치하도록 한다. 또한, 감지/증폭 회로부 및 쓰기 구동 회로부가 배치되는 주변 회로 영역에 상위비트라인 프리차지/이퀄라이즈 회로부 및 상위비트라인 선택 회로부를 배치한다.
상술한 회로들의 배치에 따를 경우, 칩의 사이즈를 감소시킬 수 있으며, 협소한 공간에 복잡한 논리 회로를 구성하여야하는 종래 기술의 곤란함을 극복할 수 있다. 즉, 비트 라인의 구조를 계층적으로 형성하고, 하위비트라인에 연결된 메모리 셀들을 선택하는 하위비트라인 스위칭부를 소자 분리 영역상에 형성하여 논리 회로 배치의 복잡성을 회피할 수 있다. 즉, 본 실시예에 의할 경우, 다수의 하위비트라인에 대해 하나의 프리차지/이퀄라이즈 회로부가 구비되므로 주변 회로부가 가지는 선폭의 제한에서 상대적으로 자유로운 장점을 가지게 된다. 또한, 하나의 하위 비트 라인에 연결되는 메모리 셀의 수를 512개 또는 그 이하로 구성할 수 있으므로 기생 커패시턴스를 종래 기술에서 설명한 도 3의 경우보다 감소시킬 수 있다.
도 7b를 참조하면, 상기 도 7a에서 도시된 바와 동일한 기능 및 구성을 가지되, 상위비트라인의 방향을 달리하는 구성을 가진다. 즉, 상기 도 7a에서는 하위비트라인이 상위비트라인과 수직으로 교차하는 형상을 가지나, 상기 도 7b에서는 하위비트라인이 상위비트라인에 대해 수평인 형상을 가진다. 그 외의 나머지 구성 및 효과는 상기 도 7a에서 설명한 바와 동일하다.
상기와 같은 본 발명에 따르면, 반도체 메모리 장치의 하위 칼럼 유닛상의 하위비트라인 스위칭부의 트랜지스터들을 소자 분리 영역 상에 형성하여 메모리 용량의 증가에 따른 칩의 면적의 증가를 최소화할 수 있다. 또한, 하위비트라인에 연결되는 메모리 셀의 수의 감소에 따라 비트라인의 접합 커패시턴스 및 저항 성분은 감소되고, 신호 전달에 영향을 미치는 시정수도 감소된다. 따라서, 반도체 메모리 장치의 동작 속도는 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 복수개의 상위 칼럼 유닛들;
    상기 상위 칼럼 유닛은 복수개의 하위 칼럼 유닛들을 가지되,
    상기 하위 칼럼 유닛은,
    하위 비트 라인과 워드 라인의 교차점에 위치하는 복수개의 메모리 셀들; 및
    서로 다른 층에 형성된 복수개의 트랜지스터들로 구성되는 하위비트라인 스위칭부를 가지며,
    데이터 라인을 통해 상기 하위 칼럼 유닛에 연결되고, 상기 데이터 라인의 데이터를 감지하고 증폭하기 위한 감지/증폭 회로부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는 SRAM인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 하위비트라인 스위칭부는 소자 분리 영역상에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 하위비트라인 스위칭부는,
    제1 층간 절연막 상에 형성되고, 상기 하위비트라인을 프리차지하기 위한 하 위비트라인 프리차지 트랜지스터; 및
    상기 하위비트라인 프리차지 트랜지스터를 매립하는 제2 층간 절연막 상에 형성되고, 상기 하위비트라인과 상기 상위비트라인 사이의 연결을 제어하기 위한 바이패스 트랜지스터를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 하위비트라인 프리차지 트랜지스터의 제1 전극 및 상기 하위비트라인 프리차지 트랜지스터의 제1 전극은 하위비트라인 콘택 플러그를 통해 하위비트라인에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 하위비트라인 콘택 플러그는 상기 하위비트라인 프리차지 트랜지스터의 제1 전극 및 상기 하위비트라인 프리차지 트랜지스터의 제1 전극을 관통하여 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 하위비트라인 프리차지 트랜지스터의 제2 전극은 Vdd 콘택 플러그에 연결되고,
    상기 하위비트라인 바이패스 트랜지스터의 제2 전극은 상위비트라인 콘택 플러그에 연결되는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 하위비트라인 프리차지 트랜지스터와 상기 하위비트라인 프리차지 트랜지스터는 서로 위치를 바꾸어 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 하위비트라인 스위칭부는,
    상기 하위비트라인 및 Vdd에 연결되고, 하위비트라인 선택 신호에 따라 상기 하위비트라인을 프리차지하기 위한 하위비트라인 프리차지 트랜지스터; 및
    상기 하위비트라인 및 상기 상위비트라인에 연결되고, 상기 하위비트라인 선택 신호에 따라 상기 하위비트라인과 상기 상위비트라인 사이의 전기적 연결을 제어하기 위한 하위비트라인 바이패스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 하위비트라인 프리차지 트랜지스터는 상기 하위비트라인 바이패스 트랜지스터와 상보적으로 동작하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 하위비트라인 바이패스 트랜지스터는 NMOS 트랜지스터이며, Vdd+Vth 이상의 전압 레벨에 의해 턴-온되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 방향으로 배열되는 하위비트라인;
    제2 방향으로 배열되는 상위비트라인;
    상기 제2 방향으로 배열되는 워드라인; 및
    상기 하위비트라인과 상기 워드라인이 교차하는 영역에 배치되는 메모리 셀를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제2 방향은 상기 제1 방향에 수직인 것을 특징으로 하는 반도체 메모리 장치.
  14. 상위비트라인의 선택을 해제하는 단계;
    선택 해제된 상기 상위비트라인 및 선택된 하위비트라인에 대한 프리차지/이퀄라이즈 동작을 수행하는 단계;
    상기 하위비트라인의 선택을 해제하는 단계; 및
    상기 선택 해제된 하위비트라인에 대해 프리차지 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서, 상기 상위비트라인의 선택의 해제는 상위비트라인 선택 신호를 인가하여 상기 상위비트라인과 데이터 라인 사이의 전기적 연결을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 하위비트라인의 선택의 해제는 하위비트라인 선택 신호에 따라 상기 하위비트라인과 상기 상위비트라인 사이의 전기적 연결을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  17. 제16항에 있어서, 상기 선택 해제된 하위비트라인에 대해 프리차지 동작은 하위비트라인 스위칭부의 하위비트라인 프리차지 트랜지스터에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 반도체 메모리 장치의 동작 방법은 SRAM에 적용되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제14항에 있어서, 상기 하위비트라인의 선택을 해제하는 단계 이전에,
    하위비트라인을 선택하는 단계;
    상위비트라인 및 선택된 하위비트라인에 대해 프리차지/이퀄라이즈 동작을 수행하는 단계;
    상기 상위비트라인을 데이터 라인에 연결하고, 상기 선택된 하위비트라인에 연결된 워드 라인을 활성화하는 단계; 및
    상기 활성화된 워드 라인에 상응하는 메모리 셀에 대한 읽기 또는 쓰기 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제19항에 있어서, 상기 반도체 메모리 장치는 SRAM인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제19항에 있어서, 상기 하위비트라인의 선택은 하위비트라인 선택 신호에 따라 상기 하위비트라인과 상기 상위비트라인을 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 제21항에 있어서, 상기 하위비트라인의 선택은 Vdd+Vth 이상의 하위비트라인 선택 신호를 인가하여 하위비트라인 바이패스 트랜지스터를 턴-온시키는 것을 특징으로하는 반도체 메모리 장치의 동작 방법.
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