JP4358056B2 - 半導体メモリ - Google Patents
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Description
本発明は半導体記憶装置に関する。
近年、ＤＲＡＭに代わる集積性の高いメモリセルとしてＦＢＣ(Floating Body Cell)が開発された。ＦＢＣメモリ装置は、ＳＯＩ基板上に形成されたトランジスタにより構成されている。ＦＢＣメモリ装置は、フローティングボディにホールを蓄積または放出することによってデータ“１”またはデータ“０”を記憶する。
従来、ＦＢＣメモリ装置をテストする場合、通常の動作時に使用される書込みドライバでメモリセルへデータを書き込み、通常の動作時に使用されるセンスアンプでメモリセル内のデータを検出していた。
従って、従来のＦＢＣメモリ装置では、メモリセルの特性自体を知ることができなかった。特に、書込みドライバまたはセンスアンプに不具合があった場合、メモリセル自体の評価は不可能であった。
T.Ohsawa等による「Memory Design Using One-Transistor Gain Cell on SOI（ＳＯＩ上に１トランジスタゲインセルを用いたメモリ設計）」、IEEE ISSCC(International Solid-State Circuits Conference), February 2002,Digest of Technical Papers, p152-153
T.Ohsawa等による「Memory Design Using One-Transistor Gain Cell on SOI（ＳＯＩ上に１トランジスタゲインセルを用いたメモリ設計）」、IEEE ISSCC(International Solid-State Circuits Conference), February 2002,Digest of Technical Papers, p152-153
書込みドライバやセンスアンプを用いることなく外部からメモリセル自体の特性評価を行うことができる半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のサブビット線と、任意の列の前記サブビット線を選択するビット線選択回路と、前記ビット線選択回路によって選択された前記サブビット線と接続されるメインビット線と、前記メインビット線を介して前記ビット線選択回路によって選択された前記サブビット線の電位を検出し、前記メモリセルのデータを読み出すセンスラインと、前記メインビット線を介して前記ビット線選択回路によって選択された前記サブビット線に電圧を印加し、前記メモリセルにデータを書き込む書込みドライバと、前記メインビット線に接続され、前記センスラインを用いることなく前記サブビット線を介して前記メモリセルに流れる電流を外部から検出する場合、あるいは、前記書込みドライバを用いることなく前記サブビット線を介して外部から前記メモリセルに電圧を印加する場合にオン状態になる第1のスイッチング素子と、前記書込みドライバから前記ビット線選択回路までの前記メインビット線に介在する第２のスイッチング素子と、前記センスラインと前記ビット線選択回路との間に接続され、前記メモリセルのデータを読み出すときに該メモリセルへ一定電圧を印加するクランプ回路と、一端が前記クランプ回路と前記センスラインとの間に接続され、他端が前記書込みドライバから前記第２のスイッチング素子までの前記メインビット線に接続された第３のスイッチング素子とを備えている。
本発明による半導体記憶装置は、書込みドライバやセンスアンプを用いることなく外部からメモリセル自体の特性評価を行うことができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００のブロック図である。半導体記憶装置１００は、メモリセルＭＣと、メモリセルアレイＣＡと、ワード線ＷＬと、サブビット線ＳＢＬと、ビット線選択回路１０と、ロウデコーダ２０と、カラムアドレスバッファ３０と、ロウアドレスバッファ４０と、センスユニットＳＵ１〜ＳＵｎと、書込みドライバＷＤ１〜ＷＤｎと、Ｄｉｎバッファ７０と、ＤＱバッファ８１と、オフチップドライバ８２と、パッドＰ１〜Ｐ８と、スイッチング素子ＳＷＡ１〜ＳＷＡｎとを備えている。
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００のブロック図である。半導体記憶装置１００は、メモリセルＭＣと、メモリセルアレイＣＡと、ワード線ＷＬと、サブビット線ＳＢＬと、ビット線選択回路１０と、ロウデコーダ２０と、カラムアドレスバッファ３０と、ロウアドレスバッファ４０と、センスユニットＳＵ１〜ＳＵｎと、書込みドライバＷＤ１〜ＷＤｎと、Ｄｉｎバッファ７０と、ＤＱバッファ８１と、オフチップドライバ８２と、パッドＰ１〜Ｐ８と、スイッチング素子ＳＷＡ１〜ＳＷＡｎとを備えている。
半導体記憶装置１００は、例えば、ＦＢＣメモリ装置またはＤＲＡＭである。メモリセルＭＣは、電荷を蓄積または放出することによってデータを記憶する。メモリセルＭＣは、例えば、ＦＢＣメモリセルまたはＤＲＡＭ等でよい。メモリセルアレイＣＡは、マトリクス状に配置された複数のメモリセルを有する。ワード線ＷＬは、メモリセルアレイＣＡの各行ごとに配列されたメモリセルＭＣに接続されている。サブビット線ＳＢＬは、メモリセルアレイＣＡの各列ごとに配列されたメモリセルＭＣに接続されている。
ビット線選択回路１０は、カラムアドレスバッファ３０から得たカラムアドレス信号ＣＡＳおよびアドレス信号Ａ０〜Ａｎに基づいて任意の列のサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをセンスユニットＳＵ１〜ＳＵｎに接続する。ロウデコーダ２０は、ロウアドレスバッファ４０から得たロウアドレス信号ＲＡＳおよびアドレス信号Ａ０〜Ａｎに基づいて任意の行のワード線ＷＬを選択し、このワード線ＷＬを活性化する。
センスユニットＳＵ１〜ＳＵｎは、ビット線選択回路１０に接続されている。書込みドライバＷＤ１〜ＷＤｎはそれぞれセンスユニットＳＵ１〜ＳＵｎに対応して接続されている。Ｄｉｎバッファ７０は、書込みドライバＷＤ１〜ＷＤｎに接続されている。スイッチング素子ＳＷＡ１〜ＳＷＡｎはそれぞれセンスユニットＳＵ１〜ＳＵｎに対応して接続されている。スイッチング素子ＳＷＡ１〜ＳＷＡｎは、例えば、ＭＯＳＦＥＴである。この場合、スイッチング素子ＳＷＡ１〜ＳＷＡｎは、Ｎ型ＭＯＳまたはＰ型ＭＯＳでもよく、あるいは、Ｎ型ＭＯＳおよびＰ型ＭＯＳを並列接続したスイッチング素子でもよい。
図２は、センスユニットＳＵｍ、書込みドライバＷＤｍ、スイッチング素子ＳＷＡｍの関係をより詳細に示した図である。尚、１≦ｍ≦ｎである。センスユニットＳＵｍは、ビット線選択回路１０から延びるメインビット線ＭＢＬを含む。メインビット線ＭＢＬには、スイッチング素子ＳＷＢが直列に接続されている。書込みドライバＷＤｍは、スイッチング素子ＳＷＢを介してメインビット線ＭＢＬに接続されている。書込みドライバＷＤｍは、ＷＧＴ信号によって許可（ENABLE）状態または非許可（DISABLE）状態になり得る。書込みドライバＷＤｍは、許可状態においては入力信号Ｄｉｎをメインビット線ＭＢＬへ反転通過させ、非許可状態においては入力信号Ｄｉｎを通過させない。非許可状態は、書込みドライバＷＤｍの出力をフローティング状態にすることである。
スイッチング素子ＳＷＡｍは、一端がスイッチング素子ＳＷＢと書込みドライバＷＤｍの出力との間のノードＮ１に接続され、他端がパッドＰ１に接続されている。つまり、スイッチング素子ＳＷＡｍは、パッドＰ１とメインビット線ＭＢＬとの間に介在している。
スイッチング素子ＳＷＢとビット線選択回路１０との間にあるノードＮ２からセンスラインＳＮが延びている。センスラインＳＮは、クランプ回路ＣＣ、電流源ＣＳおよび演算増幅器ＯＰ１に接続されたデータ検出部である。クランプ回路ＣＣの一端は、ノードＮ２においてメインビット線ＭＢＬに接続されている。クランプ回路ＣＣの他端は、センスラインＳＮを介して演算増幅器ＯＰ１の一方の入力に接続されている。演算増幅器ＯＰ１の他方の入力は、メモリセルＭＣ内のデータを識別するために用いられる基準電位ＶＲＥＦに接続されている。
演算増幅器ＯＰ１の出力データは、トランジスタＴｒ１〜Ｔｒ４を介してＤＱバッファ８１（図１参照）に伝達される。ＤＱバッファ８１は、オフチップドライバ８２を介してこの出力データをパッドＰ８から出力する。また、演算増幅器ＯＰ１の出力は、ラッチ回路ＬＣに接続されている。
次に、第1の実施形態の動作を説明する。
（通常の使用時における書込み動作：通常書込みモード）
通常の使用時において書込み動作は、書込みドライバＷＤｍを用いて実行される。
通常の使用時において書込み動作は、書込みドライバＷＤｍを用いて実行される。
まず、ロウデコーダ２０がワード線ＷＬを選択し、このワード線ＷＬをハイレベル(例えば、１．５Ｖ)へ活性化する。選択されていないワード線ＷＬは、データ保持時と同様にロウレベル (例えば、−１．５Ｖ)を維持する。ビット選択回路１０がメモリセルアレイＣＡのいずれかのサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをメインビット線ＭＢＬに接続する。
次に、ビット線選択回路１０がサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをメインビット線ＭＢＬに接続する。次に、ライトカラム選択信号ＷＣＳＬｍが選択される。このとき、テストカラム選択信号ＴＣＳＬｍは選択されない。これにより、スイッチング素子ＳＷＡｍはオフ状態のままであり、スイッチング素子ＳＷＢはオン状態になる。また、書込みドライバＷＤｍは許可状態であり、入力信号Ｄｉｎを反転通過させる。
図１に示すデータ入力パッドＰ３からの入力信号Ｄｉｎは、Ｄｉｎバッファ７０を介して書込みドライバＷＤｍに入力される。このとき、スイッチング素子ＳＷＢはオン状態であり、スイッチング素子ＳＷＡｍはオフ状態であるので、入力信号Ｄｉｎは、メインビット線ＭＢＬを介してビット線選択回路１０によって選択されたサブビット線ＳＢＬに伝達される。これにより、メモリセルＭＣへ入力信号Ｄｉｎに基づくデータが記憶される。
（テスト時における書込み動作：テスト書込みモード）
メモリセルＭＣのテスト時における書込み動作は、書込みドライバＷＤｍを用いることなく、パッドＰ１に外部から直接電圧を印加することによって実行される。
メモリセルＭＣのテスト時における書込み動作は、書込みドライバＷＤｍを用いることなく、パッドＰ１に外部から直接電圧を印加することによって実行される。
まず、ロウデコーダ２０がワード線ＷＬを選択し、このワード線ＷＬをハイレベル(例えば、１．５Ｖ)へ活性化する。選択されていないワード線ＷＬは、データ保持時と同様にロウレベル (例えば、−１．５Ｖ)を維持する。
次に、ビット線選択回路１０がサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをメインビット線ＭＢＬに接続する。次に、ライトカラム選択信号ＷＣＳＬｍおよびテストカラム選択信号ＴＣＳＬｍが選択される。これにより、スイッチング素子ＳＷＡｍ、ＳＷＢがオン状態になるので、パッドＰ１は、スイッチング素子ＳＷＡｍ、ＳＷＢを介してメインビット線ＭＢＬに接続される。このとき、書込みドライバＷＤｍは、非許可（DISABLE）状態であり、入力信号Ｄｉｎを通過させない。よって、外部からメインビット線ＭＢＬおよびサブビット線ＳＢＬを介してメモリセルＭＣへ所望の電圧を印加することができる。例えば、データ“１”を書込む時には、パッドＰ１にハイレベル(例えば、１．５Ｖ)を印加し、データ“０”を書込む時には、パッドＰ１にロウレベル (例えば、−１．５Ｖ)を印加すればよい。
その後、選択されたワード線ＷＬをロウレベル (例えば、−１．５Ｖ)に戻す。さらに、スイッチング素子ＳＷＡｍ、ＳＷＢをオフ状態にし、パッドＰ１の電圧を０Ｖにする。
このように、本実施形態は、書込みドライバＷＤｍおよびＤｉｎバッファ７０を介することなくメモリセルＭＣへ所望電圧を直接印加することができる。その結果、メモリセルＭＣが正常にデータを格納することができるか否かを判断することができる。
（通常の使用時における読出し動作：通常読出しモード）
通常の使用時において読出し動作は、センスラインＳＮに接続された演算増幅器ＯＰ１等を用いて実行される。
通常の使用時において読出し動作は、センスラインＳＮに接続された演算増幅器ＯＰ１等を用いて実行される。
まず、ロウデコーダ２０がワード線ＷＬを選択し、このワード線ＷＬをハイレベル(例えば、１．５Ｖ)へ活性化する。選択されていないワード線ＷＬは、データ保持時と同様にロウレベル (例えば、−１．５Ｖ)を維持する。
次に、ビット線選択回路１０がサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをメインビット線ＭＢＬに接続する。
次に、演算増幅器ＯＰ２に入力される電圧ＶＢＬＲを、例えば、０．２Ｖにする。これにより、クランプ回路ＣＣは、ノードＮ２の電圧を一定に、例えば、０．２Ｖに制御する。ノードＮ２の電圧は、読出し動作によってメモリセルＭＣ内のデータが破壊されないように、メモリセルＭＣを３極管状態で動作させる程度の電圧である。
読出し動作中では、電流源ＣＳの信号ＳＡＯＮはロウである。よって、電流源ＣＳは、センスラインＳＮ、メインビット線ＭＢＬおよびサブビット線ＳＢＬを通してメモリセルＭＣへ電流を供給する。このとき、選択されたメモリセルＭＣのデータが“０”である場合、メモリセルＭＣの閾値電圧が比較的高いので、メモリセルＭＣに流れる電流（以下、セル電流という）は比較的小さい。一方、選択されたメモリセルＭＣのデータが“１”である場合、メモリセルＭＣの閾値電圧が比較的低いので、セル電流は比較的大きい。即ち、ノードＮ３の電位は、データ“１”の場合よりデータ“０”の場合に高い。レファレンス電圧ＶＲＥＦは、データ“１”のときのノードＮ３の電位よりも高く、かつ、データ“０”のときのノードＮ３の電位よりも低い中間電圧に設定される。
演算増幅器ＯＰ１は、ノードＮ３の電位と基準電位ＶＲＥＦとを比較する。その結果、演算増幅器ＯＰ１の出力は、データ“１”のときにロウレベルを出力し、データ“０”のときにハイレベルを出力する。即ち、演算増幅器ＯＰ１は、選択されたメモリセルＭＣのデータの極性を反転した信号を出力する。この出力データはラッチ回路ＬＣに格納される。
さらに、リードカラム選択信号ＲＣＳＬｍはハイレベルとなり、トランジスタＴｒ２、Ｔｒ４がオン状態になる。演算増幅器ＯＰ１の出力がロウレベル（データ“１”）であるときには、トランジスタＴｒ１，Ｔｒ３がオフ状態である。従って、ＤＱバッファ８１へハイレベルの信号が伝達される。演算増幅器ＯＰ１の出力がハイレベル（データ“０”）であるときには、トランジスタＴｒ１，Ｔｒ３がオン状態である。従って、ＤＱバッファ８１へロウレベルの信号が伝達される。つまり、出力データは、トランジスタＴｒ１〜Ｔｒ４を介してさらに反転され、データ“１”をハイレベルとし、データ“０”をロウレベルとしてＤＱバッファ８１へ伝達される。
（テスト時における読出し動作：テスト読出しモード）
メモリセルＭＣのテスト時における読出し動作は、センスラインＳＮを用いることなく、パッドＰ１に外部から直接電圧を印加し、それによりパッドＰ１からメモリセルＭＣへ流れる電流を測定することによって実行される。
メモリセルＭＣのテスト時における読出し動作は、センスラインＳＮを用いることなく、パッドＰ１に外部から直接電圧を印加し、それによりパッドＰ１からメモリセルＭＣへ流れる電流を測定することによって実行される。
まず、ロウデコーダ２０がワード線ＷＬを選択し、このワード線ＷＬをハイレベル(例えば、１．５Ｖ)へ活性化する。選択されていないワード線ＷＬは、データ保持時と同様にロウレベル (例えば、−１．５Ｖ)を維持する。
次に、ビット線選択回路１０がサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをメインビット線ＭＢＬに接続する。
次に、ライトカラム選択信号ＷＣＳＬｍおよびテストカラム選択信号ＴＣＳＬｍがハイレベルになり、テストパッドＰ１がメインビット線ＭＢＬと接続される。このとき書込みドライバＷＤｍは非許可（DISABLE）状態である。また、電流源ＣＳに入力される信号ＳＡＯＮはハイレベルであり、電流源ＣＳはセンスラインＳＮへ電流を供給しない。
次に、外部からテストパッドＰ１を介して、メモリセルＭＣを３極管状態で動作させる程度の電圧（例えば、０．２Ｖ）をメモリセルＭＣへ印加する。このとき、テストパッドＰ１からメモリセルＭＣへ流れる電流値を測定する。
図３は、ロウアドレスバッファ４０、ロウデコーダ２０、および、それらの間にあるロウアドレスデコーダ２５を示したブロック図である。図１示すパッドＰ５からロウアドレス信号ＲＡＳが入力される。ロウアドレスデコーダ２５がロウアドレスバッファ４０を介してロウアドレス信号ＲＡＳおよびアドレス信号Ａ０〜Ａｎを受け取る。ロウアドレスデコーダ２５は、ロウアドレス信号ＲＡＳおよびアドレス信号Ａ０〜Ａｎをプリデコードし、信号ＸＡ、ＸＢおよびＸＣを出力する。ロウデコーダ２０は、信号ＸＡ、ＸＢ、ＸＣ、プリチャージ信号ＰＲＣＨ、および、ワード線駆動信号ＷＤＲＶを入力する。ワード線駆動信号ＷＤＲＶは、選択されたワード線ＷＬへ印加する電圧であり、図１に示すパッドＰ６から供給され得る。
図４は、ロウデコーダ２０の構成を示す回路図である。ロウデコーダ２０は、プリチャージ信号ＰＲＣＨがハイレベルであり、かつ、信号ＸＡ、ＸＢおよびＸＣが総てハイレベルの場合にワード線ＷＬを活性化する。このとき、ワード線駆動信号ＷＤＲＶは、パッドＰ６を介して制御され得る。これにより、ワード線ＷＬの電圧レベルを任意に変更することができる。
これにより、外部からテストパッドＰ１を介して電圧を直接印加しつつ、ワード線ＷＬの電圧レベルを走査（sweep）させる。このとき、センスユニットＳＵｍを用いることなく、テストパッドＰ１からメモリセルＭＣへ流れる電流値を測定することができる。よって、本実施形態は、メモリセルＭＣの電流−電圧特性を正確に得ることができる。
本実施形態によれば、データの書込み時に、書込みドライバＷＤｍを用いることなく、外部からメモリセルＭＣへ直接電圧を印加することができる。従って、書込みドライバＷＤｍに欠陥がある場合であっても、メモリセルＭＣへデータを書き込むことができる。さらに、本実施形態によれば、メモリセルＭＣへデータを書き込む際に、所望の電圧値でデータを書き込むことができる。
本実施形態によれば、データの読出し時に、センスユニットを用いることなく、パッドＰ１に外部から直接電圧を印加することができる。さらに、センスラインＳＮを用いることなく、パッドＰ１からメモリセルＭＣへ流れる電流を測定することができる。これにより、セル電流を直接検出することができるので、メモリセルＭＣの特性（閾値、電流−電圧特性等）を正確に測定することができる。
このように本実施形態によれば、メモリセルＭＣ自体のテストを実行することができる。メモリセルＭＣの良否を判断することができることは、書込みドライバＷＤｍおよびセンスユニットＳＵの良否も判断可能であることを意味する。即ち、本実施形態によれば、書込みドライバＷＤｍおよびセンスユニットＳＵの動作をもテストすることができる。
例えば、テスト書込みモードでメモリセルＭＣにデータを書き込んだ後に、通常読出しモードでセンスユニットＳＵｍを用いてデータを読み出すことによって、センスユニットＳＵｍをテストすることができる。また、通常書込みモードで書込みドライバＷＤｍを用いてメモリセルＭＣにデータを書き込んだ後に、テスト読出しモードでデータを読み出すことによって、書込みドライバＷＤｍをテストすることができる。
本実施形態において、メモリセルアレイＣＡは、１つだけ図示されていたが、メモリセルアレイＣＡは、複数設けられてよい。この場合、センスユニットＳＵｍは、各メモリセルアレイＣＡに対応して設けられてよい。また、センスユニットＳＵｍおよびビット線選択回路１０は、複数のサブビット線ＳＢＬに対して１つ設けてもよい。この場合、ビット線選択回路１０は、複数のサブビット線ＳＢＬから1本を選択してこれをセンスユニットＳＵｍに接続する。
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従った半導体記憶装置２００を示す回路図である。第２の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第１の実施形態と異なる。第２の実施形態の他の構成要素は、第１の実施形態の構成要素と同様である。
図５は、本発明に係る第２の実施形態に従った半導体記憶装置２００を示す回路図である。第２の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第１の実施形態と異なる。第２の実施形態の他の構成要素は、第１の実施形態の構成要素と同様である。
第２のスイッチング素子としてスイッチング素子ＳＷＣは、書込みドライバＷＤｍからビット線選択回路１０までのメインビット線ＭＢＬに介在する。スイッチング素子ＳＷＣは、スイッチング素子ＳＷＢとノードＮ２との間をスイッチングすることができる。
第３のスイッチング素子としてスイッチング素子ＳＷＤは、一端がクランプ回路ＣＣと演算増幅器ＯＰ１との間に接続され、他端が書込みドライバＷＤｍからスイッチング素子ＳＷＣまでのメインビット線ＭＢＬに接続されている。スイッチング素子ＳＷＣおよびＳＷＤは、例えば、ＭＯＳＦＥＴである。
次に、第２の実施形態の動作を説明する。
（通常書込みモード）
通常書込みモードにおいては、スイッチング素子ＳＷＣがオン状態であり、スイッチング素子ＳＷＤがオフ状態である。この状態で、第１の実施形態における通常書込みモードと同様の動作を実行する。
通常書込みモードにおいては、スイッチング素子ＳＷＣがオン状態であり、スイッチング素子ＳＷＤがオフ状態である。この状態で、第１の実施形態における通常書込みモードと同様の動作を実行する。
（テスト書込みモード）
テスト書込みモードにおいては、スイッチング素子ＳＷＣがオン状態であり、スイッチング素子ＳＷＤがオフ状態である。この状態で、第１の実施形態におけるテスト書込みモードと同様の動作を実行する。
テスト書込みモードにおいては、スイッチング素子ＳＷＣがオン状態であり、スイッチング素子ＳＷＤがオフ状態である。この状態で、第１の実施形態におけるテスト書込みモードと同様の動作を実行する。
（通常読出しモード）
通常読出しモードにおいては、スイッチング素子ＳＷＣおよびＳＷＤはオフ状態である。この状態で、第１の実施形態における通常読出しモードと同様の動作を実行する。
通常読出しモードにおいては、スイッチング素子ＳＷＣおよびＳＷＤはオフ状態である。この状態で、第１の実施形態における通常読出しモードと同様の動作を実行する。
（テスト読出しモード）
第２の実施形態のテスト読出しモードは、クランプ回路ＣＣがメモリセルＭＣに定電圧を印加することができる点で第１の実施形態のテスト読出しモードと異なる。
第２の実施形態のテスト読出しモードは、クランプ回路ＣＣがメモリセルＭＣに定電圧を印加することができる点で第１の実施形態のテスト読出しモードと異なる。
まず、第１の実施形態のテスト読出しモードと同様に、ワード線ＷＬおよびサブビット線ＳＢＬが選択される。
次に、ライトカラム選択信号ＷＣＳＬｍおよびテストカラム選択信号ＴＣＳＬｍがハイレベルになり、テストパッドＰ１がメインビット線ＭＢＬと接続される。このとき、書込みドライバＷＤｍは非許可（DISABLE）状態である。また、電流源ＣＳに入力される信号ＳＡＯＮはハイレベルであり、電流源ＣＳはセンスラインＳＮへ電流を供給しない。
さらに、スイッチング素子ＳＷＣをオフ状態とし、スイッチング素子ＳＷＤをオン状態とする。テストパッドＰ１には、メモリセルＭＣを３極管状態で動作させる程度の電圧以上の任意電圧を与える。一方、クランプ回路ＣＣは、メモリセルＭＣを３極管状態で動作させる程度の電圧（例えば、０．２Ｖ）をメモリセルＭＣへ印加する。この状態で、テストパッドＰ１からメモリセルＭＣへ流れる電流値を測定する。
第２の実施形態は、第１の実施形態と同様の効果を有する。さらに、第２の実施形態は、クランプ回路ＣＣを用いるので、テストパッドＰ１からビット線選択回路１０までのメインビット線ＭＢＬの配線抵抗、スイッチング素子ＴＣＳＬｍ、ＷＣＳＬｍおよびＳＷＣの抵抗による電圧降下の影響を受けない。従って、第２の実施形態によれば、メモリセルＭＣの特性をより正確に測定することができる。
（第３の実施形態）
図６は、本発明に係る第３の実施形態に従った半導体記憶装置３００のブロック図である。第３の実施形態は、テストパッドがデータ入力パッドＰ３と共通化されている点で第１の実施形態と異なる。第３の実施形態の他の構成要素は、第１の実施形態と同様である。
図６は、本発明に係る第３の実施形態に従った半導体記憶装置３００のブロック図である。第３の実施形態は、テストパッドがデータ入力パッドＰ３と共通化されている点で第１の実施形態と異なる。第３の実施形態の他の構成要素は、第１の実施形態と同様である。
図７は、センスユニットＳＵｍ、書込みドライバＷＤｍ、スイッチング素子ＳＷＡｍの関係をより詳細に示した図である。
第３の実施形態においては、スイッチング素子ＳＷＡｍは、一端が書込みドライバＷＤｍの出力に接続され、他端がデータ入力パッドＰ３に接続されている。つまり、スイッチング素子ＳＷＡｍは、Ｄｉｎバッファ７０および書込みドライバＷＤｍをバイパスするようにデータ入力パッドＰ３とノードＮ１との間に接続されている。
第３の実施形態では、テスト書込みモードおよびテスト読出しモードにおいて外部からデータ入力パッドＰ３を介して電圧が印加され、データ入力パッドＰ３を介してセル電流を測定する。第３の実施形態の他の動作は、第１の実施形態の動作と同様であるので、その説明を省略する。
第３の実施形態は、第１の実施の形態と同様の効果を有する。さらに、第３の実施形態は、テスト時に既存のパッドを利用するので、テストのために用いられる追加のパッドを設ける必要がない。その結果、半導体記憶装置のチップ面積の増加を抑制することができる。
（第４の実施形態）
図８は、本発明に係る第４の実施形態に従った半導体記憶装置４００の回路図である。第４の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第３の実施形態と異なる。第４の実施形態の他の構成要素は、第３の実施形態の構成要素と同様である。従って、第４の実施形態と第３の実施形態との関係は、第２の実施形態と第１の実施形態との関係と同じである。
図８は、本発明に係る第４の実施形態に従った半導体記憶装置４００の回路図である。第４の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第３の実施形態と異なる。第４の実施形態の他の構成要素は、第３の実施形態の構成要素と同様である。従って、第４の実施形態と第３の実施形態との関係は、第２の実施形態と第１の実施形態との関係と同じである。
第２のスイッチング素子としてスイッチング素子ＳＷＣは、書込みドライバＷＤｍからビット線選択回路１０までのメインビット線ＭＢＬに介在する。スイッチング素子ＳＷＣは、スイッチング素子ＳＷＢとノードＮ２との間をスイッチングすることができる。
第３のスイッチング素子としてスイッチング素子ＳＷＤは、一端がクランプ回路ＣＣと演算増幅器ＯＰ１との間に接続され、他端が書込みドライバＷＤｍからスイッチング素子ＳＷＣまでのメインビット線ＭＢＬに接続されている。
テスト書込みモードおよびテスト読出しモードにおいて外部からデータ入力パッドＰ３を介して電圧が印加され、データ入力パッドＰ３を介してセル電流を測定する。第４の実施形態の他の動作は、第２の実施形態の動作と同様であるので、その説明を省略する。
第４の実施形態は、第２および第３の実施の形態の両方の効果を併せ持つ。
（第５の実施形態）
図９は、本発明に係る第５の実施形態に従った半導体記憶装置５００のブロック図である。第５の実施形態は、スイッチング素子ＳＷＥをさらに備え、テスト時にＤｉｎバッファ７０から書込みドライバＷＤｍまでの配線を利用する点で第３の実施形態と異なる。第５の実施形態の他の構成要素は、第３の実施形態と同様である。
図９は、本発明に係る第５の実施形態に従った半導体記憶装置５００のブロック図である。第５の実施形態は、スイッチング素子ＳＷＥをさらに備え、テスト時にＤｉｎバッファ７０から書込みドライバＷＤｍまでの配線を利用する点で第３の実施形態と異なる。第５の実施形態の他の構成要素は、第３の実施形態と同様である。
図１０は、センスユニットＳＵｍ、書込みドライバＷＤｍ、スイッチング素子ＳＷＡｍの関係をより詳細に示した図である。
第５の実施形態において、スイッチング素子ＳＷＥは、Ｄｉｎバッファ７０に対して並列接続されている。スイッチング素子ＳＷＥは、例えば、ＭＯＳＦＥＴである。スイッチング素子ＳＷＡｍは、一端が書込みドライバＷＤｍの近傍の書込みデータ線ＷＤＬに接続され、他端がノードＮ１に接続されている。これにより、半導体記憶装置５００のテスト時に、スイッチング素子ＳＷＥはＤｉｎバッファ７０をバイパスし、スイッチング素子ＳＷＡｍは書込みドライバＷＤｍをバイパスすることができる。
テスト書込みモードおよびテスト読出しモードにおいて、スイッチング素子ＳＷＥおよびＳＷＡｍはオン状態である。通常書込みモードおよび通常読出しモードにおいては、スイッチング素子ＳＷＥおよびＳＷＡｍはオフ状態である。第５の実施形態の他の動作は、第３の実施形態の動作と同様であるので、その説明を省略する。
第５の実施形態は、第３の実施形態と同様の効果を得ることができる。また、テスト時に書込みデータ線ＷＤＬを用いることによって、データ入力パッドＰ３からスイッチング素子ＳＷＡｍまでの追加の配線が不要となる。実際には、書込みデータ線ＷＤＬはかなり長いので、半導体記憶装置のチップ面積の増加をさらに抑制することができる。
（第６の実施形態）
図１１は、本発明に係る第６の実施形態に従った半導体記憶装置６００の回路図である。第６の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第５の実施形態と異なる。第６の実施形態の他の構成要素は、第５の実施形態の構成要素と同様である。従って、第６の実施形態と第５の実施形態との関係は、第２の実施形態と第１の実施形態との関係と同じである。
図１１は、本発明に係る第６の実施形態に従った半導体記憶装置６００の回路図である。第６の実施形態は、スイッチング素子ＳＷＣおよびＳＷＤを含む点で第５の実施形態と異なる。第６の実施形態の他の構成要素は、第５の実施形態の構成要素と同様である。従って、第６の実施形態と第５の実施形態との関係は、第２の実施形態と第１の実施形態との関係と同じである。
スイッチング素子ＳＷＣは、書込みドライバＷＤｍからビット線選択回路１０までのメインビット線ＭＢＬに介在する。スイッチング素子ＳＷＣは、スイッチング素子ＳＷＢとノードＮ２との間をスイッチングすることができる。
スイッチング素子ＳＷＤは、一端がクランプ回路ＣＣと演算増幅器ＯＰ１との間に接続され、他端が書込みドライバＷＤｍからスイッチング素子ＳＷＣまでのメインビット線ＭＢＬに接続されている。
テスト書込みモードおよびテスト読出しモードにおいて、スイッチング素子ＳＷＥおよびＳＷＡｍはオン状態である。通常書込みモードおよび通常読出しモードにおいては、スイッチング素子ＳＷＥおよびＳＷＡｍはオフ状態である。第６の実施形態の他の動作は、第４の実施形態の動作と同様であるので、その説明を省略する。
第６の実施形態は、第４および第５の実施形態の両方の効果を併せ持つ。
（第７の実施形態）
図１２は、本発明に係る第７の実施形態に従った半導体記憶装置７００の回路図である。第７の実施形態は、テストビット線選択回路１１を備え、スイッチング素子ＳＷＡｍがテストビット線選択回路１１とテストパッドＰ１との間に接続されている点で第１の実施形態と異なる。よって、第７の実施形態において、スイッチング素子ＳＷＡｍはノードＮ１に接続されていない。
図１２は、本発明に係る第７の実施形態に従った半導体記憶装置７００の回路図である。第７の実施形態は、テストビット線選択回路１１を備え、スイッチング素子ＳＷＡｍがテストビット線選択回路１１とテストパッドＰ１との間に接続されている点で第１の実施形態と異なる。よって、第７の実施形態において、スイッチング素子ＳＷＡｍはノードＮ１に接続されていない。
サブビット線ＳＢＬの一端はビット線選択回路１０を介してセンスユニットＳＵｍに接続され、その他端はテストビット線選択回路１１に接続されている。即ち、本実施形態は、メモリセルアレイＣＡの一方側にビット線選択回路１０およびセンスユニットＳＵｍ（センスアンプ）が設けられた、いわゆる、シングルエンド型の半導体記憶装置に適用することができる。
図１３は、ビット線選択回路１０およびテストビット線選択回路１１の構成を示す回路図である。ビット線選択回路１０およびテストビット線選択回路１１は、各サブビット線ＳＢＬに接続されたスイッチング素子Ｔｒ１０〜Ｔｒ１５およびスイッチング素子Ｔｒ２０〜Ｔｒ２５をそれぞれ備えている。
通常書込みモードおよび通常読出しモードにおいてカラム選択信号ＣＡＳに基づいて、スイッチング素子Ｔｒ１０〜Ｔｒ１５のいずれか１つのスイッチング素子がオン状態となる。このとき、テストビット線選択回路１１は動作していない。
一方、テスト書込みモードおよびテスト読出しモードにおいてテストカラム選択信号ＴＣＡＳに基づいて、スイッチング素子Ｔｒ２０〜Ｔｒ２５のいずれか１つのスイッチング素子がオン状態となる。このとき、ビット線選択回路１０は動作していない。
尚、カラムアドレス信号ＣＡＳおよびテストカラムアドレス信号ＴＣＡＳは、いずれか一方が出力され、両方が同時に出力されることはない。よって、カラムアドレスバッファ３０がカラムアドレス信号ＣＡＳおよびテストカラムアドレス信号ＴＣＡＳの両方を異なる期間に処理することができる。
次に、第７の実施形態の動作を説明する。第７の実施形態において、通常書込みモードおよび通常読出しモードは、第１の実施形態と同様である。
（テスト書込みモードおよびテスト読出しモード）
テストビット線選択回路１１は、テスト書込みモードおよびテスト読出しモードにおいてカラムアドレスバッファ３０からテストカラムアドレス信号ＴＣＡＳを得る。テストビット線選択回路１１は、テストカラムアドレス信号ＴＣＡＳに基づいて任意の列のサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをスイッチング素子ＳＷＡｍに接続する。スイッチング素子ＳＷＡｍはオン状態である。
テストビット線選択回路１１は、テスト書込みモードおよびテスト読出しモードにおいてカラムアドレスバッファ３０からテストカラムアドレス信号ＴＣＡＳを得る。テストビット線選択回路１１は、テストカラムアドレス信号ＴＣＡＳに基づいて任意の列のサブビット線ＳＢＬを選択し、このサブビット線ＳＢＬをスイッチング素子ＳＷＡｍに接続する。スイッチング素子ＳＷＡｍはオン状態である。
これにより、外部からテストパッドＰ１を介してメモリセルＭＣへデータを直接書き込み、あるいは、セル電流を直接測定することができる。第７の実施形態は、第１の実施形態と同様の効果を得ることができる。
（第８の実施形態）
図１４は、本発明に係る第８の実施形態に従った半導体記憶装置８００の回路図である。第８の実施形態は、テストパッドがデータ入力パッドＰ３と共通化されている点で第７の実施形態と異なる。第８の実施形態の他の構成要素は、第７の実施形態と同様である。
図１４は、本発明に係る第８の実施形態に従った半導体記憶装置８００の回路図である。第８の実施形態は、テストパッドがデータ入力パッドＰ３と共通化されている点で第７の実施形態と異なる。第８の実施形態の他の構成要素は、第７の実施形態と同様である。
第８の実施形態では、テスト書込みモードおよびテスト読出しモードにおいて外部からデータ入力パッドＰ３を介して電圧が印加され、データ入力パッドＰ３を介してセル電流を測定する。第８の実施形態の他の動作は、第７の実施形態の動作と同様であるので、その説明を省略する。
第８の実施形態は、第７の実施の形態と同様の効果を有する。さらに、第８の実施形態は、テスト時に既存のパッドを利用するので、テストのために用いられる追加のパッドを設ける必要がない。その結果、半導体記憶装置のチップ面積の増加を抑制することができる。
１００ 半導体記憶装置
ＭＣ メモリセル
ＣＡ メモリセルアレイ
ＷＬ ワード線
ＳＢＬ サブビット線
ＭＢＬ メインビット線
１０ ビット線選択回路
２０ ロウデコーダ
トＳＵｍ センスユニッ
ＷＤｍ 書込みドライバ
ＳＷＡ１〜ＳＷＡｎ スイッチング素子
Ｐ１〜Ｐ８ パッド
ＭＣ メモリセル
ＣＡ メモリセルアレイ
ＷＬ ワード線
ＳＢＬ サブビット線
ＭＢＬ メインビット線
１０ ビット線選択回路
２０ ロウデコーダ
トＳＵｍ センスユニッ
ＷＤｍ 書込みドライバ
ＳＷＡ１〜ＳＷＡｎ スイッチング素子
Ｐ１〜Ｐ８ パッド
Claims (3)
- 電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のサブビット線と、
任意の列の前記サブビット線を選択するビット線選択回路と、
前記ビット線選択回路によって選択された前記サブビット線と接続されるメインビット線と、
前記メインビット線を介して前記ビット線選択回路によって選択された前記サブビット線の電位を検出し、前記メモリセルのデータを読み出すセンスラインと、
前記メインビット線を介して前記ビット線選択回路によって選択された前記サブビット線に電圧を印加し、前記メモリセルにデータを書き込む書込みドライバと、
前記メインビット線に接続され、前記センスラインを用いることなく前記サブビット線を介して前記メモリセルに流れる電流を外部から検出する場合、あるいは、前記書込みドライバを用いることなく前記サブビット線を介して外部から前記メモリセルに電圧を印加する場合にオン状態になる第１のスイッチング素子と、
前記書込みドライバから前記ビット線選択回路までの前記メインビット線に介在する第２のスイッチング素子と、
前記センスラインと前記ビット線選択回路との間に接続され、前記メモリセルのデータを読み出すときに該メモリセルへ一定電圧を印加するクランプ回路と、
一端が前記クランプ回路と前記センスラインとの間に接続され、他端が前記書込みドライバから前記第２のスイッチング素子までの前記メインビット線に接続された第３のスイッチング素子とを備えた半導体記憶装置。 - 前記第１のスイッチング素子がオン状態になることによって、前記メインビット線に接続されるテストパッドをさらに備え、
前記第１のスイッチング素子は、前記テストパッドと前記書込みドライバの出力との間に接続されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記書込みドライバによって前記サブビット線に電圧を印加する場合に使用される入力パッドをさらに備え、
前記第１のスイッチング素子は前記書込みドライバに対して並列接続されていることを特徴とする請求項１に記載の半導体記憶装置。
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