JPH10241400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10241400A JPH10241400A JP4241797A JP4241797A JPH10241400A JP H10241400 A JPH10241400 A JP H10241400A JP 4241797 A JP4241797 A JP 4241797A JP 4241797 A JP4241797 A JP 4241797A JP H10241400 A JPH10241400 A JP H10241400A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- memory device
- semiconductor memory
- semiconductor
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000012544 monitoring process Methods 0.000 claims abstract description 22
- 238000003491 array Methods 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 101100406317 Arabidopsis thaliana BCE2 gene Proteins 0.000 description 3
- 101100063437 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIN7 gene Proteins 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】セル電流モニタ用のバスを1本にし、チップサ
イズの増大を抑え、かつ性能の悪化を防ぐことのできる
半導体記憶装置を提供する。 【解決手段】入出力パッド(IO0 〜IOi )と、デー
タ線DL0 〜DLi の間に、テスト時において外部へセ
ル電流を導く、一段目のトランスファゲートMT0 〜M
Ti 、二段目のトランスファゲートMT20〜MT2nが設
けられている。このトランスファゲート群IOGATE
は、モニタ及びI/Oデコーダ回路24の出力(SELL00〜
SELL0i,SELL10〜SELL1i)によって制御される。モニタ
及びI/Oデコーダ回路24は、メモリセル電流をモニタ
する時のテスト信号であるMONITOR信号と、複数
のI/O選択用の信号IO_SELの組み合せでコント
ロールされる。モニタ用のバス線BUSCELLは1本
となる。
イズの増大を抑え、かつ性能の悪化を防ぐことのできる
半導体記憶装置を提供する。 【解決手段】入出力パッド(IO0 〜IOi )と、デー
タ線DL0 〜DLi の間に、テスト時において外部へセ
ル電流を導く、一段目のトランスファゲートMT0 〜M
Ti 、二段目のトランスファゲートMT20〜MT2nが設
けられている。このトランスファゲート群IOGATE
は、モニタ及びI/Oデコーダ回路24の出力(SELL00〜
SELL0i,SELL10〜SELL1i)によって制御される。モニタ
及びI/Oデコーダ回路24は、メモリセル電流をモニタ
する時のテスト信号であるMONITOR信号と、複数
のI/O選択用の信号IO_SELの組み合せでコント
ロールされる。モニタ用のバス線BUSCELLは1本
となる。
Description
【0001】
【発明の属する技術分野】この発明は特にMOS型トラ
ンジスタを記憶素子として用いた、データの書き込み/
読み出し可能な半導体記憶装置に関する。
ンジスタを記憶素子として用いた、データの書き込み/
読み出し可能な半導体記憶装置に関する。
【0002】
【従来の技術】電気的にデータの消去を行うEEPRO
Mのメモリセルとして使用される不揮発性トランジスタ
は、図6に示すように、それぞれ絶縁膜で分離された2
層の多結晶シリコンで形成される。第1層目の多結晶シ
リコン層により浮遊ゲート701が、第2層目の多結晶
シリコン層により制御ゲート702がそれぞれ構成され
ている。703はソース、704はドレイン、705は
シリコン基板、706はコンタクトホールであり、70
7はAl(アルミニウム)で形成されたデータ線であ
り、コンタクトホール706を通して、ドレイン704
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を次に説明す
る。
Mのメモリセルとして使用される不揮発性トランジスタ
は、図6に示すように、それぞれ絶縁膜で分離された2
層の多結晶シリコンで形成される。第1層目の多結晶シ
リコン層により浮遊ゲート701が、第2層目の多結晶
シリコン層により制御ゲート702がそれぞれ構成され
ている。703はソース、704はドレイン、705は
シリコン基板、706はコンタクトホールであり、70
7はAl(アルミニウム)で形成されたデータ線であ
り、コンタクトホール706を通して、ドレイン704
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を次に説明す
る。
【0003】書き込み動作は、ドレイン電位VD を5.
5V、制御ゲート電位VCGを10V、ソース電位VS を
0Vにそれぞれ設定し、浮遊ゲートにホットエレクトロ
ンを注入することにより行われる。
5V、制御ゲート電位VCGを10V、ソース電位VS を
0Vにそれぞれ設定し、浮遊ゲートにホットエレクトロ
ンを注入することにより行われる。
【0004】消去動作は、制御ゲート電位VCGを−7
V、ドレイン電位VD をフローティングとし、ソースに
例えば6.5Vを印加する。このとき、浮遊ゲート中の
エレクトロンはトンネル効果によりソースに引き抜かれ
る。
V、ドレイン電位VD をフローティングとし、ソースに
例えば6.5Vを印加する。このとき、浮遊ゲート中の
エレクトロンはトンネル効果によりソースに引き抜かれ
る。
【0005】読み出し動作は、制御ゲート電位VCGを5
V、ドレイン電位VD を0.8V、ソース電位VS を0
Vにそれぞれ設定することにより行われる。このとき、
メモリセルの記憶データが“0”(書込み状態)ではソ
ース、ドレイン間には電流がほとんど流れず、記憶デー
タが“1”(消去状態)ではソース、ドレイン間に、6
0μA程度のセル電流が流れる。
V、ドレイン電位VD を0.8V、ソース電位VS を0
Vにそれぞれ設定することにより行われる。このとき、
メモリセルの記憶データが“0”(書込み状態)ではソ
ース、ドレイン間には電流がほとんど流れず、記憶デー
タが“1”(消去状態)ではソース、ドレイン間に、6
0μA程度のセル電流が流れる。
【0006】このようなトランジスタをメモリセルとす
る不揮発生半導体記憶装置においては、書き込み/消去
後のメモリセルトランジスタのしきい値電圧の分布が非
常に重要となる。
る不揮発生半導体記憶装置においては、書き込み/消去
後のメモリセルトランジスタのしきい値電圧の分布が非
常に重要となる。
【0007】消去後のメモリセルの分布を図7を用いて
説明する。メモリセルでは通常、消去後2V〜3V程度
のしきい値電圧のバラツキがある。このバラツキの上限
を、Vthbとする。この上限を低くすることができれ
ば、全体としてメモリセルのセル電流を増大させること
ができる。そうなれば、メモリセルの読み出しをより高
速に行うことができる。
説明する。メモリセルでは通常、消去後2V〜3V程度
のしきい値電圧のバラツキがある。このバラツキの上限
を、Vthbとする。この上限を低くすることができれ
ば、全体としてメモリセルのセル電流を増大させること
ができる。そうなれば、メモリセルの読み出しをより高
速に行うことができる。
【0008】しきい値電圧のバラツキが大きい場合、そ
の下限はVthcとなることが考えられる。Vthcとなれ
ば、しきい値電圧は0Vより小さくなる。こうなると、
同一データ線上の“0”セルを読み出す時に、0Vより
小さいしきい値電圧を持つセルからリーク電流が発生
し、“1”読み出しとなり誤動作を起こしてしまう。こ
のようなことを防止するため、消去後のしきい値は、0
V以上(Vtha)にすることが必要となる。
の下限はVthcとなることが考えられる。Vthcとなれ
ば、しきい値電圧は0Vより小さくなる。こうなると、
同一データ線上の“0”セルを読み出す時に、0Vより
小さいしきい値電圧を持つセルからリーク電流が発生
し、“1”読み出しとなり誤動作を起こしてしまう。こ
のようなことを防止するため、消去後のしきい値は、0
V以上(Vtha)にすることが必要となる。
【0009】上述のようなメモリセルのバラツキを調べ
るため、通常、外部からメモリセルの電流をモニタでき
るテスト回路を搭載することが多い。図8は、外部から
メモリセルの電流をモニタできるテスト回路を搭載した
従来の半導体記憶装置の要部の構成を示す回路図であ
る。この図の半導体記憶装置では、メモリセルアレイ21
内に行列状に配置された複数のメモリセル(図示せず)
からの各データI/O(以下、単にI/Oという)は、
ロウデコーダ18と、カラムデコーダ19で制御されるカラ
ムゲート20とに信号が印加されてアクセスされる。I/
Oは、センスアンプ(S/A0 〜i )22及びバッファ回
路(Dout0〜i )23を介して並列に読み出され、入出力
パッド(IO0 〜IOi に対応)より出力される。すな
わち、メモリセルアレイは複数ブロックに分割され、そ
れぞれのブロックでアクセスされたI/Oを所定の入出
力パッドに導出する。
るため、通常、外部からメモリセルの電流をモニタでき
るテスト回路を搭載することが多い。図8は、外部から
メモリセルの電流をモニタできるテスト回路を搭載した
従来の半導体記憶装置の要部の構成を示す回路図であ
る。この図の半導体記憶装置では、メモリセルアレイ21
内に行列状に配置された複数のメモリセル(図示せず)
からの各データI/O(以下、単にI/Oという)は、
ロウデコーダ18と、カラムデコーダ19で制御されるカラ
ムゲート20とに信号が印加されてアクセスされる。I/
Oは、センスアンプ(S/A0 〜i )22及びバッファ回
路(Dout0〜i )23を介して並列に読み出され、入出力
パッド(IO0 〜IOi に対応)より出力される。すな
わち、メモリセルアレイは複数ブロックに分割され、そ
れぞれのブロックでアクセスされたI/Oを所定の入出
力パッドに導出する。
【0010】上記入出力パッド(IO0 〜IOi に対
応)と、データ線DL0 〜DLi の間に、外部モニタ用
のトランスファゲートMT0 〜MTi が設けられてい
る。モニタテスト信号“MONITOR”が“H”(ハ
イレベル)となると、カラムゲートトランジスタCT00
〜CTijを介して、カラムデコーダ及びロウデコーダに
より選択された、メモリセルアレイ中のメモリセルトラ
ンジスタのセル電流が入出力パッド(IO0 〜IOi に
対応)から直接外部にモニタ可能となる。
応)と、データ線DL0 〜DLi の間に、外部モニタ用
のトランスファゲートMT0 〜MTi が設けられてい
る。モニタテスト信号“MONITOR”が“H”(ハ
イレベル)となると、カラムゲートトランジスタCT00
〜CTijを介して、カラムデコーダ及びロウデコーダに
より選択された、メモリセルアレイ中のメモリセルトラ
ンジスタのセル電流が入出力パッド(IO0 〜IOi に
対応)から直接外部にモニタ可能となる。
【0011】上記テスト回路構成では、モニタ用のトラ
ンスファゲートMT0 〜MTi は、メモリセルアレイの
近くに設けられることが多いが、この出力を入出力パッ
ドまで通すため、それぞれバス線、BUSCELL0 〜
BUSCELLi が必要となる。通常、並列読み出しさ
れるビット数は8ビット/16ビット/32ビット等で
あるため、このバス線の本数は、直接、記憶装置のチッ
プサイズの増加へとつながる。すなわち、バス線の本数
は、ビット数が増えるほどに、無視できなくなる。
ンスファゲートMT0 〜MTi は、メモリセルアレイの
近くに設けられることが多いが、この出力を入出力パッ
ドまで通すため、それぞれバス線、BUSCELL0 〜
BUSCELLi が必要となる。通常、並列読み出しさ
れるビット数は8ビット/16ビット/32ビット等で
あるため、このバス線の本数は、直接、記憶装置のチッ
プサイズの増加へとつながる。すなわち、バス線の本数
は、ビット数が増えるほどに、無視できなくなる。
【0012】また、このバス線の本数の増加を抑えるた
めに、BUSCELL0 〜i の役割を、読み出し回路の
出力バスSAO0 〜i 等で兼用させることもある。この
ような構成をとると、BUSCELL0 〜i は省くこと
ができるが、SAO0 〜i の出力バスに余分な寄生容量
が付加されてしまい、記憶装置の性能の悪化へとつなが
る。
めに、BUSCELL0 〜i の役割を、読み出し回路の
出力バスSAO0 〜i 等で兼用させることもある。この
ような構成をとると、BUSCELL0 〜i は省くこと
ができるが、SAO0 〜i の出力バスに余分な寄生容量
が付加されてしまい、記憶装置の性能の悪化へとつなが
る。
【0013】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、メモリセルのセル電流をモニ
タするテスト回路の搭載にあたり、複数本のモニタ用の
バス線が必要であり、チップサイズの増大へとつながっ
ている。また、他の内部バスに、このモニタ用バスを兼
用させた場合、元々の内部バスに、モニタ用トランスフ
ァゲート等の余分な寄生容量が付加されてしまい、記憶
装置の性能の悪化を招き、問題である。
導体記憶装置においては、メモリセルのセル電流をモニ
タするテスト回路の搭載にあたり、複数本のモニタ用の
バス線が必要であり、チップサイズの増大へとつながっ
ている。また、他の内部バスに、このモニタ用バスを兼
用させた場合、元々の内部バスに、モニタ用トランスフ
ァゲート等の余分な寄生容量が付加されてしまい、記憶
装置の性能の悪化を招き、問題である。
【0014】この発明は上記のような事情を考慮し、そ
の課題は、上記テスト回路における外部へのモニタ専用
のバスを1本にすることを目的とし、チップサイズの増
大を抑え、かつ、性能の悪化を防ぐことのできる半導体
記憶装置を提供することにある。
の課題は、上記テスト回路における外部へのモニタ専用
のバスを1本にすることを目的とし、チップサイズの増
大を抑え、かつ、性能の悪化を防ぐことのできる半導体
記憶装置を提供することにある。
【0015】
【課題を解決するための手段】この発明の半導体記憶装
置は、選択される行と列に応じたアクセスを行うためメ
モリセルが行列状に配列される複数のメモリセルアレイ
と、任意の電位の入力可能な外部パッドに接続された1
本のバス線と、前記バス線と複数のメモリセルアレイ間
に設けられ、選択的に前記バス線と前記メモリセルアレ
イ内のいずれかの列とを接続可能にするトランスファゲ
ート群と、前記トランスファゲート群をコントロールす
るためのデコーダ回路とを具備し、前記バス線を介して
前記メモリセルの電流をモニタすることを特徴とする。
置は、選択される行と列に応じたアクセスを行うためメ
モリセルが行列状に配列される複数のメモリセルアレイ
と、任意の電位の入力可能な外部パッドに接続された1
本のバス線と、前記バス線と複数のメモリセルアレイ間
に設けられ、選択的に前記バス線と前記メモリセルアレ
イ内のいずれかの列とを接続可能にするトランスファゲ
ート群と、前記トランスファゲート群をコントロールす
るためのデコーダ回路とを具備し、前記バス線を介して
前記メモリセルの電流をモニタすることを特徴とする。
【0016】この発明では、デコーダ回路の構成に伴
い、複数段のトランスファゲートを集積し、これによ
り、メモリセルの電流を外部にモニタするためのバス線
を1本にする。
い、複数段のトランスファゲートを集積し、これによ
り、メモリセルの電流を外部にモニタするためのバス線
を1本にする。
【0017】
【発明の実施の形態】図1は、この発明の第1の実施形
態による半導体記憶装置の要部の構成を示す回路図であ
り、外部からメモリセルの電流をモニタできるテスト回
路を搭載している。メモリセルアレイ21内に行列状に配
置された複数のメモリセル(図示せず)からの各データ
I/O(以下、単にI/Oという)は、ロウデコーダ18
と、カラムデコーダ19で制御されるカラムゲート20とに
信号が印加されてアクセスされる。I/Oは、センスア
ンプ(S/A0 〜i )22及びバッファ回路(Dout0〜
i)23を介して並列に読み出され、入出力パッド(IO0
〜IOi に対応)より出力される。すなわち、メモリ
セルアレイは複数ブロックに分割され、それぞれのブロ
ックでアクセスされたI/Oを所定の入出力パッドに導
出する。
態による半導体記憶装置の要部の構成を示す回路図であ
り、外部からメモリセルの電流をモニタできるテスト回
路を搭載している。メモリセルアレイ21内に行列状に配
置された複数のメモリセル(図示せず)からの各データ
I/O(以下、単にI/Oという)は、ロウデコーダ18
と、カラムデコーダ19で制御されるカラムゲート20とに
信号が印加されてアクセスされる。I/Oは、センスア
ンプ(S/A0 〜i )22及びバッファ回路(Dout0〜
i)23を介して並列に読み出され、入出力パッド(IO0
〜IOi に対応)より出力される。すなわち、メモリ
セルアレイは複数ブロックに分割され、それぞれのブロ
ックでアクセスされたI/Oを所定の入出力パッドに導
出する。
【0018】このような半導体記憶装置において、入出
力パッド(IO0 〜IOi に対応)と、データ線DL0
〜DLi の間に、テスト時において外部へセル電流を導
く、一段目のトランスファゲートMT0 〜MTi 、二段
目のトランスファゲートMT20〜MT2nが設けられてい
る。これらはツリー構造のセル電流モニタ用のトランス
ファゲート群IOGATEを構成する。
力パッド(IO0 〜IOi に対応)と、データ線DL0
〜DLi の間に、テスト時において外部へセル電流を導
く、一段目のトランスファゲートMT0 〜MTi 、二段
目のトランスファゲートMT20〜MT2nが設けられてい
る。これらはツリー構造のセル電流モニタ用のトランス
ファゲート群IOGATEを構成する。
【0019】トランスファゲート群IOGATEは、モ
ニタ及びI/Oデコーダ回路24の出力(SELL00〜SELL0
i,SELL10〜SELL1i)によって制御される。モニタ及び
I/Oデコーダ回路24は、メモリセル電流をモニタする
時のテスト信号であるMONITOR信号と、複数のI
/O選択用の信号IO_SELの組み合せでコントロー
ルされる。
ニタ及びI/Oデコーダ回路24の出力(SELL00〜SELL0
i,SELL10〜SELL1i)によって制御される。モニタ及び
I/Oデコーダ回路24は、メモリセル電流をモニタする
時のテスト信号であるMONITOR信号と、複数のI
/O選択用の信号IO_SELの組み合せでコントロー
ルされる。
【0020】モニタ用のバス線BUSCELLは、モニ
タ及びI/Oデコーダ回路24の出力により、モニタ用の
トランスファゲート群IOGATE内の複数段のトラン
スファゲートを通って、データ線DL0 〜DLi の中の
1本と接続される。モニタ用の外部パッド(25)は、例
えば、アドレス及び入出力用のピン以外に対応するパッ
ドを用いるとよい。好ましくは、テスト時に不用のコン
トロールピン(Ready/Busyピン等)に対応す
るパッドを使用すように構成する。
タ及びI/Oデコーダ回路24の出力により、モニタ用の
トランスファゲート群IOGATE内の複数段のトラン
スファゲートを通って、データ線DL0 〜DLi の中の
1本と接続される。モニタ用の外部パッド(25)は、例
えば、アドレス及び入出力用のピン以外に対応するパッ
ドを用いるとよい。好ましくは、テスト時に不用のコン
トロールピン(Ready/Busyピン等)に対応す
るパッドを使用すように構成する。
【0021】また、メモリセルアレイ中の任意のメモリ
セル電流をモニタするにあたり、メモリセルのゲートに
繋がるワード線に通常のメモリの読み出し動作とは異な
る電位を与えるべく、ロウデコーダに供給される外部電
源VSWを表した。外部電源VSWは、例えば、テスト
時に不用のパッドから切り換えスイッチを介して入力す
るものである。外部電源VSWは可変であり、テスト
時、得られるセル電流から、セルのしきい値電圧を求め
ることができる。
セル電流をモニタするにあたり、メモリセルのゲートに
繋がるワード線に通常のメモリの読み出し動作とは異な
る電位を与えるべく、ロウデコーダに供給される外部電
源VSWを表した。外部電源VSWは、例えば、テスト
時に不用のパッドから切り換えスイッチを介して入力す
るものである。外部電源VSWは可変であり、テスト
時、得られるセル電流から、セルのしきい値電圧を求め
ることができる。
【0022】上記構成によれば、モニタ用のトランスフ
ァゲート群IOGATEと、モニタ及びI/Oデコーダ
回路24は、比較的近くに設置され、これらの回路の占有
面積は、チップサイズに対して無視できるものとなる。
また、モニタ用のバスは1本のみとなるから、メモリセ
ルのセル電流をモニタするテスト回路によるチップサイ
ズの増大は、最小となる。
ァゲート群IOGATEと、モニタ及びI/Oデコーダ
回路24は、比較的近くに設置され、これらの回路の占有
面積は、チップサイズに対して無視できるものとなる。
また、モニタ用のバスは1本のみとなるから、メモリセ
ルのセル電流をモニタするテスト回路によるチップサイ
ズの増大は、最小となる。
【0023】モニタ及びI/Oデコーダ回路の入力とな
りI/Oの選択を行うIO_SEL信号は、例えば、所
定の入出力パッド(IO0 〜IOi のいずれかに対応)
から入力することができる。すなわち、通常のデータD
INと同じように、テスト時にはIO_SEL信号を、
特定の入出力パッドから入力してモニタ及びI/Oデコ
ーダ回路24を制御するのである。
りI/Oの選択を行うIO_SEL信号は、例えば、所
定の入出力パッド(IO0 〜IOi のいずれかに対応)
から入力することができる。すなわち、通常のデータD
INと同じように、テスト時にはIO_SEL信号を、
特定の入出力パッドから入力してモニタ及びI/Oデコ
ーダ回路24を制御するのである。
【0024】また、入出力パッドへの“H”/“L”レ
ベルの入力の組み合せによりI/Oを選択できることか
ら、さらに、残った入出力パッドから、読み出し時の基
準電位を作るためのトランジスタ(ダミーセル)側への
切り換えを行うことも可能となり、このようなダミーセ
ルの電流をモニタすることもできる。
ベルの入力の組み合せによりI/Oを選択できることか
ら、さらに、残った入出力パッドから、読み出し時の基
準電位を作るためのトランジスタ(ダミーセル)側への
切り換えを行うことも可能となり、このようなダミーセ
ルの電流をモニタすることもできる。
【0025】上述したI/Oの選択を行うIO_SEL
信号の入力に関する構成、及び、ダミーセルの電流をも
モニタ可能とする構成について、以下に示す第2の実施
形態、及び、第3の実施形態により説明する。図2は、
この発明の第2の実施形態による半導体記憶装置の要部
の構成を示す回路図であり、図1のモニタ及びI/Oデ
コーダ回路24の具体例を示している。選択された入出力
パッドからの各入力DIN0 〜DIN3 (DINB0 〜
DINB3 はDIN0 〜DIN3 各々の相補入力)はテ
スト時にはIO_SEL信号を入力する。後段につなが
るトランスファゲート群(IOGATE)による電位降
下を考慮して、高電位VSWCに変換するレベルシフタ
31が設けられている。レベルシフタ31を通った各信号は
複数のNORゲート32を通ってデコードされる。
信号の入力に関する構成、及び、ダミーセルの電流をも
モニタ可能とする構成について、以下に示す第2の実施
形態、及び、第3の実施形態により説明する。図2は、
この発明の第2の実施形態による半導体記憶装置の要部
の構成を示す回路図であり、図1のモニタ及びI/Oデ
コーダ回路24の具体例を示している。選択された入出力
パッドからの各入力DIN0 〜DIN3 (DINB0 〜
DINB3 はDIN0 〜DIN3 各々の相補入力)はテ
スト時にはIO_SEL信号を入力する。後段につなが
るトランスファゲート群(IOGATE)による電位降
下を考慮して、高電位VSWCに変換するレベルシフタ
31が設けられている。レベルシフタ31を通った各信号は
複数のNORゲート32を通ってデコードされる。
【0026】すなわち、デコード部Aは、図1のトラン
スファゲート群IOGATEにおける一段目のトランス
ファゲートMT0 〜MTi を制御する信号(SELL10〜SE
LL1i)出力の機能に相当する。デコード部Bは、上記ト
ランスファゲート群IOGATEにおける二段目のトラ
ンスファゲートMT20〜MT2nを制御する信号(SELL00
〜SELL0i)出力の機能に相当する。ここで、MONIT
OR信号は、外部から特別なコマンド(例えば高電位信
号)を所定のパッドを介して入力することにより変化さ
せる。このMONITOR信号は図示しないが、もちろ
ん他の信号系と同様にレベルシフタ(31)等を介して相
補信号が生成され、テスト時にはデコード部Bに“L”
(ローレベル)が伝達されるICELRDは、不良メモ
リセルに置き換って動作するメモリセル、いわゆるリダ
ンダンシメモリセル(R/D)群(以下、リダンダンシ
という)へのアクセスを行うために設けられる信号であ
る。また、ダミーセル選択に関する信号も、選ばれた所
定の入出力パッドより入力され、各々制御信号を生成す
る。
スファゲート群IOGATEにおける一段目のトランス
ファゲートMT0 〜MTi を制御する信号(SELL10〜SE
LL1i)出力の機能に相当する。デコード部Bは、上記ト
ランスファゲート群IOGATEにおける二段目のトラ
ンスファゲートMT20〜MT2nを制御する信号(SELL00
〜SELL0i)出力の機能に相当する。ここで、MONIT
OR信号は、外部から特別なコマンド(例えば高電位信
号)を所定のパッドを介して入力することにより変化さ
せる。このMONITOR信号は図示しないが、もちろ
ん他の信号系と同様にレベルシフタ(31)等を介して相
補信号が生成され、テスト時にはデコード部Bに“L”
(ローレベル)が伝達されるICELRDは、不良メモ
リセルに置き換って動作するメモリセル、いわゆるリダ
ンダンシメモリセル(R/D)群(以下、リダンダンシ
という)へのアクセスを行うために設けられる信号であ
る。また、ダミーセル選択に関する信号も、選ばれた所
定の入出力パッドより入力され、各々制御信号を生成す
る。
【0027】図3は、この発明の第3の実施形態による
半導体記憶装置の要部の構成を示す回路図であり、図1
のトランスファゲート群IOGATEの具体例を示して
いる。また、図4は、図2のデコード部A,B及び図3
のIOGATEによりデコード制御されるI/Oの導出
先を示す対応図である。Hは“H”(ハイレベル)、L
は“L”(ローレベル)を示す。
半導体記憶装置の要部の構成を示す回路図であり、図1
のトランスファゲート群IOGATEの具体例を示して
いる。また、図4は、図2のデコード部A,B及び図3
のIOGATEによりデコード制御されるI/Oの導出
先を示す対応図である。Hは“H”(ハイレベル)、L
は“L”(ローレベル)を示す。
【0028】図3において、一段目のトランスファゲー
トMT0 〜MTi 及び二段目のトランスファゲートMT
20〜MT2nに相当する各トランジスタのゲートに、図2
のデコード部AからのICELIOL0〜3及びデコー
ド部BからのICELIOH0〜3の信号がそれぞれ図
のように対応して供給される。
トMT0 〜MTi 及び二段目のトランスファゲートMT
20〜MT2nに相当する各トランジスタのゲートに、図2
のデコード部AからのICELIOL0〜3及びデコー
ド部BからのICELIOH0〜3の信号がそれぞれ図
のように対応して供給される。
【0029】一段目のトランスファゲートMT0 〜MT
i に相当する各トランジスタは、データ線DL0 〜15
(図1ではDL0 〜DLi ;i=15)に接続される。ま
た、DLRDはリダンダンシに接続されるデータ線であ
る。二段目のトランスファゲートMT20〜MT2nに相当
する各トランジスタはまとめてモニタ用のバス線BUS
CELLを通って外部パッド(PAD)に導かれる(図
1では25)。
i に相当する各トランジスタは、データ線DL0 〜15
(図1ではDL0 〜DLi ;i=15)に接続される。ま
た、DLRDはリダンダンシに接続されるデータ線であ
る。二段目のトランスファゲートMT20〜MT2nに相当
する各トランジスタはまとめてモニタ用のバス線BUS
CELLを通って外部パッド(PAD)に導かれる(図
1では25)。
【0030】図3では、図1には省略してあるダミーセ
ル側のリファレンスデータ線DLRについても、その基
準電流(ダミーセルの電流)がモニタできるよう構成し
ていることを示す。リファレンス側の構成は、上記した
メインセル側(ダミーセルに対してメモリセルのことを
いう)のトランスファゲート群(IOGATE)で示し
たものと同様である。
ル側のリファレンスデータ線DLRについても、その基
準電流(ダミーセルの電流)がモニタできるよう構成し
ていることを示す。リファレンス側の構成は、上記した
メインセル側(ダミーセルに対してメモリセルのことを
いう)のトランスファゲート群(IOGATE)で示し
たものと同様である。
【0031】このような構成から、メインセル側とリフ
ァレンス側とを切り換えるスイッチ回路が必要であり、
そのスイッチ回路がトランジスタTSW1 ,TSW2 で
ある。各トランジスタTSW1 ,TSW2 のゲートには
それぞれ、図2中で生成されたICELMAIN信号と
ICELDUMY信号が与えられる。
ァレンス側とを切り換えるスイッチ回路が必要であり、
そのスイッチ回路がトランジスタTSW1 ,TSW2 で
ある。各トランジスタTSW1 ,TSW2 のゲートには
それぞれ、図2中で生成されたICELMAIN信号と
ICELDUMY信号が与えられる。
【0032】図5は、この発明の第4の実施形態による
半導体記憶装置の要部の構成を示す回路図である。図1
と相違する個所は、モニタ用のバス線BUSCELLを
外部に導出するにあたり、図1の外部パッド(25)を使
用することに代えて適当な入出力パッド(IOi )を兼
用する構成になっていることである。そのため、入出力
経路の切り換えのための回路がIOi に組み込まれる構
成となる。また、上述の外部パッド25に関し、アドレス
及び入出力用のピン以外に対応するパッドを用いること
にしても、経路の切り換えのための回路は必要である。
半導体記憶装置の要部の構成を示す回路図である。図1
と相違する個所は、モニタ用のバス線BUSCELLを
外部に導出するにあたり、図1の外部パッド(25)を使
用することに代えて適当な入出力パッド(IOi )を兼
用する構成になっていることである。そのため、入出力
経路の切り換えのための回路がIOi に組み込まれる構
成となる。また、上述の外部パッド25に関し、アドレス
及び入出力用のピン以外に対応するパッドを用いること
にしても、経路の切り換えのための回路は必要である。
【0033】上記各実施の形態によれば、例えば、入出
力パッドからの入力の組み合わせでデコーダ回路の制御
が達成され、ツリー構造に集積された複数段のトランス
ファゲート群を介してメモリセルの電流を外部にモニタ
する。デコーダ回路内で、その制御信号を高電位に変換
するレベルシフタが設けられているので、このトランス
ファゲート群による電位降下は克服できる。バス線も1
本で、かつ、外部パッドは何等増えないように構成可能
であるので、高集積の記憶装置に非常に有利である。ま
た、テスト時にはロウデコーダからメモリセルの制御ゲ
ートにテスト用の電圧が与えられる。しかも、外部で自
由に変えられる可変電圧であるので、メモリセルのしき
い値電圧特性も調べることができる。
力パッドからの入力の組み合わせでデコーダ回路の制御
が達成され、ツリー構造に集積された複数段のトランス
ファゲート群を介してメモリセルの電流を外部にモニタ
する。デコーダ回路内で、その制御信号を高電位に変換
するレベルシフタが設けられているので、このトランス
ファゲート群による電位降下は克服できる。バス線も1
本で、かつ、外部パッドは何等増えないように構成可能
であるので、高集積の記憶装置に非常に有利である。ま
た、テスト時にはロウデコーダからメモリセルの制御ゲ
ートにテスト用の電圧が与えられる。しかも、外部で自
由に変えられる可変電圧であるので、メモリセルのしき
い値電圧特性も調べることができる。
【0034】
【発明の効果】以上説明したようにこの発明によれば、
デコーダ回路の構成に伴い、複数段のトランスファゲー
トを集積し、これにより、メモリセルの電流を外部にモ
ニタするためのバス線を1本にできる。これにより、チ
ップサイズの増大が抑えられ、、かつ、モニタ用のバス
線は専用に設けられることから、性能の悪化を防ぐこと
のできる半導体記憶装置を提供することができる。
デコーダ回路の構成に伴い、複数段のトランスファゲー
トを集積し、これにより、メモリセルの電流を外部にモ
ニタするためのバス線を1本にできる。これにより、チ
ップサイズの増大が抑えられ、、かつ、モニタ用のバス
線は専用に設けられることから、性能の悪化を防ぐこと
のできる半導体記憶装置を提供することができる。
【図1】この発明の第1の実施形態による半導体記憶装
置の要部の構成を示す回路図。
置の要部の構成を示す回路図。
【図2】この発明の第2の実施形態による半導体記憶装
置の要部の構成を示す回路図であり、図1中のモニタ及
びI/Oデコーダ回路の具体例を示している。
置の要部の構成を示す回路図であり、図1中のモニタ及
びI/Oデコーダ回路の具体例を示している。
【図3】この発明の第3の実施形態による半導体記憶装
置の要部の構成を示す回路図であり、図1中のトランス
ファゲート群の具体例を示している。
置の要部の構成を示す回路図であり、図1中のトランス
ファゲート群の具体例を示している。
【図4】図2のモニタ及びI/Oデコーダ回路に関し、
デコード制御されるI/Oの導出先を示す対応図。
デコード制御されるI/Oの導出先を示す対応図。
【図5】この発明の第4の実施形態による半導体記憶装
置の要部の構成を示す回路図。
置の要部の構成を示す回路図。
【図6】この発明に係る半導体記憶装置のメモリセルと
して一般的な不揮発性トランジスタの構成を示す断面
図。
して一般的な不揮発性トランジスタの構成を示す断面
図。
【図7】消去後のメモリセルの分布を説明する電圧−電
流特性図。
流特性図。
【図8】外部からメモリセルの電流をモニタできるテス
ト回路を搭載した従来の半導体記憶装置の要部の構成を
示す回路図。
ト回路を搭載した従来の半導体記憶装置の要部の構成を
示す回路図。
18…ロウデコーダ 19…カラムデコーダ 20…カラムゲート 21…メモリセルアレイ 22…センスアンプ(S/A0 〜i ) 23…バッファ回路(Dout0〜i ) 24…モニタ及びI/Oデコーダ回路 25…外部パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/115 H01L 27/10 434 21/8247 29/78 371 29/788 29/792
Claims (19)
- 【請求項1】 選択される行と列に応じたアクセスを行
うためメモリセルが行列状に配列される複数のメモリセ
ルアレイと、 任意の電位の入力可能な外部パッドに接続された1本の
バス線と、 前記バス線と複数のメモリセルアレイ間に設けられ、選
択的に前記バス線と前記メモリセルアレイ内のいずれか
の列とを接続可能にするトランスファゲート群と、 前記トランスファゲート群をコントロールするためのデ
コーダ回路とを具備し、前記バス線を介して前記メモリ
セルの電流をモニタすることを特徴とする半導体記憶装
置。 - 【請求項2】 前記メモリセルは、データのアクセスを
行う正規メモリセルと、この正規メモリセルの読み出し
時の基準電位を生成するダミーセルと、前記正規のメモ
リセルと代替え可能なリダンダンシメモリセルを含むこ
とを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記トランスファゲート群と前記バス線
との間に設けられるスイッチ回路を具備し、 前記メモリセルは、少なくともデータのアクセスを行う
正規メモリセルとこのメモリセルの読み出し時の基準電
位を生成するダミーセルを含み、前記スイッチ回路は、
前記正規メモリセル側と前記ダミーセル側のいずれかを
前記トランスファゲート群を介して前記バス線に電気的
に接続することを特徴とする請求項1記載の半導体記憶
装置。 - 【請求項4】 前記デコーダ回路は、その出力が内部の
昇圧電位により得られることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項5】 前記行と列を選択するロウコーダとカラ
ムデコーダを具備し、 前記メモリセルの電流モニタ時、ロウコーダにモニタ用
の電源電圧が接続されることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項6】 前記モニタ用の電源電圧は可変であるこ
とを特徴とする請求項5記載の半導体記憶装置。 - 【請求項7】 前記メモリセルの電流モニタ時におい
て、前記メモリセルのしきい値を測定することを特徴と
する請求項6記載の半導体記憶装置。 - 【請求項8】 前記モニタ用の電源電圧は前記外部パッ
ドとは異なる外部パッドから入力されることを特徴とす
る請求項6記載の半導体記憶装置。 - 【請求項9】 それそれ前記メモリセルアレイ内のいず
れかの列に対応する信号を伝達するための複数の入出力
パッドを具備し、前記デコーダ回路は、複数の入出力パ
ッドからの入力の組み合せにより前記トランスファゲー
ト群をコントロールすることを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項10】 それそれ前記メモリセルアレイ内のい
ずれかの列に対応する信号を伝達するための複数の入出
力パッドを具備し、前記外部パッドが前記入出力パッド
の一つで構成されることを特徴とする半導体記憶装置。 - 【請求項11】 前記外部パッドがアドレス及び入出力
用のパッド以外のパッドであることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項12】 常時メモリセルの並列的アクセスを可
能にする、分割された複数のメモリセルアレイと、 前記並列的アクセス時、1つのメモリセルに対応する信
号が導出されるように構成されたデコード手段と、 前記デコード手段で選択された前記信号が外部に伝達さ
れるバス線とを具備したことを特徴とする半導体記憶装
置。 - 【請求項13】 前記デコード手段は、外部から入力さ
れる信号の組み合わせで制御されることを特徴とする請
求項12記載の半導体記憶装置。 - 【請求項14】 テスト信号入力を具備し、前記デコー
ド手段は外部から前記テスト信号入力があった時に活性
化し、かつ、常時のメモリセルの並列的アクセス時とは
異なる信号電位が前記メモリセルアレイに印加されるこ
とを特徴とする請求項12または13記載の半導体記憶
装置。 - 【請求項15】 前記バス線を介して前記デコード手段
で選択される1つのメモリセルに対応する電流をモニタ
することを特徴とする請求項12記載の半導体記憶装
置。 - 【請求項16】 前記バス線を介して前記デコード手段
で選択される1つのメモリセルに対応するしきい値電圧
をモニタすることを特徴とする請求項12記載の半導体
記憶装置。 - 【請求項17】 前記デコード手段は、集積されたツリ
ー構造のトランンスファゲート群と、このトランンスフ
ァゲート群を選択制御するデコーダから構成されること
を特徴とする請求項15または16記載の半導体記憶装
置。 - 【請求項18】 前記デコーダにはレベルシフタが含ま
れ、前記デコーダはレベルシフタを介しての高電位の信
号でトランンスファゲート群を選択制御することを特徴
とする請求項17記載の半導体記憶装置。 - 【請求項19】 前記バス線を介して前記デコード手段
で選択される1つのメモリセルの制御ゲートには2種類
以上の電圧が印加されることを特徴とする請求項17記
載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4241797A JPH10241400A (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
TW087101433A TW377506B (en) | 1997-02-26 | 1998-02-04 | Semiconductor memory |
US09/030,670 US5963500A (en) | 1997-02-26 | 1998-02-25 | Semiconductor memory device |
KR1019980005922A KR100300696B1 (ko) | 1997-02-26 | 1998-02-25 | 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4241797A JPH10241400A (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10241400A true JPH10241400A (ja) | 1998-09-11 |
Family
ID=12635498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4241797A Pending JPH10241400A (ja) | 1997-02-26 | 1997-02-26 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5963500A (ja) |
JP (1) | JPH10241400A (ja) |
KR (1) | KR100300696B1 (ja) |
TW (1) | TW377506B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7095652B2 (en) | 2004-07-28 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
WO2008041278A1 (fr) * | 2006-09-29 | 2008-04-10 | Renesas Technology Corp. | Dispositif semi-conducteur |
US7663942B2 (en) | 2006-11-30 | 2010-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device having local and global bit lines |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19900802C1 (de) * | 1999-01-12 | 2000-03-23 | Siemens Ag | Integrierter Speicher |
US6550028B1 (en) * | 1999-10-19 | 2003-04-15 | Advanced Micro Devices, Inc. | Array VT mode implementation for a simultaneous operation flash memory device |
US6856572B2 (en) * | 2000-04-28 | 2005-02-15 | Matrix Semiconductor, Inc. | Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device |
US6252819B1 (en) * | 2000-05-01 | 2001-06-26 | Sandcraft, Inc. | Reduced line select decoder for a memory array |
US6859410B2 (en) * | 2002-11-27 | 2005-02-22 | Matrix Semiconductor, Inc. | Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch |
US7298665B2 (en) * | 2004-12-30 | 2007-11-20 | Sandisk 3D Llc | Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation |
US7286439B2 (en) * | 2004-12-30 | 2007-10-23 | Sandisk 3D Llc | Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders |
US7308624B2 (en) * | 2005-04-28 | 2007-12-11 | Infineon Technologies North America Corp. | Voltage monitoring test mode and test adapter |
CN100426482C (zh) * | 2005-10-11 | 2008-10-15 | 中芯国际集成电路制造(上海)有限公司 | 测试半导体器件栅氧化物整体性的带解码器的测试键 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02285596A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体不揮発性記憶装置 |
JPH0612900A (ja) * | 1992-06-29 | 1994-01-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH07141320A (ja) * | 1993-06-28 | 1995-06-02 | Sgs Thomson Microelettronica Spa | 電流読み出し方法及びマイクロコントローラ |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03160695A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体記憶装置 |
-
1997
- 1997-02-26 JP JP4241797A patent/JPH10241400A/ja active Pending
-
1998
- 1998-02-04 TW TW087101433A patent/TW377506B/zh not_active IP Right Cessation
- 1998-02-25 KR KR1019980005922A patent/KR100300696B1/ko not_active IP Right Cessation
- 1998-02-25 US US09/030,670 patent/US5963500A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02285596A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体不揮発性記憶装置 |
JPH0612900A (ja) * | 1992-06-29 | 1994-01-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH07141320A (ja) * | 1993-06-28 | 1995-06-02 | Sgs Thomson Microelettronica Spa | 電流読み出し方法及びマイクロコントローラ |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
US7095652B2 (en) | 2004-07-28 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
WO2008041278A1 (fr) * | 2006-09-29 | 2008-04-10 | Renesas Technology Corp. | Dispositif semi-conducteur |
JPWO2008041278A1 (ja) * | 2006-09-29 | 2010-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
US7663942B2 (en) | 2006-11-30 | 2010-02-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device having local and global bit lines |
Also Published As
Publication number | Publication date |
---|---|
TW377506B (en) | 1999-12-21 |
KR100300696B1 (ko) | 2001-10-27 |
US5963500A (en) | 1999-10-05 |
KR19980071692A (ko) | 1998-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6556479B2 (en) | Nonvolatile semiconductor memory device | |
US5313432A (en) | Segmented, multiple-decoder memory array and method for programming a memory array | |
US7277311B2 (en) | Flash cell fuse circuit | |
US6081450A (en) | Non-volatile semiconductor memory device in which read, write and erase operations can be simultaneously performed in different memory cell array blocks | |
KR0179361B1 (ko) | 비휘발성 메모리 어레이 | |
EP0055594B1 (en) | Electrically programmable non-volatile semiconductor memory device | |
JPH0620494A (ja) | 半導体記憶装置 | |
US7782672B2 (en) | Semiconductor memory device having memory block configuration | |
KR960005358B1 (ko) | 반도체 메모리 장치 | |
KR920009059B1 (ko) | 반도체 메모리 장치의 병렬 테스트 방법 | |
KR960001320B1 (ko) | 반도체기억장치 | |
JPH10241400A (ja) | 半導体記憶装置 | |
US20030222307A1 (en) | Device for reducing the effects of leakage current within electronic devices | |
JPH06334153A (ja) | 不揮発性半導体記憶装置 | |
US5978263A (en) | Negative voltage switch architecture for a nonvolatile memory | |
JPH06314496A (ja) | 不揮発性半導体記憶装置 | |
JPH1173791A (ja) | 不揮発性半導体記憶装置 | |
JP3144002B2 (ja) | フラッシュ・メモリ | |
JP3305771B2 (ja) | 半導体集積回路 | |
JPH06349288A (ja) | 不揮発性半導体記憶装置 | |
KR940012401A (ko) | 일괄소거형 비휘발성 반도체기억장치 및 그 시험방법 | |
JPS6221200B2 (ja) | ||
JPH0528783A (ja) | 不揮発性半導体メモリ | |
KR100296561B1 (ko) | 반도체기억장치 | |
JPH11306776A (ja) | 半導体メモリ装置 |