JPH03160695A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体記憶装置に関し、特に、ロールコール
回路、すなわち評価時に冗長メモリセルの使用の有無や
欠陥メモリセルのアドレスを検出できるようにした回路
を有する半導体記憶装置に関する． ［従来の技術］ 従来の半導体記憶装置のロールコール回路としては、第
３図に示すものがある．この回路は、プログラム回路３
１ｏｏ〜３１．０、・・・、３１ｏ．〜３１．、冗長メ
モリセル駆動回路３２ｏ〜３２．、ＮＯＲ回路３３０〜
３３ｌＩ．ＮＡＮＤ回路３４、ＮＯＲ回路３７とインバ
ータ回路３５との直列接続体およびロールコール回路本
体３６ａ、３６ｂによってｔＲｒｌｉ．されている． 尚、３８ｏ〜３８．は、欠陥のある正規メモリセル行と
置換される冗長メモリセル行であって、これらはＮＯＲ
回路３３ｏ〜３３．の出力によって選択される． プログラム回路３１ｏｏは、ヒューズＦ３１、トランジ
スタＱ３１〜Ｑ３５およびインバータ回路Ｉ３１、Ｉ３
２によって横或されている．この回路において、トラン
ジスタＱ３２〜Ｑ３５によって楕戒される２つのトラン
スファゲートには、アドレス入力信号の遅延信号Ａｉ’
、λ］一が入力されている（本明細書において、ダッシ
ュ“′”は、ピンに入力された信号の遅延信号を意味す
るもとし、以下、“遅延”との断り書きは適宜省略する
〉． 冗長メモリセル駆動回路３２ｏは、ヒューズＦ３２、ト
ランジスタＱ３６およびインバータ回路Ｉ３３、Ｉ３４
によって楕戒される．また、ロールコール回路本体３６
ａ　（３６ｂ）は、トランジスタＱ３　７　ａ＝Ｑ３　
９　ａ　（Ｑ３　７　ｂ−Ｑ３　９　ｂ　）によって構
成され、トランジスタＱ３７ａ（Ｑ３７ｂ）のゲートに
は遅延されたチップセレクト信号ＣＩ−が入力される． 次に、第３図に図示された回路の動作について説明する
．正規メモリセルに欠陥が存在していない場合には、い
ずれのヒューズも切断されない．この場合には、冗長メ
モリセル選択回路３２ｏ〜３２．の出力は全てハイレベ
ルとなり、ＮＡＮＤ回路３４の出力はローレベルとなっ
て、ロールコール回路本体３６ｂのトランジスタＱ３９
ｂは遮断状態にとどまる．また、ＮＯＲ回路３３０〜３
３，には冗長メモリセル駆動回路３２ｏ〜３２．からハ
イレベルの信号が入力されることからその出力は全てロ
ーレベルとなり、ＮＯＲ回路３７の出力はハイレベル、
インバータ回路３５の出力はローレベルとなり、ロール
コール回路本体３６ａのトランジスタ３９ａも遮断状態
にとどまる．メモリテストシステムによって、正規メモ
リセル（図示されていない）中に欠陥メモリセルが検出
されたときには、プログラム回路３１ｏｏ〜３１ｎＯ、
・・・　３１ｏ．〜３１。１冗長メモリセル駆動回路３
２ｏ〜３２．のヒューズをレーザビームを用いて切断す
る．ここで、説明を簡単にするために欠陥メモリセルが
１箇所だけであり、これと置換される冗長メモリセル行
が３８ｏであるものとする．この場合には、プログラム
回路３１ｏｏ〜３１７ｏ内のすべてのヒューズは切断さ
れ、また、冗長メモリセル駆動回路３２ｏ内のヒューズ
Ｆ３２が切断される． 冗長メモリセル駆動回路３２ｏ内のヒューズＦ３２が切
断されたことによりインバータ回路■３３の出力はハイ
レベル、インバータ回路Ｉ３４の出力、すなわち、冗長
メモリセル駆動回路３２ｏの出力がローレベルとなる．
したがって、ＮＡＮＤ回路３４の出力がハイレベルとな
って、ロールコール回路本体３６ｂのトランジスタＱ３
９ｂは導通する．この半導体記憶装置が動作状態にあれ
ば、チップセレクト信号ｒｒはローレベルにあるので、
トランジスタ３７ｂ〜３９ｂには貫通電流が流れる．し
たがって、冗長メモリセルによる置換が行われた半導体
記憶装置においては、ロールコール回路本体３６ｂの貫
通電流分だけ他の半導体装置より消費電流が増加する．
よって、消費電流の多寡を検出することにより、あるい
はチップセレクト信号Ｃ１−がローレベルに転じたとき
の電流変化を検出することにより、冗長メモリセルの使
用の有無を判断することができる．一方、プログラム回
路３１ｏｏにおいては、ヒューズＦ３１が切断されてイ
ンバータ回路Ｉ３１の出力はハイレベル、インバータ回
路Ｉ３２の出力はローレベルとなる．したがって、トラ
ンジスタＱ３２、Ｑ３３で構成されるトランスファゲー
トは遮断状態、トランジスタＱ３４、Ｑ３５で構成され
たトランスファゲートは導通状態となる．そして、欠陥
メモリセル行を選択するアドレス入力信号が入力された
ときには、プログラム回路３１ｏｏ〜３１−ｏの出力は
全てローレベルとなる．このとき、冗長メモリセル駆動
回路３２ｏの出力もローレベルとなっているので、ＮＯ
Ｒ回路３３ｏの入力は全てローレベルとなり、その出力
はハイレベルとなる．その結果、冗長メモリセル行３８
ｏが選択されるとともにロールコール回路本体３６ａの
トランジスタＱ３９ａのゲートがハイレベルとなる．こ
こで、この半導体記憶装置が動作状態にあれば、チップ
セレクト信号’ｉＷ”はローレベルであるので、トラン
ジスタＱ３７ａ〜Ｑ３９ａからなる直列回路には貫通電
流が流れる．すなわち、この回路では、欠陥正規メモリ
セルがアドレスされたときにロールコール回路本体３６
ａに貫通電流が流れるので、電流変化を監視することに
より、欠陥メモリセルの番地を検出することができる． ［発明が解決しようとする課題］ 上述した従来の半導体記憶装置では、冗長メモリセルを
使用しているときには動作時に常にロールコール回路本
体に電流が流れるため、動作電流が増大するという欠点
があり，また、もともとの動作電流が大きい場合、冗長
メモリセルの使用の有無あるいはそのアドレスを電流の
変化で判断するのが極めて困難であるという欠点がある
．［課題を解決するための手段］ 本発明の半導体記憶装置は，欠陥正規メモリセルと置換
された冗長メモリセルを選択するための冗長メモリセル
選択信号を発信する複数の冗長メモリセル選択回路と、
前記複数の冗長メモリセル選択回路のうちいずれかが冗
長メモリセル選択信号を発生したときに第１のレベルの
信号を発生する冗長メモリセル選択認識回路と、いずれ
かの冗長メモリセルが正規メモリセルと置換されたとき
に第１のレベルの信号を発生するメモリセル置換信号発
生回路と、前記冗長メモリセル選択認識回路の出力信号
と前記メモリセル置換信号発生回路の出力信号とが入力
されいずれか一方の信号を出力する第１のトランスファ
ゲート回路と、第１のトランスファゲート回路の出力信
号が入力されライトイネーブル信号によって制御される
第２のト？ンスファゲート回路と、第２のトランスファ
ゲート回路の出力信号を受けて出力端子の出力状態を制
御するための制御信号を発生する出力制御信号発生回路
とを具備している． ［実施例コ 次に、本発明の実施例について図面を参照して説明する
． 第ｌ図は、本発明の一実施例を示す回路図である．同図
に示されるように、本実施例の回路は、プログラム回路
１１００〜１１．ｏ、・・・　１１ｏ．〜１１■、冗長
メモリセル駆動回路１２ｏ〜１２，、ＮＯＲ回路１　３
ｏ　〜１　３−　、ＮＡＮＤ回路１４、インバータ回路
１５、ＮＯＲ回路１６、アドレス入力信号によって切り
換え可能なトランスファゲート回路１７、ライトイネー
ブル信号ＷＥ’によって制御されるトランスファゲート
回路１８、ＮＡＮＤ回路ｌ９および出力バッファ１０で
構成されている． プログラム回路１１ｏｏ〜１１，ｏ、・・・　１１ｏ．
〜１１■、冗長メモリセル駆動回路１２．〜１２．は従
来例のものと同様の構成を有する．トランスファゲート
回路１７は、トランジスタＱ１０７〜Ｑ１ｌＯおよびイ
ンバータ回路Ｉ１５によって楕戒され、アドレス入力信
号Ａｊ′によって制御される．ここで、入力されるアド
レス入力信号は、プログラム回路に入力されるアドレス
入力信号がワード線を選択するものであれば、ビット線
を選択する方のものが用いられる． トランスファゲート回路１８は、トランジスタＱ（１）
〜Ｑ１１３、インバータ回路！１５〜Ｉ１７およびコン
デンサＣｌｌによって構成され、また、出力バッファ１
０は、ＮＯＲ回路Ｎｉｌ、Ｎ１２、インバータ回路Ｉ１
９およびトランジスタＱ１１６、Ｑ１１７によって構成
されている．なお、図示されていないが、ＮＯＲ回路１
３ｏ〜１３．には従来例と同様にそれぞれ冗長メモリセ
ル行が接続されているものとする． 次に、本実施例回路の動作について説明する．ここでは
、正規メモリセルアレー（図示されていない〉内に欠陥
セルが１個だけ存在しており、その行を冗長メモリセル
行に置換した場合について考える．この場合、欠陥メモ
リセルを含む行のアドレスが選択されたときにプログラ
ム回路１１ｏｏ〜１１．ｏの各出力がローレベルとなる
ようにヒューズＦｉｌ等が切断され、また，冗長メモリ
セル駆動回路１２ｏのヒューズＦ１２も切断される．ま
ず、冗長メモリセル行の使用の有無を判断する場合につ
いて説明する．ライトイネーブル信号Ｗ１をハイレベル
、チップセレクト信号Ｃ３−をローレベル状態にして電
源投入を行う．また、アドレス入力信号Ａｊをハイレベ
ルとしておく．上記のように各ヒューズが切断されてい
ると、インバータ回路１５の出力はローレベルとなり、
また、ＮＯＲ回路１３ｏの出力は、欠陥正規メモリセル
行のアドレスが選択されたときにハイからローレベルベ
と転じる． いま、トランスファゲート回路１７では、アドレス入力
信号Ａｊ′がハイレベルとなっているので、ｐＭＯｓ｝
ランジスタＱｌ　０９とｎＭＯｓトランジスタＱ１１０
によって構成される側のトランスファゲートのみが導通
する．よって、インバータ回路１５の出力であるローレ
ベルがラインＬ１１上にあらわれる． ライトイネーブル信号Ｗ■の逆相遅延信号ＷＥ′によっ
て制御されるトランスファゲート回路１８においては、
ＷＥ’はローレベルであるので、ｎＭＯｓ｝ランジスタ
Ｑ１１３は非導通状態であり、インバータ回路Ｉｌｌ、
１１２で構戒されるフリッププロップの出力点Ｌ１３は
電源投入時、コンデンサＣｌｌとＧＮＤの間の容量カッ
プリング効果によりローレベルとなり、出力点Ｌ１２は
ハイレベルとなる．よって、ｐＭＯＳトランジスタＱ（
１）およびｎＭＯＳ　｝ランジスタＱ１１２で楕戒され
るトランスファゲートは導通状態となって、ラインＬ１
４上には、ラインＬｌｌ上のローレベルがあらわれる． したがって、ＮＡＮＤ回路１９の出力である出力制御信
号ｍはハイレベルとなり、ＮＯＲ回路Ｎ１１、Ｎ１２の
出力はローレベルとなって出力端子Ｏｕｔはハイインピ
ーダンス状態となる．次に、冗長メモリセル行によって
置換された欠陥正規メモリセル行のアドレスの検出方法
について説明する．この場合には、トランスファゲート
回路１７に入力されるアドレス入力信号Ａｊ′をローレ
ベルとする．このことにより、トランスファゲート回路
ｌ７においては、ｐＭＯｓ｝ランジスタＱ１０７とｎＭ
Ｏｓ｝ランジスタＱ１０８で横成される側のトランスフ
ァゲートが導通状態となる． 欠陥正規メモリセル行のアドレスが選択されていない状
態にあっては、ＮＯＲ回路１６の出力はハイレベルとな
り、ラインＬ１１、ラインＬ１４にもハイレベルの信号
があらわれる．よって、出力制御信号ｙσ１はローレベ
ルとなり、出力端子Ｏｕｔのハイインピーダンス状態は
解除されて、出カバッファ１０はデータ読み出し状態と
なる．すなわち、出力端子Ｏｕｔには、ＮＯＲ回路Ｎ１
１、Ｎ１２に入力される他の信号に応じて“１”ないし
“０１が出力されることになる．この状態からアドレス
入力信号Ａｉ’　、’Ｔｌ−が変化して、欠？正規メモ
リセル行のアドレスが選択されると、プログラム回路１
１ｏｏ〜１１。０の出力は全てローレベルとなるから、
ＮＯＲ回路１３０の出力がハイレベル、ＮＯＲ回路１６
の出力がローレベルとなり、それに伴い出力制御信号ｙ
σＴはハイレベル、出力端子Ｏｕｔはハイインピーダン
ス状態となる． な．お、正規メモリセルに欠陥がなく、各プログラム回
路１１ｏｏ〜１１■、各冗長メモリセル駆動回路１２ｏ
〜１２，のヒューズが切断されていない場合には、イン
バータ回路１５、ＮＯＲ回路１６の出力はハイレベルと
なり、出力端子Ｏｕｔの出力状態はローインピーダンス
状態にとどまる．したがって、冗長メモリセル行による
正規メモリセル行の置換の有無は、ライトイネーブル信
号Ｗ’Ｔをハイレベル、チップセレクト信号ＣＩをロー
レベルとして電源を投入し、アドレス入力信号Ａｊをハ
イレベルとして出力端子Ｏｕｔのインピーダンス状態を
監視することにより、また、置換された欠陥正規メモリ
セル行のアドレスは、アドレス入力信号Ａｊをローレベ
ルとして、プログラム回路に入力されるアドレス入力信
号を変化させて出力端子Ｏｕｔのインピーダンス状態を
監視することにより、それぞれ、容易に検出することが
できる． また、この検出手段を有する半導体記憶装置おいては、
いかなる貫通電流も流れることはないから、置換された
冗長メモリセルを有する記憶装置が他のものより大きな
消費電力を資すこともなくなる． 電源投入後、ライトイネーブル信号Ｗ丁がローレベルと
なり、書き込み状態となると、トランスファゲート回路
１８において、ライトイネーブル信号ＷＥ’はハイレベ
ルとなるので、ｎＭＯｓ｝ランジスタＱ１１３は導通状
態となり、出力点Ｌ１２のレベルはローレベルとなる（
これ以後は、インバータ回路Ｉ’ｌ６、Ｉ１７で横戒さ
れるフリップフロップにより、ライトイネーブル信号Ｗ
Ｅ′のレベルが変化しても、出力点Ｌ１２のレベルはロ
ーレベルにとどまる）．これにより、ｐＭｏＳトランジ
スタＱ（１）とｎＭＯｓ｝ランジスタＱ１１２で楕戒さ
れるトランスファゲートは非導通状態となり、ラインＬ
ｌｌからの信号は遮断される．またこのとき、ラインＬ
１４がフローティング状態となるのを防止するため、ラ
イトイネーブル信号ＷＥ’をインバータ回路１１８によ
って反転させた信号をゲート入力とするｐＭＯｓ｝ラン
ジスタＱ１１４とゲートがローレベルに固定されたｐＭ
Ｏｓ｝ランジスタＱ１１５により、ラインＬ１４のレベ
ルをハイレベルにする．なお、ｐＭＯＳ｝ランジスタＱ
１１５のオン抵抗は、ラインＬ１４上にローレベルの信
号があらわれているとき、このレベルを変更させないよ
うに十分大きく設定されている． 第２図は、本発明の他の実施例を示す部分回路図である
．この実施例では、ライトイネーブル信号ＷＩ′によっ
て制御されるトランスファゲート回路２８の部分が、先
の実施例とは相違している．この実施例の回路でもＷ−
Ｅ−をハイレベルとして電源を投入すると、インバータ
回路Ｉ２１、Ｉ２２で楕成されるフリップフロップの出
力点Ｌ２２はハイレベル、Ｌ２３はローレベルとなって
、トランジスタＱ２１．Ｑ２２で構成されるトランスフ
ァゲートは導通し、ラインＬ２１．Ｌ２４間は接続され
る．ライトイネーブル信号ＷＩＵがローレベルとなった
ときは、トランジスタＱ２３が導通して、フリップフロ
ップの状態は反転し、トランスファゲート２８回路は遮
断状態となる．これ以降はこの状態が保持される． ［発明の効果］ 以上説明したように、本発明は、冗長メモリセルの使用
の有無または置換された欠陥メモリセルのアドレスの検
出を、半導体記憶装置の出力端子のインピーダンス状態
を監視することによってなしうるようにしたものである
ので、本発明によれば、上記事項を明瞭に検出できるよ
うになり、また、ロールコール回路を有する集積回路が
、従来例の場合のように大電力を消費することもなくな
る．

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
本発明の他の実施例を示す回路図、第３図は、従来例を
示す回路図である． １０・・・出力バッファ、　ｌｌｏｏ〜１１−ｏ、・・
・１１ｏ．〜１１、、３１ｏｏ〜３１ｆｉｏ、−　　３
　１　ｏ−〜３１■・・・プログラム回路、　　１２ｏ
〜１２．、３２ｏ〜３２．・・・冗長メモリセル駆動回
路、１３０〜１３−．３３ｏ〜３３．、１６、３７、Ｎ
ｉｌ、Ｎ１２・・・ＮＯＲ回路、　　　１４、１９、３
４・・・ＮＡＮＤ回路、　　ｌ５、３５、Ｉｌｌ〜Ｉ１
９、Ｉ３１〜Ｉ３４・・・インバータ回路、１７、１８
、２８・・・トランスファゲート回路、Ｃ１１、Ｃ２１
・・・コンデンサ、　　Ｆ１１、Ｆ１２、Ｆ３１、Ｆ３
２・・・ヒューズ、　　Ｑ１０１〜Ｑ１１７ＪＱ２１〜
Ｑ２５、Ｑ３１〜Ｑ３９ｂ・・・トランジスタ．

Claims (2)

【特許請求の範囲】
1. （１）欠陥正規メモリセルと置換された冗長メモリセル
   を選択するための冗長メモリセル選択信号を発信する複
   数の冗長メモリセル選択回路と、前記複数の冗長メモリ
   セル選択回路のうちいずれかが冗長メモリセル選択信号
   を発生したときに第１のレベルの信号を発生する冗長メ
   モリセル選択認識回路と、いずれかの冗長メモリセルが
   正規メモリセルと置換されたときに第１のレベルの信号
   を発生するメモリセル置換信号発生回路と、前記冗長メ
   モリセル選択認識回路の出力信号と前記メモリセル置換
   信号発生回路の出力信号とが入力されいずれか一方の信
   号を出力する第１のトランスファゲート回路と、第１の
   トランスファゲート回路の出力信号が入力されライトイ
   ネーブル信号によって制御される第２のトランスファゲ
   ート回路と、第２のトランスファゲート回路の出力信号
   を受けて出力端子の出力状態を制御するための制御信号
   を発生する出力制御信号発生回路とを具備した半導体記
   憶装置。
2. （２）第１のトランスファゲート回路の出力信号はアド
   レス入力信号によって切り換えられる請求項１記載の半
   導体記憶装置。