JP2570589B2 - ロールコール回路 - Google Patents
ロールコール回路Info
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- JP2570589B2 JP2570589B2 JP21131993A JP21131993A JP2570589B2 JP 2570589 B2 JP2570589 B2 JP 2570589B2 JP 21131993 A JP21131993 A JP 21131993A JP 21131993 A JP21131993 A JP 21131993A JP 2570589 B2 JP2570589 B2 JP 2570589B2
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- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はロールコール回路に関し
特に、複数のリダンダンシワード線または、複数のリダ
ンダンシカラム選択線を持つ半導体メモリのロールコー
ル読み出し回路に関する。
特に、複数のリダンダンシワード線または、複数のリダ
ンダンシカラム選択線を持つ半導体メモリのロールコー
ル読み出し回路に関する。
【０００２】
【従来の技術】近年の半導体メモリは、大容量化し、ワ
ード線及びカラム選択線の数も増大している。これに伴
い、良品率向上のために、リダンダンシワード線、リダ
ンダンシカラム線選択を備えている。そのため、不良解
析時、製品評価時のために、リダンダンシ使用、未使用
を判定するロールコール回路を備えている場合が多い。
従来のロールコール回路は、例えば図４に示すように、
Ｉ／Ｏパットにデータを出力する、データアウトバッフ
ァ１２と、ＲＷＢＳＴ／Ｎ対のデータを増幅して、デー
タアウトバッファに出力データを送るデータアンプ１７
と、図示しないセンスアンプからのメモリセルデータを
ＲＷＢＳＴ／Ｎ内に送るセンスアンプデータ読み出し回
路１６と、ロールコールテスト時に、ロールコール判定
結果をＲＷＢＳＴ／Ｎ対に送る、ロールコール結果読み
出し回路１５があり、また、図示しないＡ１ピンにＸア
ドレスとして１が与えられればＨｉｇｈ、０が与えられ
ればＬｏｗとなる信号ＸＡＤＤ１と、同様にしてＡ２ピ
ン，Ａ３ピン，・・・，Ａ９ピンに与えられるＸアドレ
スに応じてＨｉｇｈまたはＬｏｗとなるＸＡＤＤ２，Ｘ
ＡＤＤ３・・・・・ＸＡＤＤ９が入力するＲｅｄデコー
ダー１と、同様にＡＯピンに与えられるＸアドレスに応
じてＨｉｇｈまたはＬｏｗとなるＸＡＤＤ０およびＸＡ
ＤＤ１〜９、そしてＲｅｄデコーダ１の出力ＸＲＤＳを
入力するＸデコーダー６と、同じくＸＲＤＳと、ＡＴＤ
発生回路９からの出力ＹＲＤと信号ＲＣＬＢとを入力す
るロールコールデコーダー１４とがあり、前記センスア
ンプデータ読み出し回路１６は、センスアンプからのデ
ータ対ＲＥＡＤＴ／ＮとＲＷＢＳＴ／Ｎ対間に設けられ
たトランスファゲートとしてのＮ型トランジスタＴｒ４
５，Ｔｒ４６と、そのゲート信号を出力するＮＯＲゲー
トＮＯ３とからなり、ＮＯ３の入力は、入力ＢＳＬＢ
と、前記ロールコール結果読み出し回路１５の出力ＲＣ
Ｅで、また、ロールコール結果読み出し回路１５は、前
記ロールコールデコーダの出力ＲＣＳＢと、入力ＲＣＬ
Ｂを入力するＮＯＲゲートＮＯ２と、その出力をゲート
とし、接地線とＲＷＢＳＮとの間のトランスファゲート
Ｎ型トランジスタＴｒ４３と、電源線とＲＷＢＳＴとの
間のトランスファゲートＮ型トランジスタＴｒ４４とか
ら構成されている。また、ＲＷＢＳＴ／Ｎ対は、ゲート
を接地した、十分に能力の小さいＰ型トアンジスタＴｒ
９，Ｔｒ１０によりなるクランプ回路１３で、電源にク
ランプされている。
ード線及びカラム選択線の数も増大している。これに伴
い、良品率向上のために、リダンダンシワード線、リダ
ンダンシカラム線選択を備えている。そのため、不良解
析時、製品評価時のために、リダンダンシ使用、未使用
を判定するロールコール回路を備えている場合が多い。
従来のロールコール回路は、例えば図４に示すように、
Ｉ／Ｏパットにデータを出力する、データアウトバッフ
ァ１２と、ＲＷＢＳＴ／Ｎ対のデータを増幅して、デー
タアウトバッファに出力データを送るデータアンプ１７
と、図示しないセンスアンプからのメモリセルデータを
ＲＷＢＳＴ／Ｎ内に送るセンスアンプデータ読み出し回
路１６と、ロールコールテスト時に、ロールコール判定
結果をＲＷＢＳＴ／Ｎ対に送る、ロールコール結果読み
出し回路１５があり、また、図示しないＡ１ピンにＸア
ドレスとして１が与えられればＨｉｇｈ、０が与えられ
ればＬｏｗとなる信号ＸＡＤＤ１と、同様にしてＡ２ピ
ン，Ａ３ピン，・・・，Ａ９ピンに与えられるＸアドレ
スに応じてＨｉｇｈまたはＬｏｗとなるＸＡＤＤ２，Ｘ
ＡＤＤ３・・・・・ＸＡＤＤ９が入力するＲｅｄデコー
ダー１と、同様にＡＯピンに与えられるＸアドレスに応
じてＨｉｇｈまたはＬｏｗとなるＸＡＤＤ０およびＸＡ
ＤＤ１〜９、そしてＲｅｄデコーダ１の出力ＸＲＤＳを
入力するＸデコーダー６と、同じくＸＲＤＳと、ＡＴＤ
発生回路９からの出力ＹＲＤと信号ＲＣＬＢとを入力す
るロールコールデコーダー１４とがあり、前記センスア
ンプデータ読み出し回路１６は、センスアンプからのデ
ータ対ＲＥＡＤＴ／ＮとＲＷＢＳＴ／Ｎ対間に設けられ
たトランスファゲートとしてのＮ型トランジスタＴｒ４
５，Ｔｒ４６と、そのゲート信号を出力するＮＯＲゲー
トＮＯ３とからなり、ＮＯ３の入力は、入力ＢＳＬＢ
と、前記ロールコール結果読み出し回路１５の出力ＲＣ
Ｅで、また、ロールコール結果読み出し回路１５は、前
記ロールコールデコーダの出力ＲＣＳＢと、入力ＲＣＬ
Ｂを入力するＮＯＲゲートＮＯ２と、その出力をゲート
とし、接地線とＲＷＢＳＮとの間のトランスファゲート
Ｎ型トランジスタＴｒ４３と、電源線とＲＷＢＳＴとの
間のトランスファゲートＮ型トランジスタＴｒ４４とか
ら構成されている。また、ＲＷＢＳＴ／Ｎ対は、ゲート
を接地した、十分に能力の小さいＰ型トアンジスタＴｒ
９，Ｔｒ１０によりなるクランプ回路１３で、電源にク
ランプされている。
【０００３】次に動作について説明する。
【０００４】まず、メモリセルデータを読み出す動作に
ついて説明する。
ついて説明する。
【０００５】入力ＲＣＬＢは、ロールコールテスト時の
みＬｏｗとなるテストモード活性化信号であるので、Ｒ
ＣＬＢはＨｉｇｈよってＲＣＥはＬｏｗ。したがって入
力ＢＳＬＢがＬｏｗの期間は、Ｎ型トランジスタＴｒ４
５，Ｔｒ４６がＯＮとなり、センスアンプデータＲＥＡ
ＤＴ／Ｎ対がＲＷＢＳＴ／Ｎ対に送られ、データアンプ
１７、データアウトバッファ１２を経てＩ／Ｏパットに
出力される。この時、ＲＣＥはＬｏｗなので、Ｎ型トラ
ンジスタＴｒ４３，Ｔｒ４４はＯＦＦであり、ロールコ
ール結果読み出し回路１５から、ＲＷＢＳＴ／Ｎ対にデ
ータが送られることはない。
みＬｏｗとなるテストモード活性化信号であるので、Ｒ
ＣＬＢはＨｉｇｈよってＲＣＥはＬｏｗ。したがって入
力ＢＳＬＢがＬｏｗの期間は、Ｎ型トランジスタＴｒ４
５，Ｔｒ４６がＯＮとなり、センスアンプデータＲＥＡ
ＤＴ／Ｎ対がＲＷＢＳＴ／Ｎ対に送られ、データアンプ
１７、データアウトバッファ１２を経てＩ／Ｏパットに
出力される。この時、ＲＣＥはＬｏｗなので、Ｎ型トラ
ンジスタＴｒ４３，Ｔｒ４４はＯＦＦであり、ロールコ
ール結果読み出し回路１５から、ＲＷＢＳＴ／Ｎ対にデ
ータが送られることはない。
【０００６】次に、ロールコールテスト時の動作につい
て説明する。
て説明する。
【０００７】ロールコールテスト時は、ＲＣＬＢはＬｏ
ｗとなるので、ＲＣＳＢのレベルによって、ＲＷＢＳＴ
／Ｎ対のデータが決まる。もし、ＲＣＳＢがＬｏｗなら
ばＲＣＥはＨｉｇｈとなり、Ｎ型トランジストＴｒ４
３，Ｔｒ４４がＯＮとなり、Ｎ型トランジスタＴｒ４
５，Ｔｒ４６はＯＦＦとなる。よってＲＷＢＳＴはＨｉ
ｇｈレベル、ＲＷＢＳＮはＬｏｗレベルとなり、このデ
ータがデータアンプ１７，データアウトバッファ１２を
経てＩ／Ｏパットに出力される。逆にＲＣＳＢがＨｉｇ
ｈであれば、Ｎ型トランジスタＴｒ４３，Ｔｒ４４はＯ
ＦＦ、Ｎ型トランジスタＴｒ４５，Ｔｒ４６，は入力Ｂ
ＳＬＢがＬｏｗの期間にＯＮとなり、センスアンプデー
タが、ＲＷＢＳＴ／Ｎ対に送られ、データアンプ１７デ
ータアウトバファ１２を経てＩ／Ｏパットに出力され
る。
ｗとなるので、ＲＣＳＢのレベルによって、ＲＷＢＳＴ
／Ｎ対のデータが決まる。もし、ＲＣＳＢがＬｏｗなら
ばＲＣＥはＨｉｇｈとなり、Ｎ型トランジストＴｒ４
３，Ｔｒ４４がＯＮとなり、Ｎ型トランジスタＴｒ４
５，Ｔｒ４６はＯＦＦとなる。よってＲＷＢＳＴはＨｉ
ｇｈレベル、ＲＷＢＳＮはＬｏｗレベルとなり、このデ
ータがデータアンプ１７，データアウトバッファ１２を
経てＩ／Ｏパットに出力される。逆にＲＣＳＢがＨｉｇ
ｈであれば、Ｎ型トランジスタＴｒ４３，Ｔｒ４４はＯ
ＦＦ、Ｎ型トランジスタＴｒ４５，Ｔｒ４６，は入力Ｂ
ＳＬＢがＬｏｗの期間にＯＮとなり、センスアンプデー
タが、ＲＷＢＳＴ／Ｎ対に送られ、データアンプ１７デ
ータアウトバファ１２を経てＩ／Ｏパットに出力され
る。
【０００８】また、Ｘデコーダ６は、入力ＸＡＤＤＯ，
ＸＡＤＤ１〜９により、どのワード線を選択するかを決
めるデコーダで、Ｒｅｄデコーダ１は、リダンダンシワ
ード線を選択するか、しないかを決めるデコーダでＡＴ
Ｄ発生回路９は、ロールコールーデコーダ１４内のダイ
ナミック回路の１ショットプリチャージ信号ＹＲＤを発
生させる回路で、ロールコールデコーダー１４は、ロー
ルコールテスト時に、ロールコールテスト結果に応じて
の出力ＲＣＳＢを発生させる回路である。よって事前
に、センスアンプデータＲＥＡＤＴがＬｏｗＲＥＡＤＮ
がＨｉｇｈとなるように、メモリセルにデータを書き込
んでおけばＲＣＳＢがＨｉｇｈかＬｏｗかで、Ｉ／Ｏパ
ットに出力されるデータが変わる。
ＸＡＤＤ１〜９により、どのワード線を選択するかを決
めるデコーダで、Ｒｅｄデコーダ１は、リダンダンシワ
ード線を選択するか、しないかを決めるデコーダでＡＴ
Ｄ発生回路９は、ロールコールーデコーダ１４内のダイ
ナミック回路の１ショットプリチャージ信号ＹＲＤを発
生させる回路で、ロールコールデコーダー１４は、ロー
ルコールテスト時に、ロールコールテスト結果に応じて
の出力ＲＣＳＢを発生させる回路である。よって事前
に、センスアンプデータＲＥＡＤＴがＬｏｗＲＥＡＤＮ
がＨｉｇｈとなるように、メモリセルにデータを書き込
んでおけばＲＣＳＢがＨｉｇｈかＬｏｗかで、Ｉ／Ｏパ
ットに出力されるデータが変わる。
【０００９】そこでＸＡＤＤ１〜９のＨｉｇｈ、Ｌｏｗ
の組み合わせを変えながら、ロールコールテストを行う
と、Ｉ／Ｏパットに、その時のＸＡＤＤ１〜９の状態に
応じてリダンダンシワード線の使用未使用が判定でき
る。
の組み合わせを変えながら、ロールコールテストを行う
と、Ｉ／Ｏパットに、その時のＸＡＤＤ１〜９の状態に
応じてリダンダンシワード線の使用未使用が判定でき
る。
【００１０】また、従来のロールコール回路におけるロ
ールコールデコーダ１４は、図５に示すように、１ショ
ットプリチャージ信号ＹＲＤを受けるインバータＩ１４
と、Ｉ１４の出力をゲートとするＰ型トランジスタＴｒ
４８及び、入力ＲＣＬＢをゲートとするＰ型トランジス
タＴｒ４７が電源線と、プリチャージ接点間に直列とな
り、同じく入力ＲＣＬＢをゲートとするＮ型トランジス
タＴｒ４９が接地線とプリチャージ接点間に設けられた
回路と、更に接地線とプリチャージ接点間に設けられ
た、ゲートを入力ＸＲＤＳとするＮ型トランジスタＴｒ
５０と、プリチャージ接点のレベルをバッファリングし
て出力ＲＣＳＢを得るインバータＩ１５，Ｉ１６とで構
成されている。
ールコールデコーダ１４は、図５に示すように、１ショ
ットプリチャージ信号ＹＲＤを受けるインバータＩ１４
と、Ｉ１４の出力をゲートとするＰ型トランジスタＴｒ
４８及び、入力ＲＣＬＢをゲートとするＰ型トランジス
タＴｒ４７が電源線と、プリチャージ接点間に直列とな
り、同じく入力ＲＣＬＢをゲートとするＮ型トランジス
タＴｒ４９が接地線とプリチャージ接点間に設けられた
回路と、更に接地線とプリチャージ接点間に設けられ
た、ゲートを入力ＸＲＤＳとするＮ型トランジスタＴｒ
５０と、プリチャージ接点のレベルをバッファリングし
て出力ＲＣＳＢを得るインバータＩ１５，Ｉ１６とで構
成されている。
【００１１】次に前記ロールコールデコーダ１４の動作
について説明する。
について説明する。
【００１２】ロールコールテスト時は、入力ＲＣＬＢは
Ｌｏｗであるので、入力ＹＲＤが１ショットでＨｉｇｈ
の期間に、プリチャージ接点は、電源レベルにプリチャ
ージされるが、もし、入力ＸＲＤＳがＨｉｇｈならば、
プリチャージ接点のレベルは、Ｔｒ４７．Ｔｒ４８，Ｔ
ｒ５０の抵抗分割によって決まる。このレベルの時に、
出力をＨｉｇｈとするレシオとなっているインバータＩ
１５と、更にインバータＩ１６とで出力ＲＣＳＢを得
る。
Ｌｏｗであるので、入力ＹＲＤが１ショットでＨｉｇｈ
の期間に、プリチャージ接点は、電源レベルにプリチャ
ージされるが、もし、入力ＸＲＤＳがＨｉｇｈならば、
プリチャージ接点のレベルは、Ｔｒ４７．Ｔｒ４８，Ｔ
ｒ５０の抵抗分割によって決まる。このレベルの時に、
出力をＨｉｇｈとするレシオとなっているインバータＩ
１５と、更にインバータＩ１６とで出力ＲＣＳＢを得
る。
【００１３】また、ロールコールテスト時以外は、入力
ＲＣＬＢはＨｉｇｈであるので、プリチャージ接点は、
接地レベルに固定される。
ＲＣＬＢはＨｉｇｈであるので、プリチャージ接点は、
接地レベルに固定される。
【００１４】今、リダンダンシを使用していれば、ＸＲ
ＤＳは“Ｈｉｇｈ”、使用していなければ、ＸＲＤＳは
“Ｌｏｗ”となるので、本回路にてロールコールが実現
できる。
ＤＳは“Ｈｉｇｈ”、使用していなければ、ＸＲＤＳは
“Ｌｏｗ”となるので、本回路にてロールコールが実現
できる。
【００１５】
【発明が解決しようとする課題】この従来のロールコー
ル回路では、ロールコールデコーダの出力ＲＣＳＢがＨ
ｉｇｈの時は、センスアンプのデータを読み出すため、
センスアンプ、メモリセル、ｗｒｉｔｅ系回路等に故障
があった場合には、Ｉ／Ｏパットに出力されるデータが
反転してしまう可能性があるという問題点があった。
ル回路では、ロールコールデコーダの出力ＲＣＳＢがＨ
ｉｇｈの時は、センスアンプのデータを読み出すため、
センスアンプ、メモリセル、ｗｒｉｔｅ系回路等に故障
があった場合には、Ｉ／Ｏパットに出力されるデータが
反転してしまう可能性があるという問題点があった。
【００１６】更に、１本のリダンダンシワード線に対し
て１つのロールコールデコーダ及びロールコール結果読
み出し回路を必要とするので複数のリダンダンシワード
線を備える場合には、回路面積の増大及び信号線の増加
が生じ、また、出力するＲＷＢＳＴ／Ｎ対、データアン
プ、データアウトバッハァ、Ｉ／Ｏパットが不足する可
能性もあるという問題点があった。
て１つのロールコールデコーダ及びロールコール結果読
み出し回路を必要とするので複数のリダンダンシワード
線を備える場合には、回路面積の増大及び信号線の増加
が生じ、また、出力するＲＷＢＳＴ／Ｎ対、データアン
プ、データアウトバッハァ、Ｉ／Ｏパットが不足する可
能性もあるという問題点があった。
【００１７】
【課題を解決するための手段】本発明のロールコール回
路は、リダンダンシメモリセルを有する半導体記憶装置
において、ロールコールテスト時は、メモリセルの情報
を出力パットに出力する経路を寸断する回路と、前記メ
モリセルの情報を出力パットに出力する経路の一部にロ
ールコールテスト結果を伝達し、出力パットに出力する
回路とを少なくとも備え、ロールコールテスト時は、ロ
ールコールテスト結果によらず、前記メモリセルの情報
を出力パットに出力する経路は、常時寸断されていなが
ら、ロールコールテスト結果に応じて、出力パットの出
力が変化するようになっている。
路は、リダンダンシメモリセルを有する半導体記憶装置
において、ロールコールテスト時は、メモリセルの情報
を出力パットに出力する経路を寸断する回路と、前記メ
モリセルの情報を出力パットに出力する経路の一部にロ
ールコールテスト結果を伝達し、出力パットに出力する
回路とを少なくとも備え、ロールコールテスト時は、ロ
ールコールテスト結果によらず、前記メモリセルの情報
を出力パットに出力する経路は、常時寸断されていなが
ら、ロールコールテスト結果に応じて、出力パットの出
力が変化するようになっている。
【００１８】また、さらに前記メモリセルの情報を出力
パットに出力する経路を寸断する手段は、ロールコール
テスト活性化信号により、前記経路内のトランスファゲ
ートをＯＦＦさせることであってもよく、またさらに前
記メモリセルの情報を出力パットに出力する経路の一部
にロールコールテスト結果を伝達する手段は、一つのＩ
／Ｏパットに対して、二本用意され、あらかじめあるレ
ベルにプリチャージされたリードライトバスのうち、テ
スト結果に応じていずれか一方のレベルを変化させるこ
とによるようであってもよく、またさらに、複数のリダ
ンダンシメモリセルを有する半導体記憶装置のロールコ
ールデコーダにおいてロールコールテスト時に第１の電
位にプリチャージされた接点と第２の電位の接点との間
に、第１の複数のトランジスタ群が直列に接続され、該
トランジスタ群の少なくとも一つは、リダンダンシワー
ド線又はリダンダンシカラム選択線の選択時と非選択時
とでレベルが異なる第１のリダンダンシ選択信号をゲー
トに入力し、該トランジスタ群の少なくとも一つは、外
部アドレスから入力するアドレス信号のレベルによって
変化する第１の内部アドレス信号をゲートに入力し、更
に、前記第１の複数のトランジスタ群とは別に、少なく
とももう一組、前記第１の電位にプリチャージされた接
点と前記第２の電位との間に、第２の複数のトランジス
タ群が直列に接続され、該第２の複数のトランジスタ群
の少なくとも一つは、第２のリダンダンシ選択信号をゲ
ートに入力し、該トランジスタ群の少なくとも一つは、
外部から入力するアドレス信号のレベルによって変化す
る第２の内部アドレス信号をゲートに入力し、前記第１
の電位に応じて異なるレベルの入力信号を出力する回路
を備えてもよく、またさらに前記外部から入力するアド
レス信号によって変化する第１の内部アドレス信号及び
第２の内部アドレス信号は、複数のリダンダンシワード
線又はリダンダンシカラム選択線の中から、いづれかを
選択する際に、どれを選択するかに影響しないアドレス
信号によって変化する信号であってもよい。
パットに出力する経路を寸断する手段は、ロールコール
テスト活性化信号により、前記経路内のトランスファゲ
ートをＯＦＦさせることであってもよく、またさらに前
記メモリセルの情報を出力パットに出力する経路の一部
にロールコールテスト結果を伝達する手段は、一つのＩ
／Ｏパットに対して、二本用意され、あらかじめあるレ
ベルにプリチャージされたリードライトバスのうち、テ
スト結果に応じていずれか一方のレベルを変化させるこ
とによるようであってもよく、またさらに、複数のリダ
ンダンシメモリセルを有する半導体記憶装置のロールコ
ールデコーダにおいてロールコールテスト時に第１の電
位にプリチャージされた接点と第２の電位の接点との間
に、第１の複数のトランジスタ群が直列に接続され、該
トランジスタ群の少なくとも一つは、リダンダンシワー
ド線又はリダンダンシカラム選択線の選択時と非選択時
とでレベルが異なる第１のリダンダンシ選択信号をゲー
トに入力し、該トランジスタ群の少なくとも一つは、外
部アドレスから入力するアドレス信号のレベルによって
変化する第１の内部アドレス信号をゲートに入力し、更
に、前記第１の複数のトランジスタ群とは別に、少なく
とももう一組、前記第１の電位にプリチャージされた接
点と前記第２の電位との間に、第２の複数のトランジス
タ群が直列に接続され、該第２の複数のトランジスタ群
の少なくとも一つは、第２のリダンダンシ選択信号をゲ
ートに入力し、該トランジスタ群の少なくとも一つは、
外部から入力するアドレス信号のレベルによって変化す
る第２の内部アドレス信号をゲートに入力し、前記第１
の電位に応じて異なるレベルの入力信号を出力する回路
を備えてもよく、またさらに前記外部から入力するアド
レス信号によって変化する第１の内部アドレス信号及び
第２の内部アドレス信号は、複数のリダンダンシワード
線又はリダンダンシカラム選択線の中から、いづれかを
選択する際に、どれを選択するかに影響しないアドレス
信号によって変化する信号であってもよい。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図である。
る。図１は本発明の一実施例を示す回路図である。
【００２０】まず、データアウトバッファ１２と、ＲＷ
ＢＳＴ／Ｎ対のデータを増幅して、データアウトバッフ
ァに出力データを送るデータアンプ１１と、図示しな
い、センスアンプからのメモリセルデータをＲＷＢＳＴ
／Ｎ対に送る、センスアンプデータ読み出し回路８と、
ロールコール判定結果をＲＷＢＳＴ／Ｎ対に送るロール
コール結果読み出し回路７があり、ＸＡＤＤ１〜９が入
力するＲｅｄデコーダ１，２，３，４のそれぞれの出力
ＸＲＤＳ１，２，３，４を入力するＸデコーダー６と、
同じくＸＲＤＳ１，２，３，４とＡ０ピンにＹアドレス
として１が与えられれば“Ｈｉｇｈ”、０が与えられれ
ば“Ｌｏｗ”となる信号ＹＡＤＤ０とＸＡＤＤ０と、Ａ
ＴＤ発生回路９からの出力ＹＲＤと、信号ＲＣＬＢとを
入力するロールコールデコーダー５とがあり、前記セン
スアンプデータ読み出し回路８は、センスアンプからの
データ対ＲＥＡＤＴ／Ｎを増幅する１ｓｔデータアンプ
１０と、増幅された出力対をゲートに受けるＮ型トラン
ジスタＴｒ６、Ｔｒ８と、Ｔｒ６とＲＷＢＳＮ間のトラ
ンスファーゲートとしてのＮ型トランジスタＴｒ５、同
じくＴｒ８、ＲＷＢＳＴ間のＮ型トランジスタＴｒ７
と、Ｔｒ５，Ｔｒ７のゲート信号を作るべく、信号ＹＲ
Ｄと信号ＲＣＬＢを入力するＮＡＮＤゲートＮＡ２と、
その出力ＤＥＤＢと、信号ＢＳＬＢを入力するＮＯＲゲ
ートＮＯ１とからなり、ＮＯ１の出力が、Ｔｒ５，Ｔｒ
７のゲートとなっている。
ＢＳＴ／Ｎ対のデータを増幅して、データアウトバッフ
ァに出力データを送るデータアンプ１１と、図示しな
い、センスアンプからのメモリセルデータをＲＷＢＳＴ
／Ｎ対に送る、センスアンプデータ読み出し回路８と、
ロールコール判定結果をＲＷＢＳＴ／Ｎ対に送るロール
コール結果読み出し回路７があり、ＸＡＤＤ１〜９が入
力するＲｅｄデコーダ１，２，３，４のそれぞれの出力
ＸＲＤＳ１，２，３，４を入力するＸデコーダー６と、
同じくＸＲＤＳ１，２，３，４とＡ０ピンにＹアドレス
として１が与えられれば“Ｈｉｇｈ”、０が与えられれ
ば“Ｌｏｗ”となる信号ＹＡＤＤ０とＸＡＤＤ０と、Ａ
ＴＤ発生回路９からの出力ＹＲＤと、信号ＲＣＬＢとを
入力するロールコールデコーダー５とがあり、前記セン
スアンプデータ読み出し回路８は、センスアンプからの
データ対ＲＥＡＤＴ／Ｎを増幅する１ｓｔデータアンプ
１０と、増幅された出力対をゲートに受けるＮ型トラン
ジスタＴｒ６、Ｔｒ８と、Ｔｒ６とＲＷＢＳＮ間のトラ
ンスファーゲートとしてのＮ型トランジスタＴｒ５、同
じくＴｒ８、ＲＷＢＳＴ間のＮ型トランジスタＴｒ７
と、Ｔｒ５，Ｔｒ７のゲート信号を作るべく、信号ＹＲ
Ｄと信号ＲＣＬＢを入力するＮＡＮＤゲートＮＡ２と、
その出力ＤＥＤＢと、信号ＢＳＬＢを入力するＮＯＲゲ
ートＮＯ１とからなり、ＮＯ１の出力が、Ｔｒ５，Ｔｒ
７のゲートとなっている。
【００２１】また、ロールコール結果読み出し回路７
は、ロールコールデコーダーの出力ＲＣＳＢをゲートに
受けるＮ型トランジスタＴｒ４と、ＲＣＳＢの逆相を作
るインバータＩ３と、その出力をゲートに受けるＮ型ト
ランジスタＴｒ２と、Ｔｒ４，ＲＷＢＳＴＮ間のＮ型ト
ランジスタＴｒ３と、同じくＴｒ２、ＲＷＢＳＮ間のＮ
型トランジスタＴｒ１と、Ｔｒ３，Ｔｒ１のゲート信号
ＤＥＤＲを作るべくＲＣＬＢ逆相を作るインバータＩ１
と、その出力と、信号ＹＲＤを入力するＮＡＮＤゲート
ＮＡ１と、その出力を入力し、ＤＥＤＲを出力するイン
バータＩ２とからなっている。
は、ロールコールデコーダーの出力ＲＣＳＢをゲートに
受けるＮ型トランジスタＴｒ４と、ＲＣＳＢの逆相を作
るインバータＩ３と、その出力をゲートに受けるＮ型ト
ランジスタＴｒ２と、Ｔｒ４，ＲＷＢＳＴＮ間のＮ型ト
ランジスタＴｒ３と、同じくＴｒ２、ＲＷＢＳＮ間のＮ
型トランジスタＴｒ１と、Ｔｒ３，Ｔｒ１のゲート信号
ＤＥＤＲを作るべくＲＣＬＢ逆相を作るインバータＩ１
と、その出力と、信号ＹＲＤを入力するＮＡＮＤゲート
ＮＡ１と、その出力を入力し、ＤＥＤＲを出力するイン
バータＩ２とからなっている。
【００２２】更に、ＲＷＢＳＴ／Ｎはゲートを接地した
十分に能力の小さいＰ型トランジスタＴｒ９，Ｔｒ１０
によりなるクランプ回路１３で、電源にクランプされて
いる。
十分に能力の小さいＰ型トランジスタＴｒ９，Ｔｒ１０
によりなるクランプ回路１３で、電源にクランプされて
いる。
【００２３】次に動作について説明する。
【００２４】まず、メモリセルデータを読み出す動作に
ついて説明する。
ついて説明する。
【００２５】入力ＲＣＬＢは“Ｈｉｇｈ”であるので、
信号ＹＲＤが１ショット“Ｈｉｇｈ”の間、信号ＤＥＤ
Ｂは“Ｌｏｗ”となる。したがって入力ＢＬＬＢが“Ｌ
ｏｗ”の間はＮ型トランジスタＴｒ５，Ｔｒ７がＯＮ
し、１ｓｔデータアンプ１０の増幅結果に応じて、ＲＷ
ＢＳＴ／Ｎ対に差電位が生じる。この時、信号ＤＥＤＲ
は“Ｌｏｗ”であるので、ロールコール結果読み出し回
路７からＲＷＢＳＴ／Ｎ対にデータが送られることはな
い。
信号ＹＲＤが１ショット“Ｈｉｇｈ”の間、信号ＤＥＤ
Ｂは“Ｌｏｗ”となる。したがって入力ＢＬＬＢが“Ｌ
ｏｗ”の間はＮ型トランジスタＴｒ５，Ｔｒ７がＯＮ
し、１ｓｔデータアンプ１０の増幅結果に応じて、ＲＷ
ＢＳＴ／Ｎ対に差電位が生じる。この時、信号ＤＥＤＲ
は“Ｌｏｗ”であるので、ロールコール結果読み出し回
路７からＲＷＢＳＴ／Ｎ対にデータが送られることはな
い。
【００２６】次に、ロールコールテスト時の動作につい
て説明する。
て説明する。
【００２７】ロールコールテスト時は、入力ＲＣＬＢは
“Ｌｏｗ”となるので、信号ＹＲＤが１ショット“Ｈｉ
ｇｈ”の間、信号ＤＥＤＲが“Ｈｉｇｈ”となり、Ｎ型
トランジスタＴｒ１，Ｔｒ３がＯＮする。この時、ロー
ルコールデコーダーの出力ＲＣＳＢの状態に応じて、Ｒ
ＷＢＳＴ／Ｎに差電位が生じる。本実施例によれば、た
とえ、メモリセルや、センスアンプに故障がある不良品
でも、ロールコールテストが可能となる。
“Ｌｏｗ”となるので、信号ＹＲＤが１ショット“Ｈｉ
ｇｈ”の間、信号ＤＥＤＲが“Ｈｉｇｈ”となり、Ｎ型
トランジスタＴｒ１，Ｔｒ３がＯＮする。この時、ロー
ルコールデコーダーの出力ＲＣＳＢの状態に応じて、Ｒ
ＷＢＳＴ／Ｎに差電位が生じる。本実施例によれば、た
とえ、メモリセルや、センスアンプに故障がある不良品
でも、ロールコールテストが可能となる。
【００２８】また、図２は、本発明のロールコールデコ
ーダーの一実施例を示す回路図である。
ーダーの一実施例を示す回路図である。
【００２９】１ショットプリチャージ信号ＹＲＤを受け
るインバータＩ４と、Ｉ４の出力をゲートとするＰ型ト
ランジスタＴｒ２４及び入力ＲＣＬＢをゲートとするＰ
型トランジスタＴｒ２３が電源線とプリチャージ接点間
に直列となり、同じく入力ＲＣＬＢをゲートとするＮ型
トランジスタＴｒ２５が接地線とプリチャージ接点間に
設けられた回路と、更に、接地線とプリチャージ接点間
に、３つのＮ型トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ
１３を直列とし、同じく、Ｔｒ１４，Ｔｒ１５，Ｔｒ１
６と、Ｔｒ１７，Ｔｒ１８，Ｔｒ１９と、Ｔｒ２０，Ｔ
ｒ２１，Ｔｒ２２とを直列とし、Ｔｒ１１，Ｔｒ１４，
Ｔｒ１７，Ｔｒ２０のゲートがそれぞれＸＲＤＳ１，Ｘ
ＲＤＳ２，ＸＲＤＳ３，ＸＲＤＳ４で、Ｔｒ１２，Ｔｒ
１８のゲートがＸＡＤＤ０で、ＸＡＤＤ０が入力するイ
ンバータＩ５の出力が、Ｔｒ１５，Ｔｒ２１のゲートで
あり、Ｔｒ１３，Ｔｒ１６のゲートがＹＡＤＤ０で、Ｙ
ＡＤＤ０が入力するインバータＩ６の出力がＴｒ１９，
Ｔｒ２２のゲートであり、また、プリチャージ節点のレ
ベルをバッファリングして出力ＲＣＳＢを得るインバー
タＩ７，Ｉ８とで構成されている。
るインバータＩ４と、Ｉ４の出力をゲートとするＰ型ト
ランジスタＴｒ２４及び入力ＲＣＬＢをゲートとするＰ
型トランジスタＴｒ２３が電源線とプリチャージ接点間
に直列となり、同じく入力ＲＣＬＢをゲートとするＮ型
トランジスタＴｒ２５が接地線とプリチャージ接点間に
設けられた回路と、更に、接地線とプリチャージ接点間
に、３つのＮ型トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ
１３を直列とし、同じく、Ｔｒ１４，Ｔｒ１５，Ｔｒ１
６と、Ｔｒ１７，Ｔｒ１８，Ｔｒ１９と、Ｔｒ２０，Ｔ
ｒ２１，Ｔｒ２２とを直列とし、Ｔｒ１１，Ｔｒ１４，
Ｔｒ１７，Ｔｒ２０のゲートがそれぞれＸＲＤＳ１，Ｘ
ＲＤＳ２，ＸＲＤＳ３，ＸＲＤＳ４で、Ｔｒ１２，Ｔｒ
１８のゲートがＸＡＤＤ０で、ＸＡＤＤ０が入力するイ
ンバータＩ５の出力が、Ｔｒ１５，Ｔｒ２１のゲートで
あり、Ｔｒ１３，Ｔｒ１６のゲートがＹＡＤＤ０で、Ｙ
ＡＤＤ０が入力するインバータＩ６の出力がＴｒ１９，
Ｔｒ２２のゲートであり、また、プリチャージ節点のレ
ベルをバッファリングして出力ＲＣＳＢを得るインバー
タＩ７，Ｉ８とで構成されている。
【００３０】次に、動作について説明する。ロールコー
ルテスト時は入力ＲＣＬＢはＬｏｗであるので、入力Ｙ
ＲＤが１ショットでＨｉｇｈの期間にプリチャージ接点
は電源レベルにされるが、３つ直列に接続された、Ｎ型
トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３の全てがＯ
Ｎするか、あるいはＴｒ１４，Ｔｒ１５，Ｔｒ１６ある
いはＴｒ１７，Ｔｒ１８Ｔｒ１９あるいはＴｒ２０，Ｔ
ｒ２１，Ｔｒ２２のいずれかで３つ直列に接続されたＮ
型トランジスタが全てＯＮすれば、プリチャージ接点の
レベルは、Ｔｒ２３，Ｔｒ２４と、３つの直列に接続さ
れたＮ型トランジストとの抵抗分割によって決まる。こ
の時に出力をＨｉｇｈとするレシオになっているインバ
ータＩ７と、更にインバータＩ８とで、出力ＲＣＳＢを
得る。
ルテスト時は入力ＲＣＬＢはＬｏｗであるので、入力Ｙ
ＲＤが１ショットでＨｉｇｈの期間にプリチャージ接点
は電源レベルにされるが、３つ直列に接続された、Ｎ型
トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３の全てがＯ
Ｎするか、あるいはＴｒ１４，Ｔｒ１５，Ｔｒ１６ある
いはＴｒ１７，Ｔｒ１８Ｔｒ１９あるいはＴｒ２０，Ｔ
ｒ２１，Ｔｒ２２のいずれかで３つ直列に接続されたＮ
型トランジスタが全てＯＮすれば、プリチャージ接点の
レベルは、Ｔｒ２３，Ｔｒ２４と、３つの直列に接続さ
れたＮ型トランジストとの抵抗分割によって決まる。こ
の時に出力をＨｉｇｈとするレシオになっているインバ
ータＩ７と、更にインバータＩ８とで、出力ＲＣＳＢを
得る。
【００３１】また、本実施例では、リダンダンシ選択信
号は、ＸＲＤＳ１〜４の４本入力しているが、これら
は、それぞれ独立したリダンダンシワード線を選択し、
リダンダンシを使用していれば“Ｈｉｇｈ”使用してい
なげれば“ＬｏＷ”となる。
号は、ＸＲＤＳ１〜４の４本入力しているが、これら
は、それぞれ独立したリダンダンシワード線を選択し、
リダンダンシを使用していれば“Ｈｉｇｈ”使用してい
なげれば“ＬｏＷ”となる。
【００３２】もし、ＸＲＤＳ１の“Ｈｉｇｈ”ｏｒ“Ｌ
ｏｗ”を知るには、ＸＡＤＤ０＝１ＹＡＤＤ＝１となる
ようにすれば良く、ＸＲＤＳ２〜４のレベルを知るにも
同様に、ＸＡＤＤ０，ＹＡＤＤ０をコントロールすれば
良い。
ｏｗ”を知るには、ＸＡＤＤ０＝１ＹＡＤＤ＝１となる
ようにすれば良く、ＸＲＤＳ２〜４のレベルを知るにも
同様に、ＸＡＤＤ０，ＹＡＤＤ０をコントロールすれば
良い。
【００３３】ここで、ＸＲＤＳ１〜４は、図１にてわか
るように、ＸＡＤＤ１〜９の組み合わせにより“Ｈｉｇ
ｈ”ｏｒ“Ｌｏｗ”が決まっている。つまり、ＸＡＤＤ
０には無関係に、リダンダンダンシの使用、未使用が決
まっていて、また、Ｙアドレスにも無関係である。よっ
てＸＲＤＳ１〜４のうちの、どれが“Ｈｉｇｈ”でどれ
が“Ｌｏｗ”かを知る際に、出力信号、出力Ｉ／Ｏパッ
ドをわけなくても、ＸＡＤＤ０，ＹＡＤＤ０のレベルを
変えるだけでよいわけである。
るように、ＸＡＤＤ１〜９の組み合わせにより“Ｈｉｇ
ｈ”ｏｒ“Ｌｏｗ”が決まっている。つまり、ＸＡＤＤ
０には無関係に、リダンダンダンシの使用、未使用が決
まっていて、また、Ｙアドレスにも無関係である。よっ
てＸＲＤＳ１〜４のうちの、どれが“Ｈｉｇｈ”でどれ
が“Ｌｏｗ”かを知る際に、出力信号、出力Ｉ／Ｏパッ
ドをわけなくても、ＸＡＤＤ０，ＹＡＤＤ０のレベルを
変えるだけでよいわけである。
【００３４】図３は、本発明の他の実施例を示す回路図
である。
である。
【００３５】本実施例のロールコールデコーダーは、１
ショットプリチャージ信号ＹＲＤを受けるインバータＩ
９と、Ｉ９の出力をゲートとするＰ型トランジスタＴｒ
３６及び入力ＲＳＬＢをゲートとするＰ型トランジスタ
Ｔｒ３５が電源線と、第１のプリチャージ接点間に直列
となり、同じく入力ＲＣＬＢをゲートとするＮ型トラン
ジスタＴｒ３７が接地線とプリチャージ接点間に設けら
れ、再び、インバータＩ９の出力をゲートとする、Ｐ型
トランジスタＴｒ３８が電源線と、第２のプリチャージ
接点間に直列となり、同じくＲＣＬＢをゲートとするＮ
型トランジスタＴｒ４０が接地線とプリチャージ接点か
に設けられた回路と、接地線と、第１のプリチャージ接
点間に、２つのＮ型トランジスタＴｒ２７，Ｔｒ２８と
を直列とし、同じく、Ｔｒ２９，Ｔｒ３０を直列とし、
接地線と、第２のプリチャージ接点間に２つのＮ型トラ
ンジスタＴｒ３１，Ｔｒ３２とを直列とし、同じくＴｒ
３３，Ｔｒ３４を直列とし、Ｔｒ２７，Ｔｒ２９，Ｔｒ
３１，Ｔｒ３３のゲートがそれぞれＸＲＤＳ１，ＸＲＤ
Ｓ２，ＸＲＤＳ４で、Ｔｒ２８，Ｔｒ３２のゲートがＸ
ＡＤＤ０で、ＸＡＤＤ０が入力するインバータＩ１０の
出力がＴｒ３０，Ｔｒ３４のゲートであり、出力ＲＣＳ
Ｂを得るバッファリング回路インバータＩ１２，Ｉ１３
のうち、Ｉ１２のゲートと、第１のプリチャージ接点間
に、ＹＡＤＤ０をゲートとする、トランスファーゲート
Ｎ型トランじすたＴｒ４１があり、Ｉ１２のゲートと、
第２のプリチャージ接点間に、ＹＡＤＤ０が入力するイ
ンバータＩ１１の出力をゲートとするトランスファーゲ
ートＮ型トランジスタＴｒ４２がある構成となってい
る。
ショットプリチャージ信号ＹＲＤを受けるインバータＩ
９と、Ｉ９の出力をゲートとするＰ型トランジスタＴｒ
３６及び入力ＲＳＬＢをゲートとするＰ型トランジスタ
Ｔｒ３５が電源線と、第１のプリチャージ接点間に直列
となり、同じく入力ＲＣＬＢをゲートとするＮ型トラン
ジスタＴｒ３７が接地線とプリチャージ接点間に設けら
れ、再び、インバータＩ９の出力をゲートとする、Ｐ型
トランジスタＴｒ３８が電源線と、第２のプリチャージ
接点間に直列となり、同じくＲＣＬＢをゲートとするＮ
型トランジスタＴｒ４０が接地線とプリチャージ接点か
に設けられた回路と、接地線と、第１のプリチャージ接
点間に、２つのＮ型トランジスタＴｒ２７，Ｔｒ２８と
を直列とし、同じく、Ｔｒ２９，Ｔｒ３０を直列とし、
接地線と、第２のプリチャージ接点間に２つのＮ型トラ
ンジスタＴｒ３１，Ｔｒ３２とを直列とし、同じくＴｒ
３３，Ｔｒ３４を直列とし、Ｔｒ２７，Ｔｒ２９，Ｔｒ
３１，Ｔｒ３３のゲートがそれぞれＸＲＤＳ１，ＸＲＤ
Ｓ２，ＸＲＤＳ４で、Ｔｒ２８，Ｔｒ３２のゲートがＸ
ＡＤＤ０で、ＸＡＤＤ０が入力するインバータＩ１０の
出力がＴｒ３０，Ｔｒ３４のゲートであり、出力ＲＣＳ
Ｂを得るバッファリング回路インバータＩ１２，Ｉ１３
のうち、Ｉ１２のゲートと、第１のプリチャージ接点間
に、ＹＡＤＤ０をゲートとする、トランスファーゲート
Ｎ型トランじすたＴｒ４１があり、Ｉ１２のゲートと、
第２のプリチャージ接点間に、ＹＡＤＤ０が入力するイ
ンバータＩ１１の出力をゲートとするトランスファーゲ
ートＮ型トランジスタＴｒ４２がある構成となってい
る。
【００３６】本実施例では、第１及び第２のプリチャー
ジ接点を同時にプリチャージした後、ＸＲＤＳ１〜４と
ＸＡＤＤ０のレベルで第１及び第２のプリチャージ接点
のレベルを決め、第１のプリチャージ接点か、第２のプ
リチャーシ接点かどちらか一方を、インバータＩ１２に
導くべく、ＹＡＤＤ０で制御された、トランスフアーゲ
ートを備えている。
ジ接点を同時にプリチャージした後、ＸＲＤＳ１〜４と
ＸＡＤＤ０のレベルで第１及び第２のプリチャージ接点
のレベルを決め、第１のプリチャージ接点か、第２のプ
リチャーシ接点かどちらか一方を、インバータＩ１２に
導くべく、ＹＡＤＤ０で制御された、トランスフアーゲ
ートを備えている。
【００３７】このため、第１及び第２のプリチャージ接
点は、４つのトランジスタの抵抗分割によってレベルが
決まり、直列トランジスタが少い分、トランジスタのＯ
Ｎ抵抗が小さくなる。
点は、４つのトランジスタの抵抗分割によってレベルが
決まり、直列トランジスタが少い分、トランジスタのＯ
Ｎ抵抗が小さくなる。
【００３８】以上の実施例においては、ＸＡＤＤ０と、
ＹＡＤＤ０とを用いているが、Ｒｅｄデコーダ１〜４に
入力しないアドレスであれば、換わって使用できうるこ
とは、言うまでもない。
ＹＡＤＤ０とを用いているが、Ｒｅｄデコーダ１〜４に
入力しないアドレスであれば、換わって使用できうるこ
とは、言うまでもない。
【００３９】また、リダンダンシワードのロールコール
について例をあげて説明したが、同様に、リダンダンシ
カラム選択線のロールコールも実現できる。
について例をあげて説明したが、同様に、リダンダンシ
カラム選択線のロールコールも実現できる。
【００４０】
【発明の効果】以上説明したように本発明は、ロールコ
ールテスト時に、メモリセルの情報を読み出すことな
く、ロールコールテスト結果を出力するようにしたの
で、メモリセルに欠陥がある等の不良品であっても、ロ
ールコールテストを実施できるという効果を有する。
ールテスト時に、メモリセルの情報を読み出すことな
く、ロールコールテスト結果を出力するようにしたの
で、メモリセルに欠陥がある等の不良品であっても、ロ
ールコールテストを実施できるという効果を有する。
【００４１】また、さらに本発明は、複数のリダンダン
シ選択信号を１つのロールコールデコーダに入力し、か
つ、リダンダンシの選択、非選択に影響しないアドレス
でデコードするようにしたので、１つのロールコールデ
コーダで、複数のリダンダンシワード線またはリダンダ
ンシカラム選択線の使用・未使用をテストでき、回路面
積及び、出力信号が削減できるという効果をも有する。
シ選択信号を１つのロールコールデコーダに入力し、か
つ、リダンダンシの選択、非選択に影響しないアドレス
でデコードするようにしたので、１つのロールコールデ
コーダで、複数のリダンダンシワード線またはリダンダ
ンシカラム選択線の使用・未使用をテストでき、回路面
積及び、出力信号が削減できるという効果をも有する。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】従来例を示すブロック図である。
【図５】従来例を示す回路図である。
１〜４ リダンダンシデコーダ ５，１４ ロールコールデコーダ ６ Ｘデコーダ ７，１５ ロールコール結果読み出し回路 ８，１６ センスアンプデータ読み出し回路 ９ ＡＴＤ発生回路 １０，１１，１７ データアンプ １２ データアウトバッファ １３ クランプ回路 Ｉ１〜Ｉ１６ インバータ Ｔｒ１〜Ｔｒ５０ トランジスタ ＮＡ１〜ＮＡ２ ＮＡＮＤゲート ＮＯ１〜ＮＯ３ ＮＯＲゲート
Claims (1)
- 【請求項１】 複数のリダンダンシメモリセルを有する
半導体装置のロールコールデコーダにおいて、ロールコ
ールテスト時に第１の電位にプリチャージされた接点
と、第２の電位の接点との間に第１の複数のトランジス
タ群が直列に接続され前記トランジスタ群の少なくとも
一つは、冗長デコーダから供給されるリダンダンシワー
ド線又はリダンダンシカラム選択線の選択時と非選択時
とでレベルが異なる第１のリダンダンシ選択信号をゲー
トに入力し、前記トランジスタ群の少なくとも一つは外
部から入力するアドレス信号であって、前記冗長デコー
ダには入力されない第１のアドレス信号をゲートに入力
し、更に前記第１の複数のトランジスタ群とは別に少な
くとももう一組、前記第１の電位にプリチャージされた
接点と、前記第２の電位の接点との間に第２の複数のト
ランジスタ群が直列に接続され、前記第２の複数のトラ
ンジスタ群の少なくとも一つは前記冗長デコーダから供
給される第２のリダンダンシ選択信号をゲートに入力
し、前記トランジスタ群の少なくとも一つは外部から入
力するアドレス信号であって、前記冗長デコーダには入
力されない第２のアドレス信号をゲートに入力し、前記
第１の電位に応じて異なるレベルの出力信号を出力する
回路を備えたことを特徴とするロールコール回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21131993A JP2570589B2 (ja) | 1993-08-26 | 1993-08-26 | ロールコール回路 |
| KR1019940020990A KR0138716B1 (ko) | 1993-08-26 | 1994-08-25 | 롤콜 회로 |
| DE69432690T DE69432690T2 (de) | 1993-08-26 | 1994-08-26 | Roll-Callschaltung für Halbleiterspeicher |
| US08/296,468 US5517458A (en) | 1993-08-26 | 1994-08-26 | Roll call decoder for semiconductor memory having redundant memory cells |
| EP94113393A EP0640917B1 (en) | 1993-08-26 | 1994-08-26 | Roll call circuit for semi-conductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21131993A JP2570589B2 (ja) | 1993-08-26 | 1993-08-26 | ロールコール回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765595A JPH0765595A (ja) | 1995-03-10 |
| JP2570589B2 true JP2570589B2 (ja) | 1997-01-08 |
Family
ID=16603983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21131993A Expired - Lifetime JP2570589B2 (ja) | 1993-08-26 | 1993-08-26 | ロールコール回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5517458A (ja) |
| EP (1) | EP0640917B1 (ja) |
| JP (1) | JP2570589B2 (ja) |
| KR (1) | KR0138716B1 (ja) |
| DE (1) | DE69432690T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848339B2 (ja) * | 1996-06-14 | 1999-01-20 | 日本電気株式会社 | 冗長デコード回路 |
| JP2930029B2 (ja) * | 1996-09-20 | 1999-08-03 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3168985B2 (ja) * | 1998-06-04 | 2001-05-21 | 日本電気株式会社 | ロールコールテスト装置 |
| JP3339446B2 (ja) * | 1999-02-09 | 2002-10-28 | 日本電気株式会社 | 半導体記憶装置 |
| JP3893005B2 (ja) * | 2000-01-06 | 2007-03-14 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP2014186785A (ja) * | 2013-03-25 | 2014-10-02 | Micron Technology Inc | 半導体装置 |
| JP7171286B2 (ja) * | 2018-07-20 | 2022-11-15 | ラピスセミコンダクタ株式会社 | 半導体メモリ装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3311427A1 (de) * | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lesespeicher |
| EP0241203A3 (en) * | 1986-04-03 | 1989-08-09 | Advanced Micro Devices, Inc. | Detecting repaired memory devices |
| JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
| JPH0322298A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | 半導体記憶装置 |
| JPH03160695A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体記憶装置 |
| JPH03283197A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 半導体メモリ |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
-
1993
- 1993-08-26 JP JP21131993A patent/JP2570589B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-25 KR KR1019940020990A patent/KR0138716B1/ko not_active IP Right Cessation
- 1994-08-26 EP EP94113393A patent/EP0640917B1/en not_active Expired - Lifetime
- 1994-08-26 US US08/296,468 patent/US5517458A/en not_active Expired - Lifetime
- 1994-08-26 DE DE69432690T patent/DE69432690T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5517458A (en) | 1996-05-14 |
| JPH0765595A (ja) | 1995-03-10 |
| DE69432690D1 (de) | 2003-06-26 |
| DE69432690T2 (de) | 2004-04-08 |
| EP0640917B1 (en) | 2003-05-21 |
| KR0138716B1 (ko) | 1998-06-15 |
| KR950006876A (ko) | 1995-03-21 |
| EP0640917A2 (en) | 1995-03-01 |
| EP0640917A3 (en) | 1998-03-18 |
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| US5151881A (en) | Semiconductor memory including an arrangement to permit external monitoring of an internal control signal | |
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