JP2014186785A - 半導体装置 - Google Patents

Abstract

【課題】複数のメモリバンクを備える半導体装置に対するロールコールテストを高速に実行する。
【解決手段】メモリバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ割り当てられ、該メモリバンクに含まれる複数のメモリセルＭＣのうち欠陥のあるメモリセルを置換する複数の冗長回路ＲＥＤと、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ割り当てられ、欠陥のあるメモリセルＭＣに対応するアドレスＡＤＤが供給されたことに応答してロールコールデータＳを生成する複数のロールコール回路１００と、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共通に割り当てられた複数のデータバスＲＷＢＳとを備える。複数のロールコール回路１００は、ロールコールデータＳをデータバスＲＷＢＳにパラレルに出力する。これにより、ロールコールテストに要する時間を短縮することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ロールコール回路を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスは、極めて多数のメモリセルを備えているため、全てのメモリセルが正常に動作するよう作製することは困難である。このため、多くの半導体メモリデバイスは、欠陥のあるメモリセルを置換するための冗長回路を備えており、欠陥のあるメモリセルに対してアクセスが要求された場合には、欠陥のあるメモリセルに対してアクセスを実行する代わりに、冗長回路に対してアクセスを行う。これにより当該アドレスが救済され、ユーザは欠陥のない正常な半導体メモリデバイスとして取り扱うことが可能となる。

一方、設計者側からは、各アドレスが冗長回路による置換が行われているか否かをテスト動作によって確認したいという要請があり、これを実現するためにロールコール回路が設けられることがある（特許文献１参照）。

特許文献１に記載された半導体装置は複数のメモリアレイを備え、ロールコールテスト時においてはこれらメモリアレイに対して同じアドレスを供給することにより、複数のメモリアレイに対するロールコールテストを並列に実行している。

特開平５−４７１９６号公報

しかしながら、特許文献１に記載された半導体装置は、複数のメモリアレイから並列に得られるロールコールデータのうち、選択された一つのロールコールデータを除く他の全てをマスクすることによって、選択されたロールコールデータを外部に出力している。このため、実質的には１つのメモリアレイに対してロールコールテストを実行しているのと同じであり、全てのアドレスに対するロールコールテストを完了するためには多くの時間が必要となる。

本発明の一側面による半導体装置は、それぞれ複数のメモリセルを有する複数のメモリバンクと、前記複数のメモリバンクにそれぞれ割り当てられ、該メモリバンクに含まれる複数のメモリセルのうち欠陥のあるメモリセルを置換する複数の冗長回路と、前記複数のメモリバンクにそれぞれ割り当てられ、前記欠陥のあるメモリセルに対応するアドレスが供給されたことに応答してロールコールデータを生成する複数のロールコール回路と、前記複数のメモリバンクに対して共通に割り当てられた複数のデータバスと、を備え、前記複数のロールコール回路は、前記ロールコールデータを前記複数のデータバスにパラレルに出力することを特徴とする。

本発明によれば、各メモリバンクに割り当てられた複数のロールコール回路から出力されるロールコールデータがデータバスにパラレルに出力されることから、ロールコールテストに要する時間を大幅に短縮することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 メモリバンクＢＡＮＫ０に対応するロールコール回路１００の回路図である。 メモリバンクＢＡＮＫ０の構成を説明するための模式図である。 ロールコールデータＳの出力先を説明するための表である。 テストモード信号ＴＭ１〜ＴＭ３とこれによって選択される動作モードとの関係を示す表である。 データ出力回路１７に含まれるパラレルシリアル変換部２００の回路図である。 パラレルシリアル変換部２００の動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１１を備える。メモリバンクとは個別にコマンドを実行可能な単位であり、メモリバンク間においては基本的に非排他的な動作が可能である。

メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬはセンスアンプ１４に接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプ１４を介してメインアンプ１５に接続される。メインアンプ１５は、ラッチ回路１６を介してデータ出力回路１７及びデータ入力回路１８に接続されている。また、メインアンプ１５には、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７から読み出されたデータを圧縮することによってテストデータＰＡＲＡを生成するパラレルテスト回路１５ａが含まれている。データ出力回路１７及びデータ入力回路１８はデータ端子１９に接続されており、それぞれリードデータＤＱの出力及びライトデータＤＱの入力を行う。

半導体装置１０にはデータ端子１９の他に、アドレス端子２０、コマンド端子２１、クロック端子２２，２３、クロックイネーブル端子２４、データストローブ端子２５、データマスク端子２６などが設けられている。

アドレス端子２０は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウアドレスバッファ３１、カラムアドレスバッファ３２、テストモード回路３３などに供給される。ロウアドレスバッファ３１は、ロウアクセス時（アクティブコマンド発行時）にアドレス信号ＡＤＤが入力される回路であり、ロウアドレスバッファ３１に入力されたアドレス信号ＡＤＤは、ロウデコーダ１２に供給される。また、カラムアドレスバッファ３２は、カラムアクセス時（リードコマンド又はライトコマンド発行時）にアドレス信号ＡＤＤが入力される回路であり、カラムアドレスバッファ３２に入力されたアドレス信号ＡＤＤは、カラムデコーダ１３に供給される。

コマンド端子２１は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤはコマンドデコーダ３４に供給され、コマンドデコーダ３４はコマンド信号ＣＭＤに基づき生成した内部コマンド信号ＩＣＭＤをコントロール回路３５に出力する。コントロール回路３５は、内部コマンド信号ＩＣＭＤ及びモードレジスタ３６の設定値に基づき、ロウアドレスバッファ３１、カラムアドレスバッファ３２、テストモード回路３３などの各回路ブロックを制御する。モードレジスタ３６は、本実施形態による半導体装置１０の動作モードなどを示すパラメータが設定される回路である。

したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、メインアンプ１５、ラッチ回路１６及びデータ出力回路１７を介して、データ端子１９から外部に出力される。

一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子１９にライトデータＤＱを入力すれば、ライトデータＤＱはデータ入力回路１８、ラッチ回路１６及びメインアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。

クロック端子２２，２３には外部クロック信号ＣＫ，／ＣＫがそれぞれ入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロックジェネレータ３７に供給される。クロックジェネレータ３７は、クロックイネーブル端子２４を介して入力されるクロックイネーブル信号ＣＫＥが活性化している場合、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成し、これをコントロール回路３５などに供給する。

また、外部クロック信号ＣＫ，／ＣＫは、ＤＬＬ回路３８にも供給される。ＤＬＬ回路３８は、外部クロック信号ＣＫ，／ＣＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫはデータ出力回路１７及びデータ入力回路１８に供給され、これら回路の動作タイミングの一部を規定する。

データストローブ端子２５は、データストローブ信号ＤＱＳの入出力を行う端子であり、データ出力回路１７及びデータ入力回路１８に接続されている。そして、リード動作時においては、データ端子１９から出力されるリードデータＤＱに同期してデータストローブ信号ＤＱＳが外部に出力され、ライト動作時においては、データ端子１９に入力されるライトデータＤＱに同期してデータストローブ信号ＤＱＳが外部から入力される。

データマスク端子２６は、データマスク信号ＤＭが入力される端子である。データマスク信号ＤＭはライトデータＤＱをマスクするための信号であり、データ入力回路１８に供給される。

また、本実施形態による半導体装置１０は冗長回路ＲＥＤを備えている。冗長回路ＲＥＤは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ割り当てられたロウ冗長回路４０〜４７と、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ割り当てられたカラム冗長回路５０〜５７からなる。

ロウ冗長回路４０〜４７には図示しない冗長ワード線が含まれており、ロウアクセス時に入力されたアドレス信号ＡＤＤが欠陥ワード線ＷＬを示している場合に、ロウ冗長デコーダ６１によって代替アクセスされる。ロウ冗長回路４０〜４７への代替アクセスを行う場合、ロウ冗長デコーダ６１はロウデコーダ１２の動作を停止させる。同様に、カラム冗長回路５０〜５７には図示しない冗長ビット線が含まれており、カラムアクセス時に入力されたアドレス信号ＡＤＤが欠陥ビット線ＢＬを示している場合に、カラム冗長デコーダ６２によって代替アクセスされる。カラム冗長回路５０〜５７への代替アクセスを行う場合、カラム冗長デコーダ６２はカラムデコーダ１３の動作を停止させる。

さらに、本実施形態による半導体装置１０はロールコール回路１００を備えている。図１にはロールコール回路１００を示すブロックを１つだけ示しているが、実際には、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ割り当てられた複数のロールコール回路からなる。

ロールコール回路１００の動作はテストモード回路３３によって制御され、少なくとも第１〜第４の動作モードを有している。詳細については後述するが、第１及び第２の動作モードは全てのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して同時にロールコールテストを行う場合に選択される動作モードであり、第３の動作モードはメモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかに対してロールコールテストを行う場合に選択される動作モードである。また、第４の動作モードは、いわゆるパラレルテストを行う場合に選択される動作モードである。

ロールコール回路１００から出力されるロールコールデータＳは、データ出力回路１７に供給される。ロールコールデータＳは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共通に割り当てられた複数のデータバスＲＷＢＳを介してデータ出力回路１７に供給される。

図２は、メモリバンクＢＡＮＫ０に対応するロールコール回路１００の回路図である。

図２に示すように、メモリバンクＢＡＮＫ０に対応するロールコール回路１００は、テストモード信号ＴＭ１〜ＴＭ３、テストデータＰＡＲＡ、ヒット信号ＨＩＴＸ，ＨＩＴＹ０，ＨＩＴＹ１を受け、これらに基づいて生成する２ビットのロールコールデータＳを２本のデータバスＲＷＢＳ０，ＲＷＢＳ１にそれぞれ出力する回路である。本実施形態による半導体装置１０は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共通に割り当てられた３２本のデータバスＲＷＢＳ０〜ＲＷＢＳ３１を備えており、このうち２本のデータバスＲＷＢＳ０，ＲＷＢＳ１が図１に示す回路に割り当てられる。

ここで、ヒット信号ＨＩＴＸはロウ冗長デコーダ６１によって生成される信号であり、ロウアクセス時に入力されたアドレス信号ＡＤＤが欠陥ワード線のアドレスＲＦを示している場合に活性化する。また、ヒット信号ＨＩＴＹ０，ＨＩＴＹ１はカラム冗長デコーダ６２によって生成される信号であり、カラムアクセス時に入力されたアドレス信号ＡＤＤが欠陥ビット線のアドレスＣＦ０，ＣＦ１を示している場合にそれぞれ活性化する。ここで、カラムアクセス時のヒット信号ＨＩＴＹ０，ＨＩＴＹ１が２つに分かれているのは、図３に示すように、メモリバンクＢＡＮＫ０が２つの領域ＡＲＹ０，ＡＲＹ１に分割されているためである。他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７も同様である。２つの領域ＡＲＹ０，ＡＲＹ１は、ロウアドレスの最上位ビットＸ１５によっていずれか一方が選択され、領域ＡＲＹ０に含まれるビット線ＢＬが欠陥ビット線である場合にはヒット信号ＨＩＴＹ０が活性化し、領域ＡＲＹ１に含まれるビット線ＢＬが欠陥ビット線である場合にはヒット信号ＨＩＴＹ１が活性化する。

ヒット信号ＨＩＴＸ，ＨＩＴＹ０，ＨＩＴＹ１は、それぞれＡＮＤゲート回路１１１〜１１３の一方の入力ノードに供給される。ＡＮＤゲート回路１１１〜１１３の他方の入力ノードには、ＯＲゲート回路１１４の出力信号が共通に供給される。ＯＲゲート回路１１４はテストモード信号ＴＭ１〜ＴＭ３を受ける３入力のゲート回路である。ＡＮＤゲート回路１１１の出力信号は、セレクタ１２１を介してセレクタ１３０に供給されるとともに、セレクタ１２２，１２３を介してセレクタ１３１に供給される。また、ＡＮＤゲート回路１１２，１１３の出力信号は、ＯＲゲート回路１１５を介してセレクタ１２４に供給される。さらに、ＡＮＤゲート回路１１３の出力信号は、セレクタ１２４を介してセレクタ１３０に供給される。

これらセレクタ１２１〜１２４，１３０，１３１は、２つの入力ノードに供給される信号のいずれか一方を出力する回路であり、その選択はそれぞれ対応する選択信号によって定められる。具体的には、対応する選択信号がハイレベルであればＨと表記された側に入力された信号が出力され、対応する選択信号がローレベルであればＬと表記された側に入力された信号が出力される。セレクタ１２１，１２３の選択信号としてはテストモード信号ＴＭ２が用いられ、セレクタ１２２，１２４の選択信号としてはテストモード信号ＴＭ３が用いられる。また、セレクタ１３０，１３１の選択信号としては、テストモード信号ＴＭ１，ＴＭ３を受けるＯＲゲート回路１１６の出力信号が用いられる。

セレクタ１３０，１３１から出力されるロールコールデータＳは、それぞれデータバスＲＷＢＳ０，ＲＷＢＳ１に供給される。図示しないが、他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７に対応するロールコール回路１００は、ロールコールデータＳの出力先が異なる他は、図２に示したロールコール回路１００と同じ回路構成を有している。図４は、各ロールコール回路１００におけるロールコールデータＳの出力先を説明するための表であり、それぞれ異なるデータバスに出力されることが分かる。

図５は、テストモード信号ＴＭ１〜ＴＭ３とこれによって選択される動作モードとの関係を示す表である。

第１の動作モードを選択する場合、テストモード信号ＴＭ１，ＴＭ３をローレベル、テストモード信号ＴＭ２をハイレベルに設定する。テストモード信号ＴＭ１〜ＴＭ３の設定は、図１に示したテストモード回路３３によって行う。第１の動作モードが選択されると、データバスＲＷＢＳ０，ＲＷＢＳ１には、メモリバンクＢＡＮＫ０に対応するロールコール回路１００からヒット信号ＨＩＴＸが出力される。同様に、他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７に対応するロールコール回路１００からも、それぞれ対応するヒット信号ＨＩＴＸが出力される。これにより、図１に示したデータ出力回路１７には、１６本のデータバスを介してメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するヒット信号ＨＩＴＸ（ロールコールデータ）がパラレルに供給されることになる。

第２の動作モードを選択する場合、テストモード信号ＴＭ１をローレベル、テストモード信号ＴＭ３をハイレベルに設定する。テストモード信号ＴＭ２ついてはドントケアである。第２の動作モードが選択されると、データバスＲＷＢＳ０，ＲＷＢＳ１には、メモリバンクＢＡＮＫ０に対応するロールコール回路１００からヒット信号ＨＩＴＹ０，ＨＩＴＹ１がそれぞれ出力される。同様に、他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７に対応するロールコール回路１００からも、それぞれ対応するヒット信号ＨＩＴＹ０，ＨＩＴＹ１が出力される。これにより、図１に示したデータ出力回路１７には、１６本のデータバスを介してメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するヒット信号ＨＩＴＹ０，ＨＩＴＹ１（ロールコールデータ）がパラレルに供給されることになる。

第３の動作モードを選択する場合、テストモード信号ＴＭ１をハイレベル、テストモード信号ＴＭ２，ＴＭ３をローレベルに設定する。第３の動作モードが選択されると、データバスＲＷＢＳ０，ＲＷＢＳ１には、選択されたメモリバンク（例えばＢＡＮＫ０）に対応するロールコール回路１００からヒット信号ＨＩＴＹ０，ＨＩＴＹ１の論理和信号（ＯＲゲート回路１１５の出力信号）及びヒット信号ＨＩＴＸがロールコールデータとしてそれぞれ出力される。

第４の動作モードを選択する場合、テストモード信号ＴＭ１〜ＴＭ３を全てローレベルに設定する。第４の動作モードが選択されると、データバスＲＷＢＳ０，ＲＷＢＳ１には、メモリバンクＢＡＮＫ０に対応するテストデータＰＡＲＡが出力される。他のメモリバンクＢＡＮＫ１〜ＢＡＮＫ７に対応するテストデータＰＡＲＡも同様に出力される。これにより、図１に示したデータ出力回路１７には、１６本のデータバスを介してメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するテストデータＰＡＲＡがパラレルに供給されることになる。

図６は、データ出力回路１７に含まれるパラレルシリアル変換部２００の回路図である。

図６に示すパラレルシリアル変換部２００には、１６本のデータバスＲＷＢＳ０，１，４，５・・・上のロールコールデータ又はテストデータがラッチ回路１６を介して供給される。これら１６本のデータバスＲＷＢＳ０，１，４，５・・・上のロールコールデータ又はテストデータは、セレクタ２０１〜２０８，２１１〜２１４を介してＦＩＦＯ回路２２２，２２３に供給される。セレクタ２０１〜２０８には選択信号Ａが供給され、セレクタ２１１〜２１４には選択信号Ｂが供給されており、いずれも対応する選択信号がハイレベルであればＨと表記された側に入力された信号を出力し、対応する選択信号がローレベルであればＬと表記された側に入力された信号を出力する。したがって、例えば選択信号Ａ，Ｂがいずれもローレベルである場合、信号配線ＴＲ２，ＴＲ３，ＴＲ６，ＴＲ７には、それぞれデータバスＲＷＢＳ８，ＲＷＢＳ１２，ＲＷＢＳ９，ＲＷＢＳ１３上のロールコールデータ又はテストデータが供給される。

選択信号Ａ，Ｂは、コントロール回路３５から供給される選択信号ＳＥＬ０，ＳＥＬ１に基づき、図６に示すロジック回路２４０によって生成される。ロジック回路２４０はテスト信号ＴＥＳＴによって活性化され、選択信号ＳＥＬ０，ＳＥＬ１に基づいて選択信号Ａ，Ｂの論理レベルを切り替える。また、テスト信号ＴＥＳＴが活性化すると、ラッチ回路１６は、コントロール回路３５から供給されるリード信号ＩＲＥＡＤに同期して、データバス上のロールコールデータ又はテストデータをラッチする。

ＦＩＦＯ回路２２２，２２３は、信号配線ＴＲ２，ＴＲ３，ＴＲ６，ＴＲ７を介して入力されるテストデータをシリアル変換して、出力バッファ２３２，２３３に出力する回路である。出力バッファ２３２，２３３は、それぞれ対応するデータ端子ＤＱ２，ＤＱ３に接続されている。データ端子ＤＱ２，ＤＱ３とは、図１に示したデータ端子１９のうちリードデータＤＱ２，ＤＱ３の出力や、ライトデータＤＱ２，ＤＱ３の入力を行う端子である。

図７は、パラレルシリアル変換部２００の動作を説明するためのタイミング図である。

図７に示す例では、時刻ｔ１にアクティブコマンドＡＣＴが発行され、時刻ｔ２にリードコマンドＲＥＡＤが発行されている。尚、時刻ｔ１以前に発行されたテストコマンドによって第１又は第２の動作モードにエントリしている。これにより、例えば、第１のテストモードにエントリしている場合には、アクティブコマンドＡＣＴに同期して所定のアドレス信号ＡＤＤ（ロウアドレス）を入力すると、１６本のデータバスＲＷＢＳ０，１，４，５・・・上は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するヒット信号ＨＩＴＸ（ロールコールデータ）がパラレルに供給される。また、第２のテストモードにエントリしている場合には、リードコマンドＲＥＡＤに同期して所定のアドレス信号ＡＤＤ（カラムアドレス）を入力すると、１６本のデータバスＲＷＢＳ０，１，４，５・・・上は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するヒット信号ＨＩＴＹ０，ＨＩＴＹ１（ロールコールデータ）がパラレルに供給される。

その後、時刻ｔ３〜ｔ１０におけるクロック信号ＣＫの立ち上がりエッジ又は立ち下がりエッジに同期して、データ端子ＤＱ２，ＤＱ３からそれぞれ８ビットずつ、シリアルにロールコールデータが出力される。図７において、データ端子ＤＱ２，ＤＱ３の欄に記載された数字は選択されたデータバスの番号であり、選択信号ＳＥＬ０，ＳＥＬ１の切り替えによって順次選択される。具体的には、データ端子ＤＱ２からはデータバスＲＷＢＳ８，９，２４，２５，０，１，１６，１７に現れているロールコールデータがこの順に出力され、データ端子ＤＱ３からはデータバスＲＷＢＳ１２，１３，２８，２９，４，５，２０，２１に現れているロールコールデータがこの順に出力される。

このようにして、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対応するロールコールデータは、２つのデータ端子ＤＱ２，ＤＱ３からシリアルに出力される。したがって、第１の動作モードにエントリすれば、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のロウアドレスに関するロールコールデータを纏めて出力することができ、第２の動作モードにエントリすれば、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のカラムアドレスに関するロールコールデータを纏めて出力することができる。

以上説明したように、本実施形態による半導体装置１０は、複数のメモリバンクに対してロールコールテストを並列に実行するとともに、得られたロールコールデータをデータバスにパラレルに出力していることから、ロールコールテストを１バンクずつ実行する必要が無くなる。これにより、ロールコールテストに要する時間を大幅に短縮することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、データバスにパラレルに出力されたロールコールデータを２つのデータ端子ＤＱ２，ＤＱ３から出力しているが、本発明においてこの点は必須でない。したがって、１個のデータ端子からシリアル出力しても構わないし、全てのロールコールデータをパラレルに出力しても構わない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センスアンプ
１５ メインアンプ
１５ａ パラレルテスト回路
１６ ラッチ回路
１７ データ出力回路
１８ データ入力回路
１９ データ端子
２０ アドレス端子
２１ コマンド端子
２２，２３ クロック端子
２４ クロックイネーブル端子
２５ データストローブ端子
２６ データマスク端子
３１ ロウアドレスバッファ
３２ カラムアドレスバッファ
３３ テストモード回路
３４ コマンドデコーダ
３５ コントロール回路
３６ モードレジスタ
３７ クロックジェネレータ
３８ ＤＬＬ回路
４０〜４７ ロウ冗長回路
５０〜５７ カラム冗長回路
６１ ロウ冗長デコーダ
６２ カラム冗長デコーダ
１００ ロールコール回路
１１１〜１１６ ゲート回路
１２１〜１２４，１３０，１３１ セレクタ
２００ パラレルシリアル変換部
２０１〜２０８，２１１〜２１４ セレクタ
２２２，２２３ ＦＩＦＯ回路
２３２，２３３ 出力バッファ
ＡＲＹ０，ＡＲＹ１ 領域
ＢＡＮＫ０〜ＢＡＮＫ７ メモリバンク
ＢＬ ビット線
ＭＣ メモリセル
ＲＥＤ 冗長回路
ＲＷＢＳ０〜ＲＷＢＳ３１ データバス
ＷＬ ワード線

Claims (7)

1. それぞれ複数のメモリセルを有する複数のメモリバンクと、
   前記複数のメモリバンクにそれぞれ割り当てられ、該メモリバンクに含まれる複数のメモリセルのうち欠陥のあるメモリセルを置換する複数の冗長回路と、
   前記複数のメモリバンクにそれぞれ割り当てられ、前記欠陥のあるメモリセルに対応するアドレスが供給されたことに応答してロールコールデータを生成する複数のロールコール回路と、
   前記複数のメモリバンクに対して共通に割り当てられた複数のデータバスと、を備え、
   前記複数のロールコール回路は、前記ロールコールデータを前記複数のデータバスにパラレルに出力することを特徴とする半導体装置。
2. データ端子と、
   前記複数のデータバスに接続されたデータ出力回路と、をさらに備え、
   前記データ出力回路は、前記複数のデータバスを介してパラレルに供給される前記ロールコールデータをシリアル変換して前記データ端子に出力することを特徴とする請求項１に記載の半導体装置。
3. 前記複数のメモリバンクは、前記複数のメモリセルを特定する複数のワード線及び複数のビット線をそれぞれ備え、
   前記複数の冗長回路は、該メモリバンクに含まれる前記複数のワード線のうち欠陥のあるワード線を置換するロウ冗長回路と、該メモリバンクに含まれる前記複数のビット線のうち欠陥のあるビット線を置換するカラム冗長回路とをそれぞれ含み、
   前記複数のロールコール回路は、第１の動作モードにおいては、該メモリバンクに含まれる前記欠陥のあるワード線に対応するアドレスが供給されたことに応答して前記ロールコールデータを生成し、第２の動作モードにおいては、該メモリバンクに含まれる前記欠陥のあるビット線に対応するアドレスが供給されたことに応答して前記ロールコールデータを生成することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数のロールコール回路は、前記複数のデータバスのうち対応する少なくとも２本のデータバスにそれぞれ前記ロールコールデータを出力することを特徴とする請求項３に記載の半導体装置。
5. 前記複数のメモリバンクはそれぞれ第１及び第２の領域を有しており、
   前記複数のロールコール回路は、前記第２の動作モードにおいては、該メモリバンクの前記第１の領域に含まれる前記欠陥のあるビット線に対応するアドレスが供給されたことに応答して第１のロールコールデータを前記２本のデータバスの一方に出力し、該メモリバンクの前記第２の領域に含まれる前記欠陥のあるビット線に対応するアドレスが供給されたことに応答して第２のロールコールデータを前記２本のデータバスの他方に出力することを特徴とする請求項４に記載の半導体装置。
6. 前記複数のロールコール回路は、第３の動作モードにおいては、該メモリバンクに含まれる前記欠陥のあるワード線に対応するアドレスが供給されたことに応答して第３のロールコールデータを前記２本のデータバスの一方に出力し、該メモリバンクに含まれる前記欠陥のあるビット線に対応するアドレスが供給されたことに応答して第４のロールコールデータを前記２本のデータバスの他方に出力することを特徴とする請求項４又は５に記載の半導体装置。
7. 前記複数のメモリバンクにそれぞれ割り当てられ、該メモリバンクから読み出されたデータを圧縮することによってテストデータを生成するパラレルテスト回路をさらに備え、
   前記複数のロールコール回路は、第４の動作モードにおいては、前記テストデータを前記複数のデータバスのいずれかに出力することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。

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