JP2011248964A - 半導体装置及びその制御方法 - Google Patents

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    • G11C2211/4065—Low level details of refresh operations

Abstract

【課題】欠陥セルのリフレッシュによる救済制御を簡易にする。
【解決手段】 半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する。
【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関し、特にリフレッシュ動作を必要とする半導体装置及びその制御方法に関する。
半導体装置の一種であるＤＲＡＭ（Dynamic Random Memory）は、情報を記憶し続けるためにリフレッシュ動作を必要とする。このリフレッシュ動作の周期（リフレッシュ周期）は、メモリセルのリテンション時間より短くなるように決定されるが、多数のメモリセルのリテンション時間にはばらつきが存在する。つまり、ＤＲＡＭには、リフレッシュ周期よりも短いリテンション時間を持つメモリセル（欠陥セル）がある程度存在する。このような欠陥セルを全て冗長メモリセルに置き換えようとするならば、多数の冗長メモリセルが必要になる。そこで、欠陥セルの単位時間当たりのリフレッシュ回数を正常なメモリセルの単位時間当たりのリフレッシュ回数よりも多くすることによって、欠陥セルを救済することが行われている。（例えば、特許文献１参照）。本願明細書においては、「欠陥セル」または「欠陥セルの救済」を、「リテンション時間の実力が不足したセル」または「リフレッシュ回数を増加したセルの救済」と定義する。
特開２００６−３２３９０９号公報（特に、図３及び図５）
従来、欠陥セルの救済は、以下のように行われている。
例えば、全メモリセルのリフレッシュが、アドレス“０００１”→“０００２”→“０００３”→・・・、と順番に行われるものとする。また、欠陥セルのアドレスが“１００２”であるとする。この場合、欠陥セルの下位アドレス“０２”に着目し、アドレス“０００２”に対するリフレッシュが行われた後、アドレス“１００２”に対するリフレッシュを行う。つまり、アドレス“＊＊０２”（“１００２”を除く）に対するリフレッシュが行われると、アドレス“１００２”に対する（割り込み）リフレッシュを行う。こうすることで、欠陥セルの単位時間当たりのリフレッシュ回数を正常なセルのリフレッシュの単位時間当たりのリフレッシュ回数よりも多くすることができる。
しかしながら、複数の欠陥セルを救済する場合、それらの下位アドレスが互いに一致している場合と互いに異なる場合とでは、異なる制御が必要になる。例えば、上記例で欠陥セルのアドレスが“１００２”及び“１１０２”であるとする。この場合、アドレス“０００２”に対するリフレッシュを行った後、アドレス“１００２”に対するリフレッシュと、アドレス“１１０２”に対するリフレッシュとを行わなければならない。つまり、“０００３”に対するリフレッシュは、２回延期（これは、欠陥セルが無かった場合に“０００３”が本来のリフレッシュされる時間を基準として、２回順延されるという意味である）される。これに対して、欠陥セルのアドレスが“１００２”及び“１１０３”であれば、“０００３”に対するリフレッシュは、１回延期されるだけである。
このように、従来の欠陥セルの救済方法は、割り込みリフレッシュを行う回数やそのタイミングを、下位アドレスが互いに一致する複数の欠陥セルが存在するか否かに応じて変更する必要があり、複雑なリフレッシュ制御回路が必要になるという問題点がある。
本発明の一実施の形態よる半導体装置は、第１及び第２のＲＯＭと、設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、前記制御回路は、前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する、ことを特徴とする。
本発明によれば、第１及び第２のＲＯＭに記録すべきアドレスとして設定される第１及び第２のアドレスの予め定められた一部ビットを互いに異ならせることができる。これにより、第１及び第２のＲＯＭに記録された第１及び第２のアドレス信号を利用して行われる動作制御を簡略化することができ、制御回路構成の簡略化による半導体装置の小型化を実現することができる。
本発明の技術思想の代表的な一例の半導体装置のブロック図である。 本発明の第１の実施の形態に係る半導体装置のブロック図である。 図２の半導体装置に含まれる書き込み制御回路及びＲＯＭ群の内部構成を示すブロック図である。 図３の書き込み制御回路に含まれるアドレスラッチ及び比較回路とアドレス判定回路の内部構成を示す回路図である。 排他的否定論理和及び排他的論理和の真理値表である。 図３の書き込み制御回路の動作を説明するためのタイムチャートである。 図３の書き込み制御回路に含まれるアドレスラッチ回路及び比較回路の一部構成を示す回路図である。 図３の書き込み制御回路に含まれるフェイル情報ラッチ回路の内部構成を示す回路図である。 上位アドレスが異なりかつ下位アドレスが一致する複数のアドレスの一例を示す図である。 リフレッシュによる欠陥セルの救済方法を説明するための図である。 リフレッシュによる欠陥セルの救済方法をより詳細に説明するためのタイムチャートである。 図２の半導体装置に含まれるリフレッシュ制御回路の内部構成を示すブロック図である。 図１２のリフレッシュ制御回路に含まれる第１又は第２の救済判定回路の内部構成を示す回路図である。 図１２のリフレッシュ制御回路に含まれるヒット信号コレクト回路の内部構成を示す回路図である。 図１２のリフレッシュ制御回路に含まれるアドレス割り込みタイミング調整回路の内部構成を示す回路図である。 図２の半導体装置に含まれるリフレッシュアドレスカウンタの内部構成を示す回路図である。 図１２のリフレッシュ制御回路の動作を説明するためのタイムチャートである。 図１７の右図の拡大図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
図１に示す半導体装置は、第１及び第２のＲＯＭ１１，１２と、外部から入力される入力アドレス信号及び設定信号とに基づいて、第１及び第２のＲＯＭ１１，１２にそれぞれ記録すべき第１及び第２のアドレスを設定する書き込み制御回路１３を備えている。
書き込み制御回路１３は、第１のアドレスと第２のアドレスとが、予め定められた一部のビットに関して互いに異なるように、第１及び第２のアドレスを設定する。
詳述すると、書き込み制御回路１３は、入出力部１４と、この入出力部１４の動作を制御する動作制御部１５とを有している。
入出力部１４は、第１及び第２のアドレスラッチ回路１４１，１４２と、その中間出力を比較する比較回路１４３とを有している。第１及び第２のアドレスラッチ回路１４１，１４２には、入力アドレス信号を二分岐させた信号がそれぞれ供給される。第１及び第２のアドレスラッチ回路１４１，１４２は、動作制御部１５からの第１及び第２の動作信号に応じて入力アドレス信号をそれぞれラッチする。比較回路１４３は、第１及び第２のアドレスラッチ回路１４１，１４２の中間出力を互いに比較する。ここで、第１及び第２のアドレスラッチ回路１４１，１４２の中間出力とは、ラッチ動作前は入力アドレス信号の一部、ラッチ動作後はラッチしたアドレス信号の一部を意味する。また、入力アドレス信号の一部とは、下位アドレスに相当する部分、例えば上位２ビットを除く残りのビットを表す部分を意味する。
動作制御部１５は、第１及び第２の設定信号ラッチ回路１５１，１５２を有している。第２の設定信号ラッチ回路１５２は、設定信号無効化回路１５３を含む。第１及び第２の設定信号ラッチ回路１５１，１５２には、設定信号を二分岐させた信号がそれぞれ供給される。第１の設定信号ラッチ回路１５１は、入力される設定信号の最初の設定指示（例えば、ローレベル“Ｌ”）に応じてラッチ動作を行い、第１の動作信号を第１のアドレスラッチ回路１４１へ出力する。第２の設定信号ラッチ回路１５２の設定信号無効化回路１５３は、比較回路１４３の出力が一致を表しているとき、入力される設定信号を無効化する。そして、比較回路１４３の出力が不一致を表しているとき、入力される設定信号に応じてラッチ動作を行い第２の動作信号を第２のアドレスラッチ回路１４２へ出力する。
ここで、第１及び第２のアドレスラッチ回路１４１，１４２がともに、救済アドレスに対応するアドレス信号を未だラッチしていないとき、第１及び第２のアドレスラッチ回路１４１，１４２の中間出力は、どちらも分岐された入力アドレス信号の一部である。このとき、比較回路１４３は、一致を表す出力を設定信号無効化回路１５３へ出力する。この状態で、動作制御部１５に最初の設定信号が入力されると、第１の設定信号ラッチ回路１５１は、その設定信号に応じて第１の動作信号を出力する。一方、第２の設定信号ラッチ回路１５２では、その設定信号は設定信号無効化回路１５３により無効化されるため、第２の動作信号は出力されない。その結果、第１のアドレスラッチ回路１４１は、そのとき入力されているアドレス信号を第１のアドレス信号としてラッチし、第１のアドレスが設定される。
その後、比較回路１４３は、第１のアドレスラッチ回路１４１にラッチされたアドレス信号の一部と、入力アドレス信号の一部とを比較する。比較回路１４３の出力は、入力アドレス信号の変化に応じて一致又は不一致を表す。
比較回路１４３の出力が一致を表すとき、第２の設定信号ラッチ回路１５２に入力される設定信号は設定信号無効化回路１５３により無効にされる。これに対して、比較回路１４３の出力が不一致を表すときは、第２の設定信号ラッチ回路１５２に入力される設定信号は設定信号無効化回路１５３によって無効にされない。それゆえ、第２の設定信号ラッチ回路１５２は、比較回路１４３の出力が不一致を表しているとき、入力される設定信号に応じて第２の動作信号を第２のアドレスラッチ回路１４２へ出力する。そして、第２のアドレスラッチ回路１４２は、第２の動作信号に応じて、入力アドレス信号を第２のアドレス信号としてラッチする。
こうして、第２のアドレスラッチ回路１４２にラッチされた第２のアドレス信号が示す第２のアドレスは、第１のアドレスラッチ回路１４１にラッチされた第１のアドレス信号が示す第１のアドレスとは異なる下位アドレスを持つ。
その後、第１及び第２のアドレスは、第１及び第２のＲＯＭにそれぞれ書き込まれる。
第１及び第２のアドレスは互いに異なる下位アドレスを有しているので、これらアドレスを利用するリフレッシュ制御を簡略化できる。その結果、制御回路の構成を簡略化でき、半導体装置の小型化を実現できる。
なお、本発明では、下位アドレスが一致する複数の欠陥セルが存在する場合、それらのうちの一つしか救済することができない。しかしながら、複数の欠陥セルが同一の下位アドレスを持つ確率は（ビット数にもよるが）現実として非常に低いので特に問題とはならない。また、複数の欠陥セルが同一の下位アドレスを持つ場合には、それらの欠陥セルを物的的に救済する（冗長メモリセルに置き換えする）ようにしてもよい。
以下、添付図面を参照しながら、本発明の好ましい実施の形態についてさらに詳細に説明する。
図２は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
図示の半導体装置２０は、リフレッシュ動作を必要とするメモリ装置（ＤＲＡＭ）である。半導体装置２０は、コントローラ２１、セルフリフレッシュタイマー２２、リフレッシュアドレスカウンタ２３、アドレスセレクタ２４、アドレスバッファ２５、テスト回路２６、書き込み制御回路２７、ＲＯＭ群２８、リフレッシュ制御回路２９、ロウデコーダ３０、メモリアレイ３１、センスアンプ（ＳＡ）群３２、Ｙスイッチ（Ｙ−ＳＷ）３３、カラムデコーダ３４及びＩ／Ｏ（入出力）回路３５を備えている。なお、書き込み制御回路２７が図１の書き込み制御回路１３に相当し、ＲＯＭ群２８が図１の第１及び第２のＲＯＭ１１，１２に相当する。
コントローラ２１は、コマンド入力端子４１から入力されるコマンドＣＯＭをデコードし、コマンドに従って各ブロックに制御信号を送り、半導体装置２０の各種動作を制御する。
セルフリフレッシュタイマー２２は、リフレッシュの時間間隔を制御する。
リフレッシュアドレスカウンタ２３は、リフレッシュ制御回路２９の制御の下、リフレッシュ回数をカウントアップし、設定回数になるとリセットされ、再び最初からカウントアップする。リフレッシュアドレスカウンタ２３のカウント数は、リフレッシュ対象アドレスとして利用される。
アドレスセレクタ２４は、リフレッシュアドレスカウンタ２３からのロウアドレス又はアドレス入力端子４２からのアドレスを選択する。
アドレスバッファ２５は、アドレスセレクタ２４により選択されたアドレスを所定のタイミングで各部へ出力する。なお、このアドレスを表す信号が、図１のアドレス信号に相当する。
テスト回路２６は、メモリアレイ３１に含まれる複数のメモリセルのリテンション時間に関する試験を行えるものであればよい。テスト回路２６は、アドレスバッファ２５からのアドレス信号に対応するメモリセルの試験を行い、合格／不合格（ＰＡＳＳ／ＦＡＩＬ）を示す結果信号を書き込み制御回路２７へ出力する。例えば、リテンション時間が基準時間以上であれば合格、基準時間を下回れば不合格とする。なお、結果信号が図１の設定信号に相当する。
書き込み制御回路２７は、テスト回路２６からの結果信号に基づいて、アドレスバッファ２５からのアドレスをＲＯＭ群２８へ出力するように設定する。書き込み制御回路２７に設定される複数のアドレスは、その下位アドレスの複数のビットが互いに異なる。
ＲＯＭ群２８は、複数のＲＯＭを有する。各ＲＯＭは、例えばアンチヒューズやその他の原理を利用したヒューズとすることができる。ＲＯＭ群２８、書き込み制御回路２７に設定されたアドレスを記憶することができる。このＲＯＭ群２８に記憶されるアドレスは、リテンション時間が短く、通常のリフレッシュ周期よりも短い周期でリフレッシュを行うことで救済されるメモリセル（それが接続されたワード線）のロウアドレスである。
リフレッシュ制御回路２９は、リフレッシュアドレスカウンタ２３からのカウンタ内アドレス及びＲＯＭ群２８からのアドレスが入力され、リフレッシュアドレスカウンタ２３へ制御信号を出力する。
各ロウデコーダ３０は、アドレスバッファ２５からのアドレスに従い、対応するメモリアレイ３１のワード線を活性化する。
各メモリアレイ３１は、マトリクス状に配置された多数のメモリセルと、これらメモリセルに接続される複数のワード線及び複数のビット線を有している。各メモリセルは、情報を記憶し続けるために一定時間内にリフレッシュされる必要がある。
各メモリアレイ３１の複数のビット線はセンスアンプ群３２に含まれるセンスアンプのいずれかに接続される。
カラムデコーダ３４は、アドレスバッファ２５からのカラムアドレスをデコードし、Ｙスイッチ３３を制御する。その結果、センスアンプ群３２に含まれるセンスアンプが選択的にＩ／Ｏ回路３５に接続される。これにより、メモリアレイ３１とＩ／Ｏ回路３５との間でデータがやり取りされる。
Ｉ／Ｏ回路３５は、ＤＱピン４３を介して外部とデータをやり取りする。
メモリアレイ３１が冗長セルアレイを含み、この冗長セルアレイを用いて欠陥セルを物理的に救済する場合、欠陥セルのアドレスを記憶する物理救済用ＲＯＭ４５と、アドレスバッファ２５からのアドレスと物理救済用ＲＯＭ４５からのアドレスとを比較する物理救済用比較回路４６が設けられる。カラムアドレスについても、同様に、物理救済用ＲＯＭ及び物理救済用比較回路を設けることができる。このような技術は、例えば、特開平６−２０３５９４号公報や特開２００５−１１５１０６号公報に記載されている。
図１には、メモリアレイ３１が４個示されている。２つのメモリアレイ３１は、一つのセンスアンプ（一つのセンスアンプ列）を挟むように配置している。前記２つのメモリアレイ３１は、互いに排他的にアクセスされる領域である。前記一つのセンスアンプは、前記２つのメモリアレイ３１がそれぞれアクセスされる場合に使用されるアンプである。これら４個のメモリアレイ３１に、それぞれ２０４８本のワード線が含まれているとすると、全ワード線の数は、８１９２本である。これらのワード線に順番にアドレスを割り当てると、４個のメモリアレイ３１には、それぞれ“００００〜２０４７”、“２０４８〜４０９５”、“４０９６〜６１４３”、及び“６１４４〜８１９１”が割り当てられる。なお、これらのアドレスを２進数表記すれば１３ビットで表される。そして、その上位２ビットは、４個のメモリアレイ３１を選択するためのアドレスとなる。また、残りの１１ビットは、各メモリアレイ３１においてワード線を選択するアドレスとなる。以下の説明では、メモリアレイ３１（メモリブロック）を選択するための上位２ビットを上位アドレスと呼び、各メモリアレイ３１においてワード線を選択する下位１１ビットを下位アドレスと呼ぶ。しかしながら、本願明細書で上位アドレス及び下位アドレスと呼ぶ部分のビット数は、メモリアレイ３１の数や構成、および後述するリフレッシュ方法に応じて決定されるものであって、本例に限定されるものではない。
半導体装置２０において、通常のリフレッシュを行う場合、順次入力されるリフレッシュコマンドＲＥＦに応じて、ワード線が順番に活性化される。リフレッシュ周期は、例えば、６４ｍｓである。
リテンション時間の短い欠陥セルに対して通常のリフレッシュ周囲よりも短い周期でリフレッシュを行う場合、その欠陥セルが接続されたワード線が指定されたときのみならず、欠陥セルの下位アドレスと同じ下位アドレスを持つ他のメモリアレイ３１のワード線が指定されたときにも欠陥セルが接続されたワード線の活性化を行う。欠陥セルが接続されたワード線の活性化は、同じ下位アドレスを有する他のメモリアレイ３１のワード線の活性化と同時に行ってもよいし、異なるタイミングで行ってもよい。同時に行う場合は、それらのワード線は互いに異なるメモリアレイ３１に属し、互いに異なるセンスアンプに接続されていなければならない。
例えば、欠陥セルがワード線“０００３”に接続されているならば、ワード線“０００３”の活性化を、ワード線“２０５１（＝２０４８＋０００３）”、ワード線“４０９９（＝２０４８×２＋０００３）”、及びワード線“６１４７（＝２０４８×３＋０００３）”がそれぞれ活性化されるときにも行う。これにより、ワード線“０００３”のリフレッシュは、（約）６４／４＝１６ｍｓ毎に行われことになる。こうして、リテンション時間の短い欠陥セルに対して、通常のリフレッシュ周期よりも短い周期でリフレッシュを行うことができる。換言すると、リテンション時間の短い欠陥セルに対して行う単位時間当たりのリフレッシュ回数を、正常なメモリエルに対して行う単位時間当たりのリフレッシュ回数よりも多くすることができる。
以下、半導体装置２０についてさらに詳細に説明する。
図３に示すように、ＲＯＭ群２８は、少なくとも２個のＲＯＭ、即ち、第１のＲＯＭ２８１、第２のＲＯＭ２８２、・・・を有している。
書き込み制御回路２７は、アドレスラッチ及び比較回路２７１と、アドレス判定回路２７２と、フェイル情報ラッチ回路２７３を有している。
アドレスラッチ及び比較回路２７１は、ＲＯＭ群２８に含まれるＲＯＭにそれぞれ対応するアドレスラッチ回路を有している。以下において、第ｎ（ｎ：自然数）のＲＯＭに対応するアドレスラッチ回路を第ｎのアドレスラッチ回路という。各アドレスラッチ回路は、アドレス信号のビット数に等しい数のラッチ部を有している。ここでは、１３ビット＜１２：０＞のアドレス信号を想定しているため、各アドレスラッチ回路は、１３個のラッチ部（及びその周辺回路）を有する。
また、アドレスラッチ及び比較回路２７１は、ＲＯＭ群２８に含まれるＲＯＭの数−１に等しい数のアドレスビット比較回路を有している。各アドレスビット比較回路は、第２のＲＯＭ２８２以降のＲＯＭにそれぞれ対応する。第ｎ（ただし、ｎ≧２）のＲＯＭに対応するアドレスビット比較回路は、第ｎ−１のアドレスラッチ回路の中間出力と第ｎのアドレスラッチ回路の中間出力とを比較する。中間出力は、各アドレスラッチ回路がラッチ動作を行う前は入力アドレス信号が示すアドレスの下位アドレスを、ラッチ動作を行った後はラッチアドレスの下位アドレスを、それぞれ示す。なお、下位アドレスは、アドレスを構成する１３ビットのうち下位１１ビット＜１０：０＞である。
各アドレスビット比較回路は、２つのアドレスラッチ回路の中間出力をビット毎に比較し、比較結果信号（１）を出力する。各アドレスビット比較回路は、図４に示すように、排他的否定論理和回路（ＥＮＯＲ）群２７５を用いて構成することができる。排他的否定論理和回路の真理値表は図５に示すとおりである。
アドレス判定回路２７２は、各アドレスビット比較回路に対応するアドレス判定部を有している。各アドレス判定部は、対応するアドレスビット比較回路からの比較結果に基づき、２つのアドレスラッチ回路の中間出力が示すアドレスが互いに一致するか否かを判定し、アドレス判定結果（２）として出力する。アドレス判定部は、例えば、図４に示すように論理積回路（ＡＮＤ）２７６を用いて構成することができる。
フェイル情報ラッチ回路２７３は、ＲＯＭ群２８に含まれるＲＯＭにそれぞれ対応する処理経路を有している。第１のＲＯＭ２８１に対応する第１の処理経路では、不合格を示す最初の合格／不合格（ＰＡＳＳ／ＦＡＩＬ）信号が入力されると、ラッチ動作を行って、第１のラッチ動作信号（３）をアドレスラッチ及び比較回路２７１へ出力し、第１のイネーブル信号＜ＥＮ＞を第１のＲＯＭ２８１へ出力する。なお、第１のラッチ動作信号（３）と第１のイネーブル信号＜ＥＮ＞は、実質的に同じ信号である。第１のイネーブル信号は、第１のＲＯＭ２８１に書き込まれるアドレス＜１２：０＞が全て“０”の場合に、第１のＲＯＭに救済すべきアドレスが書き込まれていることを識別するために用いられる。つまり、第１のイネーブル信号は、記録済情報として利用される。記録済み情報の書き込みは、例えば、第１のＲＯＭに第１のイネーブル信号用のアンチヒューズを設けておき、第１のイネーブル信号が入力されたときに、それを切断することで行われる。
また、第ｎのＲＯＭに対応する第ｎの処理経路では、対応するアドレス判定部からのアドレス判定結果が不一致を示しているときに、不合格を示す合格／不合格（ＰＡＳＳ／ＦＡＩＬ）信号が入力されると、ラッチ動作を行って、第ｎのラッチ動作信号をアドレスラッチ及び比較回路２７１へ出力し、第ｎのイネーブル信号を第ｎのＲＯＭへ出力する。第ｎのイネーブル信号は、第１のイネーブル信号と同様の信号である。アドレス判定結果が一致を示している間、第ｎのＲＯＭに対応する処理経路に入力される合格／不合格（ＰＡＳＳ／ＦＡＩＬ）信号は無効にされる。
次に、書き込み制御回路２７の動作について、図６をも参照して説明する。なお、説明を簡略化するため、ＲＯＭ群２８は、２個のＲＯＭ、即ち、第１及び第２のＲＯＭ２８１，２８２を備えているものとする。
最初のコマンドＡＣＴに応じて、アドレス“ａｂ”を示すアドレス信号が書き込み制御回路２７に入力されたとする。ここで、“ａ”は上位アドレス、“ｂ”は下位アドレスを示すものとする。アドレス信号は、アドレスラッチ及び比較回路２７１の第１及び第２のアドレスラッチ回路に供給される。第１及び第２のアドレスラッチ回路はいずれもラッチ動作を行っていないので、中間出力Ａｉ及びＢｉとして入力アドレス信号の下位アドレス“ｂ”を出力する。アドレスビット比較回路は、第１及び第２のアドレスラッチ回路の中間出力がともに“ｂ”であるので一致を示す比較結果としてハイレベル“Ｈ”を出力する。
この状態でテスト回路２６からアドレス“ａｂ”に対するテストの結果として不合格を示すローレベル“Ｌ”の合格／不合格信号（１ｓｔ−ＦＡＩＬ）が入力されると、フェイル情報ラッチ回路２７３は、それに応じて第１のラッチ動作信号及び第１のイネーブル信号としてハイレベル“Ｈ”を出力する。その結果、第１のアドレスラッチ回路は、ラッチ動作を行い、アドレス“ａｂ”をラッチする。これにより、第１のＲＯＭに書き込まれるべきアドレスとして、アドレス“ａｂ”が設定される。以後、第１のアドレスラッチ回路からの中間出力は“ｂ”に固定される。
次に、２番目のコマンドＡＣＴに応じて、アドレス“ａ′ｂ”を示すアドレス信号が書き込み制御回路２７に入力されたとする。このアドレスは、先に第１のアドレスラッチ回路にラッチされたアドレスと上位アドレスが異なるが下位アドレスが一致する。つまり、第１及び第２のアドレスラッチ回路出力する中間出力Ａｉ及びＢｉは、ともに“ｂ”である。それゆえ、アドレスビット比較回路は、一致を示す比較結果“Ｈ”を出力する。
この状態でテスト回路２６からアドレス“ａ′ｂ”に対するテストの結果として不合格を示すローレベル“Ｌ”の合格／不合格信号（２ｎｄ−ＦＡＩＬ）が入力されても、フェイル情報ラッチ回路２７３は、それを無視（無効化）する。つまり、フェイル情報ラッチ回路２７３から第２のラッチ動作信号（３）′及び第２のイネーブル信号ＥＮは出力されない。
次に、３番目のコマンドＡＣＴに応じて、アドレス“ａｂ′”を示すアドレス信号が書き込み制御回路２７に入力されたとする。このアドレスは、先に第１のアドレスラッチ回路にラッチされたアドレスと下位アドレスが異なる。具体的には、第１のアドレスラッチ回路が出力する中間出力Ａｉは“ｂ”を示し、第２のアドレスラッチ回路出力する中間出力Ｂｉは“ｂ′”を示す。その結果、アドレスビット比較回路は、不一致を示す比較結果“Ｌ”を出力する。
この状態でテスト回路２６からアドレス“ａｂ′”に対するテストの結果として不合格を示すローレベル“Ｌ”の合格／不合格信号（３ｒｄ−ＦＡＩＬ）が入力されると、フェイル情報ラッチ回路２７３は、第２のラッチ動作信号（３）′及び第２のイネーブル信号“Ｈ”を出力する。その結果、第２のアドレスラッチ回路は、ラッチ動作を行い、アドレス“ａｂ′”をラッチする。これにより、第２のＲＯＭに書き込まれるべきアドレスとして、アドレス“ａｂ′”が設定される。
以上のように、本実施の形態に係る半導体装置２０では、ＲＯＭ群２８に含まれる複数のＲＯＭに書き込まれるべき複数のアドレスとして、下位ビットが互いに異なるアドレスが設定される。
上述した動作を実現するため、アドレスラッチ及び比較回路２７１は、例えば、図７に示すように構成される。また、フェイル情報ラッチ回路２７３は、例えば、図８に示すように構成される。
図７のアドレスラッチ及び比較回路２７１は、第１及び第２のアドレスラッチ回路７１，７２と、それらに接続されたアドレスビット比較回路７３とを有している。なお、図７には、下位アドレスのいずれか１ビットを担当する部分が示されている。下位アドレスの他のビットをそれぞれ担当する部分も図７と同様に構成される。また上位アドレスの各ビットを担当する部分は、図７の構成からアドレスビット比較回路７３を除いた構成となる。
第１及び第２のアドレスラッチ回路７１，７２は、それぞれラッチ部（インバータラッチ部）７５、７６と、その周辺回路を有している。また、アドレスビット比較回路７３は、排他的否定論理和回路（ＥＸＯＲ）を有している。
第１及び第２のアドレスラッチ回路７１，７２に含まれる否定論理積回路７１１，７２１の各々の一方の入力端子には、動作時にハイレベル“Ｈ”が与えられる。また、パスゲート７１２，７２２には、それぞれ第１及び第２のラッチ動作信号（３）、（３）′とその反転信号が与えられる。パスゲート７１２，７２２は、ラッチ動作前は開いており、第１及び第２のラッチ動作信号（３）、（３）′が“Ｈ”になると閉じる。
第１及び第２のアドレスラッチ回路７１，７２には、アドレス信号を２分岐した信号が入力される。第１及び第２のアドレスラッチ回路７１，７２がともにラッチを行っていない状態では、パスゲート７１２，７２２が開いているため、これら分岐されたアドレス信号がアドレスビット比較回路７３に入力される。その結果、アドレスビット比較回路７３の比較結果は一致を表す。これにより、上述したように、第２のアドレスラッチ回路７２は、第１のアドレスラッチ回路７１においてアドレスラッチ動作が行われるまでアドレスラッチ動作を行うことはない。
第１のアドレスラッチ回路７１がラッチ動作を行うと、パスゲート７１２が閉じ、ラッチ部７５にラッチされたアドレスがアドレスビット比較回路７３へ出力される。一方、第２のアドレスラッチ回路７２は、依然として入力アドレスをアドレスビット比較回路７３へ出力する。その結果、アドレスビット比較回路７３の比較結果は、入力アドレス信号に応じて一致又は不一致を表す。その結果、上述したように、第２のアドレスラッチ回路７２は、第１のアドレスラッチ回路７１にラッチされたアドレスの所定の下位ビットと入力アドレスの所定の下位ビットとが不一致のときでなければ、ラッチ動作を行わない。これにより書き込み制御回路２７に設定される第１のアドレスと第２のアドレスは互いに異なる下位ビットを持つ。
次に、図８のフェイル情報ラッチ回路２７３について説明する。
図８のフェイル情報ラッチ回路２７３は、第１のＲＯＭ２８１に対応する第１の処理経路８１と、第２のＲＯＭ２８２に対応する第２の処理経路８２とを有している。また、各処理経路８１，８２はＳＲラッチ回路８１１，８２１をそれぞれ含んでいる。ＳＲは、セットリセットの意味である。
テスト回路２６からの合格／不合格信号は、第１の経路では２段のインバータ回路を介してＳＲラッチ回路８１１の一方の入力（セット側端子）に供給される。したがって、不合格を示す合格／不合格信号“Ｌ”に応じて、ＳＲラッチ回路８１１の出力は“Ｈ”となり、第１のラッチ動作信号（３）及び第１のイネーブル信号がともに“Ｈ”となる。
一方、テスト回路２６からの合格／不合格信号は、二分岐されて第２の処理経路８２にも供給される。第２の処理経路８２に入力された合格／不合格信号はアドレス判定結果との否定論理和が求められ、ＳＲラッチ回路８２１の一方の入力（セット側端子）に供給される。つまり、不合格を示す合格／不合格信号“Ｌ”は、アドレス判定回路２７２からのアドレス判定結果（２）が不一致を示す場合にのみ、ＳＲラッチ回路８２１の一方の入力に供給される。そして、この場合に、第２のラッチ動作信号（３）′及び第２のイネーブル信号がともに“Ｈ”となる。
以上の結果、第１のＲＯＭ２８１に書き込まれるアドレスとして設定される第１のアドレスと、第２のＲＯＭ２８２に書き込まれるアドレスとして設定される第２のアドレスとは、所定のビット数の下位アドレスが互いに異なる。
なお、書き込み制御回路に設定された第１のアドレス及び第２のアドレスは、ＲＯＭ書き込みサイクルでＲＯＭ群２８に送られ、第１のＲＯＭ２８１及び２８２にそれぞれ書き込まれる（ストアされる）。また、ＳＲラッチ回路８１１，８２１のリセットは、第１のＲＯＭ２８１及び２８２にストアされている情報の初期化（クリア化）と連動する。ワンショットパルス信号（ＬｏｗからＨｉｇｈさらにＬｏｗへ遷移する）が、ＳＲラッチ回路８１１，８２１の各リセット側端子に供給される。更に、第１のＲＯＭ２８１及び２８２のリセット（初期化）を独立化すれば、おのずとＳＲラッチ回路８１１，８２１の各リセット側端子に供給される信号も独立化される。
次に、本実施の形態に係る半導体装置２０におけるリフレッシュ方法及びそれを実現するための構成について説明する。
先に説明したように、４つのメモリアレイ３１に合計８１９２本のワード線が存在するものとして、図９に示す４つのアドレス（１）〜（４）を考える。これらのアドレスは、下位１１ビットの下位アドレスＡ＜１０：０＞が全て“Ａ”で互いに同じであり、上位２ビットの上位アドレスＡ＜１２＞，Ａ＜１１＞が互いに異なっている。
通常のリフレッシュは、全ワード線が一つずつ順番に活性化されるので、これら４つのアドレスに対応するワード線の活性化は、図１０の（ａ）に示すように、一定の時間間隔で行われる。
アドレス（１）のワード線が、短いリテンション時間を持つ欠陥セルに接続されているならば、図１０の（ｂ）に示すように、下位アドレスが一致するアドレス（２）、（３）及び（４）のワード線の活性化を契機として、アドレス（１）のワード線の活性化をも行うことにより、アドレス（１）に接続された欠陥セルを救済することができる。なお、図１０では、アドレス（１）のワード線のイレギュラーな活性化を［１］で示した。
アドレス（１）と（２）のワード線が、それぞれ短いリテンション時間を持つ欠陥セルに接続されて場合は、図１０の（ｃ）に示すようにワード線の活性化を行うことで欠陥セルを救済することができる。同様に、アドレス（１）〜（３）のワード線が、それぞれ短いリテンション時間を持つ欠陥セルに接続されて場合は、図１０の（ｄ）に示すように、アドレス（１）〜（４）のワード線が、それぞれ短いリテンション時間を持つ欠陥セルに接続されて場合は、図１０の（ｅ）に示すように、ワード線の活性化を行うことで各ワード線に接続された欠陥セルを救済することができる。
しかしながら、図１０の（ｃ）〜（ｅ）に示すようなリフレッシュ制御は複雑であるため、その制御を行う制御回路の構成も複雑にならざるを得ない。そこで、本実施の形態では、図１０の（ｃ）〜（ｅ）に示すようなリフレッシュ制御を行わなくて済むように、上述したとおり、ＲＯＭ群２８に含まれる複数のＲＯＭに、互いに下位アドレスが異なるアドレスを記憶させるようにしている。下位アドレスが一致するメモリセルがともに欠陥セルとなる確率は非常に低いので、そのような半導体装置を不良品としても歩留まりの低下はほとんどない。一方、制御回路の簡略化により、制御回路の占有面積を縮小でき、半導体装置の小型化を実現できる。
図１０の（ｂ）に示すリフレッシュ方法は、例えば、図１１に示すように行うことができる。即ち、周期的に入力されるリフレッシュコマンドＲＥＦに応じて、ワード線を順番に活性化する。このとき、救済すべきアドレスの下位アドレスと一致する下位アドレスを持つアドレスのワード線が活性化されたならば、次のリフレッシュコマンドＲＥＦに応じて、救済すべきアドレスのワード線を活性化する。
なお、図１１では、表記を簡略化するため、ロウアドレスは４桁の数字で表されている。このアドレスは先に説明した１３ビットのアドレスとは異なる。このアドレスの上位２ビットは２進数で表され、下位２ビットは１６進数で表されている。ここでは、救済すべきアドレスは“１００２”及び“１００３”である。
図１１に示すように、リフレッシュの対象アドレスは“００００”→“０００１”→“０００２”と順番にカウントアップされる。ここで、アドレス“０００２”の下位アドレスは、救済すべきアドレス“１００２”の下位アドレスと一致する。そこで、アドレス“０００２”のワード線を活性化した後、次のリフレッシュコマンドに応じて、救済すべきアドレス“１００２”のワード線を活性化する。このとき、本来の期間Ｔ３でリフレッシュされるはずのアドレス“０００３”のワード線は、待ち制御され、次の期間Ｔ４において活性化される。同様に、アドレス“０００３”のワード線が活性化される期間Ｔ４の後、次のリフレッシュコマンドに応じて、救済すべきアドレス“１００３”に対応するワード線が活性化される。尚、期間Ｔ０〜期間Ｔ５は、すべて同一のサイクル時間である。
以上のようにして、リテンション時間の短いメモリセルが接続されたワード線は、通常のリフレッシュ周期よりも短い周期でリフレッシュが行われ、救済される。
なお、図１１は分散リフレッシュの場合を示しているが、集中リフレッシュの場合にも同様に、欠陥セルのリフレッシュ周期を、正常なメモリセルのリフレッシュ周期よりも短くすることができる。
上記動作を実現するためのリフレッシュ制御回路２９の構成と動作について詳細に説明する。
リフレッシュ制御回路２９は、図１２に示すように、第１及び第２の救済アドレス比較回路１２０１，１２０２と、第１及び第２の救済判定回路１２０３，１２０４と、ヒット信号コレクト回路１２０５と、アドレス割り込みタイミング調整回路１２０６とを有している。
第１の救済アドレス比較回路１２０１は、第１のＲＯＭ２８１が記憶する第１のアドレスとリフレッシュアドレスカウンタ２３内に保持されるカウンタ内アドレスをビット毎に比較する。同様に、第２の救済アドレス比較回路１２０２は、第２のＲＯＭ２８２が記憶する第２のアドレスとリフレッシュアドレスカウンタ２３内に保持されるカウンタ内アドレスとをビット毎に比較する。これら第１及び第２の救済アドレス比較回路１２０１，１２０２は、公知の排他的論理和（ＥＯＲ）回路を用いて構成することができる。ＥＯＲ回路の真理値は図５に示すとおりである。
第１の救済判定回路１２０３は、第１の救済アドレス比較回路１２０１からの第１のアドレス比較信号が示す第１の比較結果に基づいて、第１の下位アドレス比較結果信号ＥＡＦＨＩＴ１と、上位アドレス（Ｘ１１，Ｘ１２)をそれぞれ反転した第１の反転パリティ信号ＥＡＦＭＩＳＳ１＜１１，１２＞とを生成する。同様に、第２の救済判定回路１２０４は、第２の救済アドレス比較回路１２０２からの第２のアドレス比較信号が示す第２の比較結果に基づいて、第２の下位アドレス比較結果信号ＥＡＦＨＩＴ２と、上位アドレス（Ｘ１１，Ｘ１２)をそれぞれ反転した第２の反転パリティ信号ＥＡＦＭＩＳＳ２＜１１，１２＞とを生成する。
第１及び第２の救済判定回路１２０３，１２０４の各々は、例えば、図１３に示すように構成される。この構成により、比較信号＿Ｘ０〜Ｘ１０が全て一致を示しているとき（“Ｈ”のとき）、下位アドレス比較結果信号ＥＡＦＨＩＴ（１又は２）は“Ｈ”となる。また、イネーブル信号（１又は２）が“Ｈ”かつ下位アドレス比較結果信号ＥＡＦＨＩＴ（１又は２）が“Ｈ”のとき、上位アドレス（Ｘ１１，Ｘ１２)をそれぞれ反転した反転パリティ信号ＥＡＦＭＩＳＳ（１又は２）＜１１＞と、ＥＡＦＭＩＳＳ（１又は２）＜１２＞が出力される。図１２では、両者を合わせて、ＥＡＦＭＩＳＳ（１又は２）＜１１、１２＞と表記している。他の信号も同様に表記される。
なお、イネーブル信号は、第１又は第２のＲＯＭに救済すべきアドレスが書き込まれていない状態で、下位アドレスビットが全て“０”のアドレスに対する救済を阻止する。
ヒット信号コレクト回路１２０５は、第１及び第２の救済判定回路１２０３，１２０４からの第１及び第２の下位アドレス比較結果信号ＥＡＦＨＩＴ１，ＥＡＦＨＩＴ２に基づき、統合下位アドレス比較結果信号ＥＡＦＨＩＴを出力する。また、第１及び第２の下位アドレス比較結果信号ＥＡＦＨＩＴ１，ＥＡＦＨＩＴ２に加え、第１及び第２の反転パリティ信号ＥＡＦＭＩＳＳ１＜１１、１２＞，ＥＡＦＭＩＳＳ２＜１１、１２＞とに基づいて、統合パリティ信号ＥＡＦＭＩＳＳ＜１１，１２＞を出力する。
ヒット信号コレクト回路１２０５は、例えば図１４に示すように構成される。ヒット信号コレクト回路１２０５は、第１及び第２の下位アドレス比較結果信号ＥＡＦＨＩＴ１，ＥＡＦＨＩＴ２の論理和（ＯＲ）を求め、統合下位アドレス比較結果信号ＥＡＦＨＩＴとして出力する。第１及び第２の下位アドレス比較結果信号ＥＡＦＨＩＴ１，ＥＡＦＨＩＴ２のいずれか一方が“Ｈ”のとき、統合下位アドレス比較結果信号ＥＡＦＨＩＴは“Ｈ”になる。なお、本実施の形態では、第１及び第２の下位アドレス比較結果信号ＥＡＦＨＩＴ１，ＥＡＦＨＩＴ２が同時に“Ｈ”になることはない。
また、ヒット信号コレクト回路１２０５は、第１の下位アドレス比較結果信号ＥＡＦＨＩＴ１と第１の反転パリティ信号ＥＡＦＭＩＳＳ１＜１１、１２＞との論理積（ＡＮＤ）と、第２の下位アドレス比較結果信号ＥＡＦＨＩＴ２と第２の反転パリティ信号ＥＡＦＭＩＳＳ２＜１１、１２＞との論理積（ＡＮＤ）とを求め、これらの論理和を求める。求めた論理積は、統合反転パリティ信号ＥＡＦＭＩＳＳ＜１１＞，ＥＡＦＭＩＳＳ＜１２＞としてアドレス割り込みタイミング調整回路１２０６へ出力される。
アドレス割り込みタイミング調整回路１２０６は、ヒット信号コレクト回路１２０５からの統合下位アドレス比較結果信号ＥＡＦＨＩＴと統合反転パリティ信号ＥＡＦＭＩＳＳ＜１１，１２＞とに基づいて、割り込み動作信号ＥＡＦＨＩＴＰ及び最終パリティ信号ＥＡＦＭＩＳＳＴ＜１１，１２＞を生成し、リフレッシュアドレスカウンタ２３へ出力する。
アドレス割り込みタイミング調整回路１２０６は、例えば、図１５に示すように構成される。統合反転パリティ信号ＥＡＦＭＩＳＳ＜１１＞，ＥＡＦＭＩＳＳ＜１２＞のいずれか一方が“Ｈ”、かつ統合下位アドレス比較結果信号ＥＡＦＨＩＴが“Ｈ”のとき、割り込み動作信号ＥＡＦＨＩＴＰが“Ｈ”となる。また、統合反転パリティ信号ＥＡＦＭＩＳＳ＜１１＞，ＥＡＦＭＩＳＳ＜１２＞が、カウンタ遷移用信号ＲＡＣＢＲＢの立ち上がりに応じて、最終パリティ信号ＥＡＦＭＩＳＳＴ＜１１＞，ＥＡＦＭＩＳＳＴ＜１２＞としてそれぞれ出力される。
リフレッシュアドレスカウンタ２３は、通常は、カウンタ遷移用信号ＲＡＣＢＲＢに応じてカウントアップ動作を行う。また、リフレッシュアドレスカウンタ２３は、アドレス割り込みタイミング調整回路１２０６からの割り込み動作信号ＥＡＦＨＩＴＰ及び統合反転パリティ信号ＥＡＦＭＩＳＳ＜１１，１２＞に従って、カウントアップ動作を停止し、救済対象アドレスを発生させる。
リフレッシュアドレスカウンタ２３は、例えば、図１６に示すように構成される。割り込み動作信号ＥＡＦＨＩＴＰが“Ｌ”のとき、リフレッシュアドレスカウンタ２３は、カウンタ遷移用信号ＲＡＣＢＲＢに応じてカウントアップ動作を行い、ロウアドレスＲＸＴ＜１２：０＞を発生させる。割り込み動作信号ＥＡＦＨＩＴＰが“Ｈ”のとき、カウンタ遷移用信号ＲＡＣＢＲＢは無効化され、リフレッシュアドレスカウンタ２３は、カウントアップ動作を停止する。ロウアドレスＲＸＴ＜１１＞，ＲＸＴ＜１２＞は、最終パリティ信号ＥＡＦＭＩＳＳＴ＜１１＞，ＥＡＦＭＩＳＳＴ＜１２＞が“Ｈ”のとき、それぞれ論理反転される。リフレッシュアドレスカウンタ２３からのロウアドレスＲＸＴ＜１２：０＞は、カウンタ内アドレスとして一旦内部に保持され、アドレスリリース用信号ＲＲＦＡＤＳＴＢの立ち下がりに応じてアドレスセレクタ２４へ出力される。尚、図１６は、本願に関連する部分のみを模式的に示した回路図であり、アドレスリリース用信号ＲＲＦＡＤＳＴＢが供給されるリフレッシュアドレスカウンタ２３の出力部は、当業者に容易に理解できることから省略している。アドレスリリース用信号ＲＲＦＡＤＳＴＢ、及び後述する図１７で示されるカウンタ遷移用信号ＲＡＣＢＲＢは、コントローラ２１で生成される。
次に、リフレッシュ制御回路２９とリフレッシュアドレスカウンタ２３の動作について説明する。リフレッシュ制御回路２９とリフレッシュアドレスカウンタ２３とは、例えば、図１７の右側のタイムチャートに示すように動作する。比較のため、図１７の左側には、救済動作を行わない半導体装置のタイムチャートを示す。
図１８は、図１７の右側のタイムチャートを拡大した図である。以下、図１８を参照して、動作順序（図１８の括弧付番号）にしたがって、リフレッシュ制御回路２９とリフレッシュアドレスカウンタ２３の動作について説明する。
通常、リフレッシュアドレスカウンタ２３は、カウンタ遷移用信号ＲＡＣＢＲＢの立ち上がりに応じてカウントアップ動作を行い、アドレスリリース用信号ＲＲＦＡＤＳＴＡＢの立ち下がりに応じてカウント値（設定アドレス）のリリースを行う。
（１）：リフレッシュアドレスカウンタ２３がカウントアップを行い、アドレスｘが設定されたとする。このアドレスｘは、第１のＲＯＭ２８１又は第２のＲＯＭ２８２に記録された救済対象アドレスと、上位アドレス＜Ｘ１２：Ｘ１１＞が一致せず、下位アドレス＜Ｘ１０：Ｘ０＞が一致するものとする。このとき、ヒット信号コレクト回路１２０５からの統合下位アドレス比較結果信号ＥＡＦＨＩＴは“Ｈ”になる。その結果、アドレス割り込みタイミング調整回路１２０６からの割り込み動作信号ＥＡＦＨＩＴＰもまた“Ｈ”になる。
（２）：割り込み動作信号ＥＡＦＨＩＴＰが“Ｈ”になると、リフレッシュアドレスカウンタ２３はカウントアップ動作を停止する。ただし、カウンタ遷移用信号ＲＡＣＢＲＢはトグルしている。
（３）：カウンタ遷移用信号ＲＡＣＢＲＢは、アドレス割り込みタイミング調整回路にも供給されている。アドレス割り込みタイミング調整回路１２０６は、次のカウンタ遷移用信号ＲＡＣＢＲＢの立ち上がりで、ＥＡＦＭＩＳＳＴ＜１１，１２＞を“Ｈ”にする。これは、ＥＡＦＭＩＳＳＴ＜１１＞又はＥＡＦＭＩＳＳＴ＜１２＞のいずれか一方又は両方を“Ｈ”にすることを意味する。
（４）：ＥＡＦＭＩＳＳＴ＜１１，１２＞が“Ｈ”になると、リフレッシュアドレスカウンタ２３は、それに応じて、ロウアドレスＲＸＴ＜１１＞及びＲＸＴ＜１２＞のいずれか一方又は両方を論理反転させる。即ち、ＥＡＦＭＩＳＳＴ＜１１＞が“Ｈ”ならば、ロウアドレスＲＸＴ＜１１＞を反転させ、ＥＡＦＭＩＳＳＴ＜１２＞が“Ｈ”ならば、ロウアドレスＲＸＴ＜１２＞を反転させる。こうして、リフレッシュアドレスカウンタ２３には、カウンタ内アドレスとして救済アドレス＜Ｘ１２：Ｘ０＞が設定される。
（５）：リフレッシュアドレスカウンタ２３にカウンタ内アドレスとして救済アドレス＜Ｘ１２：Ｘ０＞が設定されたことで、ヒット信号コレクト回路１２０５からの統合パリティ信号ＥＡＦＭＩＳＳ＜１１，１２＞は“Ｌ”となる。
（６）：統合パリティ信号ＥＡＦＭＩＳＳ＜１１，１２＞が“Ｌ”になったことで、割り込み動作信号ＥＡＦＨＩＴＰもまた“Ｌ”になる。
（７）：次の内部アドレスリリース用信号でリフレッシュアドレスカウンタ２３内に設定された救済アドレスがリリースされる。即ち、リフレッシュアドレスカウンタ２３のカウント値を示す信号がロウアドレス信号ＲＸＴとしてアドレスセレクタ２４へ出力される。
（８）：次のカウンタ遷移用信号ＲＡＣＢＲＢの立ち上がりに応じて、アドレス割り込みタイミング調整回路１２０６は、最終パリティ信号ＥＡＦＭＩＳＳＴ＜１１，１２＞を“Ｌ”にする。
（９）：また、リフレッシュアドレスカウンタ２３は、割り込み動作信号ＥＡＦＨＩＴＰが“Ｌ”なので、同カウント遷移用信号ＲＡＣＢＲＢの立ち上がりに応じて、カウントアップを行い、正規の次アドレスｘ＋１が設定される。
（１０）：最終パリティ信号ＥＡＦＭＩＳＳＴ＜１１，１２＞が“Ｌ”なので、上位アドレスＸ１２，Ｘ１１についても正規の次アドレスｘ＋１の上位アドレスが設定される。
（１１）：次のアドレスリリース用信号の立ち下がりに応じて、リフレッシュアドレスカウンタ２３に設定されたアドレスｘ＋１がリリースされる。
以上のようにして、本実施の形態に係る半導体装置では、欠陥セルに対するリフレッシュ周期を、通常のリフレッシュ周期よりも短くすることができる。上記実施の形態では、上位アドレスを２ビットとしたので、救済対象アドレスのリフレッシュ周期を通常のリフレッシュ周期の１／４にすることができる。こうして、欠陥セルの救済が行われる。尚、それぞれコントローラ２１で生成されるカウンタ遷移用信号ＲＡＣＢＲＢ及びアドレスリリース用信号ＲＲＦＡＤＳＴＢは、所定周期（Ｔ１，Ｔ２，Ｔ３，Ｔ４）に同期しているから、コントローラ２１が発行するリフレッシュ実行信号に同期していることが容易に理解できる。リフレッシュ実行信号は、コマンド入力端子４１から入力されるコマンドＣＯＭによって生成されるか、セルフリフレッシュタイマー２２によって生成される。図１７において、信号ＲＳＲＳＤの実線は、コマンドＣＯＭによって生成されるリフレッシュ期間を示し、信号ＲＳＲＳＤの破線は、セルフリフレッシュタイマー２２によって生成されるリフレッシュ期間を示す。信号ＲＣＢＲＣＹＣは、コントローラ２１が発行し、所定周期（Ｔ１，Ｔ２，Ｔ３，Ｔ４）毎に一回出力されるリフレッシュ実行信号である。信号ＲＣＢＲＣＹＣのパルス幅は、任意の時間である。
以上本発明についていくつかの実施の形態に即して説明したが、本願発明は上記実施の形態に限定されず、種々の変形、変更が可能である。また、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、開示した回路形式限られない。
例えば、本願の技術思想は、様々な機能に使用される複数のＲＯＭへの情報の設定に適用できる。物理的救済に利用されるＲＯＭへの救済アドレスの書き込みに用いることもできる。
また、本発明の半導体装置およびその制御方法の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、各回路に用いられるトランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴが使用できる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１１ 第１のＲＯＭ
１２ 第２のＲＯＭ
１３ 書き込み制御回路
１４ 入出力部
１４１ 第１のアドレスラッチ回路
１４２ 第２のアドレスラッチ回路
１４３ 比較回路
１５ 動作制御部
１５１ 第１の設定信号ラッチ回路
１５２ 第２の設定信号ラッチ回路
１５３ 無効化回路
２０ 半導体装置
２１ コントローラ
２２ セルフリフレッシュタイマー
２３ リフレッシュアドレスカウンタ
２４ アドレスセレクタ
２５ アドレスバッファ
２６ テスト回路
２７ 書き込み制御回路
２８ ＲＯＭ群
２９ リフレッシュ制御回路
３０ ロウデコーダ
３１ メモリアレイ
３２ ＳＡ
３３ Ｙ−ＳＷ
３４ カラムデコーダ
３５ Ｉ／Ｏ
４１ コマンド入力端子
４２ アドレス入力端子
４３ ＤＱピン
４５ ＲＯＭ
４６ 物理救済用比較回路
２７１ アドレスラッチ及び比較回路
２７２ アドレス判定回路
２７３ フェイル情報ラッチ回路
２７５ 排他的否定論理和回路群
２７６ 論理積回路
２８１ 第１のＲＯＭ
２８２ 第２のＲＯＭ
７１ 第１のアドレスラッチ回路
７２ 第２のアドレスラッチ回路
７３ アドレスビット比較回路
７５，７６ ラッチ部
７１１，７２１ 否定論理積回路
７１２，７２２ パスゲート
８１ 第１の処理経路
８２ 第２の処理経路
８１１，８２１ ＳＲラッチ回路
１２０１ 第１の救済アドレス比較回路
１２０２ 第２の救済アドレス比較回路
１２０３ 第１の救済判定回路
１２０４ 第２の救済判定回路
１２０５ ヒット信号コレクト回路
１２０６ アドレス割り込みタイミング調整回路

Claims (17)

  1. 第１及び第２のＲＯＭと、
    設定信号に基づいて、入力ノードに時系列に複数回供給される複数の入力アドレスから、前記第１及び第２のＲＯＭにそれぞれ記録すべき第１及び第２のアドレスを設定する制御回路と、を備え、
    前記制御回路は、
    前記設定信号に基づいて前記入力アドレスを前記第１のアドレスとして設定し、
    前記第１のアドレス信号が設定された後には、前記設定信号に基づき、且つ、前記設定された第１のアドレスと前記入力アドレスとが予め定めた一部のビットに関して互いに異なる場合に、その時の前記入力アドレスを前記第２のアドレスとして設定する、
    ことを特徴とする半導体装置。
  2. 前記制御回路は、更に、
    前記設定された第１のアドレスと前記入力アドレスとを、前記予め定めた一部のビットに関して比較する比較回路を含み、
    前記比較回路の比較結果が不一致を示すとき、前記設定信号に応じて、その時の前記入力アドレスを前記第２のアドレスとして設定する、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記制御回路は、更に、前記入力ノードからそれぞれ第１及び第２のパスゲートを介して接続する第１及び第２のアドレスラッチ回路を含み、
    前記第１のアドレスラッチ回路は、前記第１のパスゲートを介して入力した一方の前記入力アドレスの情報を第１のアドレス信号としてラッチし、前記第１のパスゲートを電気的に非導通とすることにより前記第１のアドレスを設定し、
    前記第２のアドレスラッチ回路は、前記第２のパスゲートを介して入力した他方の前記入力アドレスの情報を第２のアドレス信号としてラッチし、前記第２のパスゲートを電気的に非導通とすることにより前記第２のアドレスを設定する、
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記制御回路は、更に、
    前記設定信号が供給される入力ノードに接続し、前記設定信号をラッチし第１の動作信号を生成する第１の設定信号ラッチ部と、
    前記設定信号が供給される入力ノードに接続し、前記比較回路の比較結果が不一致を示すとき、前記設定信号をラッチし第２の動作信号を生成する第２の設定信号ラッチ部と、を含む、ことを特徴とする請求項３に記載の半導体装置。
  5. 前記制御回路は、更に、前記比較回路の比較結果が一致を示すとき、前記第２の設定信号ラッチ部に対して前記設定信号の論理を無効にする設定信号無効化回路を含む、ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のアドレスラッチ回路は前記第１の動作信号に応じて、前記第２のアドレスラッチ回路は前記第２の動作信号に応じて、それぞれラッチ動作を行う、ことを特徴とする請求項４に記載の半導体装置。
  7. 前記第１のパスゲートは前記第１の動作信号に応じて、前記第２のパスゲートは前記第２の動作信号に応じて、それぞれ制御を行う、ことを特徴とする請求項４に記載の半導体装置。
  8. 前記第１及び第２の設定信号ラッチ部のそれぞれは、前記設定された前記第１及び第２のアドレスの初期化に対応してリセットするリセット端子を有する、ことを特徴とする請求項４に記載の半導体装置。
  9. 前記比較回路の第１と第２の入力端子は、それぞれ対応する前記第１のパスゲートと前記第１のアドレスラッチ回路が接続される第１のノードと、前記第２のパスゲートと前記第２のアドレスラッチ回路が接続される第２のノードと、に接続する、ことを特徴とする請求項３に記載の半導体装置。
  10. 前記制御回路は、前記ラッチされた第１のアドレス信号及び前記ラッチされた第２のアドレス信号を、前記第１のＲＯＭ及び前記第２のＲＯＭにそれぞれ記録する、ことを特徴とする請求項３に記載の半導体装置。
  11. 前記制御回路は、前記第１の動作信号及び前記第２の動作信号によって、前記ラッチされた第１のアドレス信号及び前記ラッチされた第２のアドレス信号を、前記第１のＲＯＭ及び前記第２のＲＯＭにそれぞれ記録する、ことを特徴とする請求項１０に記載の半導体装置。
  12. 更に、前記複数の入力アドレスにそれぞれ対応する複数のワード線に接続する複数のメモリセルを含むメモリアレイと、
    前記複数の入力アドレスを生成するアドレスカウンタと、
    前記第１及び第２のＲＯＭに記憶された前記第１及び第２のアドレス、並びに前記アドレスカウンタが出力する前記入力アドレスが供給され、前記第１及び第２のアドレス並びに前記入力アドレスを比較し、前記比較の結果によって前記アドレスカウンタが出力する前記入力アドレスの値を変更する第２の制御回路と、を備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 更に、互いに排他的にアクセス制御される第１及び第２の前記メモリアレイの間に配置されるセンスアンプ列と、を備え、
    前記予め定めた一部のビットが、一つの前記メモリアレイ内における前記複数のワード線をそれぞれ定義する下位アドレスに相当する部分である、ことを特徴とする請求項１２に記載の半導体装置。
  14. 更に、前記複数のメモリセルを時系列にそれぞれリフレッシュするリフレッシュ実行信号を複数回生成するコントローラ、を備え、
    前記アドレスカウンタは、前記第２の制御回路からの制御によって、時系列な２回の前記リフレッシュ実行信号にそれぞれ対応して、第１の前記入力アドレス及び前記第１の入力アドレスのうち前記複数のメモリアレイを選択する上位ビットを反転させた第２の前記入力アドレスを時系列に出力する、ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第２の制御回路は、更に、前記比較の結果によって前記アドレスカウンタのカウンティングを一時抑制するアドレス割り込みタイミング調整回路を含む、ことを特徴とする請求項１４に記載の半導体装置。
  16. 前記アドレス割り込みタイミング調整回路は、前記時系列な２回のリフレッシュ実行信号の後の３回目のリフレッシュ実行信号に対応して、前記アドレスカウンタのカウンティングの一時抑制を解除し、
    前記アドレスカウンタは、前記３回目のリフレッシュ実行信号に対応して、前記第１の入力アドレスからカウンティングされた第３の前記入力アドレスを、前記第２の入力アドレスに代えて時系列に出力する、ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記第１の及び第２のＲＯＭが、アンチヒューズを備えることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
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