JP2015046206A - 半導体装置とその制御方法 - Google Patents

Abstract

【課題】効率的に不良メモリセルを救済することに寄与すること。【解決手段】半導体装置は、不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力するアドレスシリアル変換回路と、アドレスシリアル変換信号が供給され、供給されたアドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントし、ハイレベル回数が所定の判定閾値を超えるか否かを、ビット判定結果信号として出力するビット判定回路と、ビット判定結果信号に基づいて、切断するプログラム素子を選択する選択制御回路と、を備える。【選択図】図１

Description

本発明は、半導体装置とその制御方法に関し、特に、不良メモリセルを救済する冗長回路を含む半導体装置とその制御方法に関する。

近年、半導体装置においては、メモリセルや周辺回路の微細化により、記憶容量が年々増大している。しかし、記憶容量が増大するに伴い、欠陥のあるメモリセルが含まれるおそれも増大する。そこで、正規メモリセルと、正規メモリで不良が検出された場合に使用する冗長メモリセルと、を備えることで、不良が検出された正規メモリセル（以下、不良メモリセルと呼ぶ）を救済する技術が提案されている（特許文献１乃至４）。具体的には、特許文献１乃至４に開示された技術では、不良メモリセルを、冗長メモリセルに置き換えることで、不良メモリセルを救済する。

特開２０１１−２３３６３１号公報 特開２００６−１４７０３０号公報 特開２００６−１７９１１４号公報 特開２００３−２８８７９５号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。未満の分析は、本発明者らによってなされたものである。

不良メモリセルを救済する方法の一つとして、不良メモリセルを冗長メモリセルに置換するアドレスの変更処理が採用される場合がある（例えば、特許文献１）。そこで、不良メモリセルのアドレス（以下、不良アドレスと呼ぶ）を記憶しておく必要がある。そのために、所定の電圧を印加することによりプログラム可能な素子（以下、プログラム素子と呼ぶ）に不良アドレスを記憶させ、不良メモリセルを救済する場合がある。プログラム素子としては、メタルヒューズ素子、ポリシリヒューズ素子及びアンチヒューズ素子等が使用される。なお、メタルヒューズ素子、ポリシリヒューズ素子等は、導通状態から非導通状態に変化することで、データが書き込まれる素子である。また、アンチヒューズ素子は、絶縁膜を備えており、絶縁膜への高電圧の印加による絶縁破壊により、非導通状態から導通状態に変化することで、データが書き込まれる素子である。

ここで、プログラム素子にデータを書き込むためには、所定の電圧があることが必要である。しかし、プログラム素子は、データを書き込むこと（書き込み処理）が成功する毎にショートする。そのため、プログラム素子の両極の電位差が狭まり、書き込み処理を行うことが困難になる問題がある。従って、切断するプログラム素子数が増加するほど、不良メモリセルを救済する際の効率が低下する。

本発明の第１の視点によれば、不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力するアドレスシリアル変換回路と、前記アドレスシリアル変換信号が供給され、供給された前記アドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントし、前記ハイレベル回数が所定の判定閾値を超えるか否かを、ビット判定結果信号として出力するビット判定回路と、前記ビット判定結果信号に基づいて、切断するプログラム素子を選択する選択制御回路と、を備える半導体装置が提供される。

本発明の第２の視点によれば、不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力するシリアル変換工程と、前記アドレスシリアル変換信号が供給され、供給された前記アドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントし、前記ハイレベル回数が所定の判定閾値を超えるか否かを、ビット判定結果信号として出力するビット判定工程と、前記ビット判定結果信号に基づいて、切断するプログラム素子を選択する選択制御工程と、を備える半導体装置の制御方法が提供される。

本発明の一実施形態における概要を示すブロック図である。 第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。 ＡＦ用制御回路９０の構成の一例を示すブロック図である。 アドレスシリアル変換回路９０１の構成の一例を示す回路図である。 ビット判定回路９０２の構成の一例を示す回路図である。 アドレスシリアル変換回路９０１と、ビット判定回路９０２の入出力信号のタイミング図である。 救済対象の不良アドレスと、ビット判定結果信号との対応関係を示す図である。 第２の実施形態に係る半導体装置１の全体構成の一例を示すブロック図である。 第３の実施形態に係るビット判定回路９０２の構成の一例を示す回路図である。 救済対象の不良アドレスと、ビット判定結果信号との対応関係を示す図である。 アンチヒューズ素子の優先順位を示す図である。 不良アドレス信号の救済を実施した場合の一例を示す図である。 ヒューズセットの優先順位を示す図である。 不良アドレスと、ビット判定結果と、ヒューズセットの極性の優先順位とを対応付けた図である。 第５の実施形態に係るＡＦ用制御回路９０の構成の一例を示すブロック図である。 選択制御回路９０３の構成の一例を示す回路図である。 冗長回路にＴＲＵＥ側極性、及びＮＯＴ側極性のアンチヒューズ素子を含む回路の一例を示す回路図である。 不良アドレスと、ビット判定結果と、極性選択と、アンチヒューズ素子切断総数とを対応付けた図である。 第６の実施形態に係るアドレスシリアル変換回路９０１の構成の一例を示す回路図である。 第６の実施形態に係るビット判定回路９０２の構成の一例を示す回路図である。 第６の実施形態に係る選択制御回路９０３の構成の一例を示す回路図である。 切断分割回数と、最大切断総数と、の対応関係を示す図である。 不良アドレス信号と、アンチヒューズ素子極性選択と、アンチヒューズ素子切断総数とを対応付けた図である。 救済対象の不良アドレスが、“＃１Ｆ３４”の場合のタイミング図である。 ３ビット発信されるまで、クロック入力される回路の一例を示す。 ヒューズセットの構成の一例を示す回路図である。

はじめに、本発明の一実施形態たる図１を用いて、本発明の概要を説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

上述の通り、効率的に不良メモリセルを救済することに寄与する半導体装置とその制御方法が望まれる。

そこで、一例として、図１に示す半導体装置１０００を提供する。半導体装置１０００は、アドレスシリアル変換回路１００１と、ビット判定回路１００２と、選択制御回路１００３と、を含んで構成される。

アドレスシリアル変換回路１００１は、不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力する。ここで、アドレスシリアル変換信号とは、アドレス信号を１ビット毎に、クロック信号として変換された信号を意味する。

ビット判定回路１００２は、アドレスシリアル変換信号が供給される。そして、ビット判定回路１００２は、供給されたアドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントする。そして、ビット判定回路１００２は、カウントしたハイレベル回数が、所定の判定閾値を超えるか否かを、ビット判定結果信号として出力する。

選択制御回路１００３は、ビット判定結果信号に基づいて、切断するプログラム素子を選択する。なお、プログラム素子の切断とは、プログラム素子を非導通（又は導通）状態から、導通（又は非導通）状態に遷移させることを意味する。

つまり、半導体装置１０００においては、不良アドレス信号のうち、ハイレベルのビット（論理レベル＝１のビット）の数に基づいて、切断するプログラム素子を選択する。その結果、半導体装置１０００においては、プログラム素子を無駄に切断することを防止できる。従って、半導体装置１０００は、効率的に不良メモリセルを救済することに寄与する。

なお、以下の説明では、不良アドレス信号のビットがローレベルのときに切断されるアンチヒューズ素子を、「ＮＯＴ側極性のアンチヒューズ素子（又は、Ｎ側極性のアンチヒューズ素子）」と呼ぶ。さらに、以下の説明では、不良アドレス信号のビットがハイレベルのときに切断されるアンチヒューズ素子を、「ＴＲＵＥ側極性のアンチヒューズ素子（又は、Ｔ側極性のアンチヒューズ素子）」と呼ぶ。

本発明において下記の形態が可能である。

［形態１］上記第１の視点にかかる半導体装置の通りである。

［形態２］前記半導体装置において、前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断する。

［形態３］前記半導体装置において、前記プログラム素子を切断するための電圧を出力する内部電源と、前記内部電源を制御する電源制御回路と、を備え、前記電源制御回路は、前記ビット判定結果信号に応じて、前記内部電源の電圧を制御する。

［形態４］前記半導体装置において、前記ビット判定回路は、２以上の前記各判定閾値に対応する、２以上の前記ビット判定結果信号を出力し、前記電源制御回路は、２以上の前記ビット判定結果信号のうち、ハイレベルである前記ビット判定結果信号に応じて、前記内部電源の電圧を制御する。

［形態５］前記半導体装置において、前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上であるか否かに基づいて、切断する前記プログラム素子の優先順位を決定する。

［形態６］前記半導体装置において、前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を優先し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を優先する。

［形態７］前記選択制御回路は、前記不良アドレス信号が供給されるとともに、前記ハイレベル回数が、前記判定閾値以上であるか否かに応じて、切断する前記プログラム素子、及び当該プログラム素子に格納する不良アドレスのデータを変更する。

［形態８］前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断するとともに、不良アドレス信号を反転して、当該切断する前記プログラム素子に供給する。

［形態９］前記選択制御回路は、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断するとともに、不良アドレス信号の値を当該切断するプログラム素子に供給する。

［形態１０］前記半導体装置において、前記選択制御回路は、時分割して、前記プログラム素子を切断するとともに、切断する前記プログラム素子の総数に応じて、前記プログラム素子を切断する各タイミングでの、切断する前記プログラム素子数を変更する。

［形態１１］電圧が印加されることによって前記不良アドレスのデータを格納する、１又は２以上の前記プログラム素子を含む冗長回路を備える。

［形態１２］上記第２の視点に係る半導体装置の制御方法の通りである。

［形態１３］前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断する。

［形態１４］前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上であるか否かに基づいて、切断する前記プログラム素子の優先順位を決定する。

［形態１５］前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を優先し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を優先する。

［形態１６］前記選択制御工程において、時分割して、前記プログラム素子を切断するとともに、切断する前記プログラム素子の総数に応じて、前記プログラム素子を切断する各タイミングでの、切断する前記プログラム素子数を変更する。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。なお、以下の説明では、プログラム素子として、アンチヒューズ素子を用いる場合について、説明する。ただし、これは、本発明の対象をアンチヒューズ素子に限定する趣旨ではない。

図２は、本実施形態に係る半導体装置１の全体構成を示すブロック図である。なお、半導体装置１として、ＤＲＡＭ（Dynamic Random Access Memory）を例示するが、これは、本発明をＤＲＡＭに限定する趣旨ではない。

半導体装置１は、クロックパッド１１ａ、１１ｂと、クロックイネーブルパッド１１ｃと、コマンドパッド１２ａ〜１２ｅと、アドレスパッド１３＿０〜１３＿ｎと、クロック発生回路２１と、コマンドデコーダ３１と、制御ロジック３２と、Ｘ系制御回路４１と、Ｙ系制御回路５１と、モードレジスタ６１と、メモリセルアレイ７０と、Ｘデコーダ７１と、Ｙデコーダ７２と、データアンプ７３と、ラッチ回路７４と、データ入出力部７５と、タイミング制御部８０と、ＡＦ用制御回路９０と、電源制御回路１００と、ＳＴＯＲＥ回路群２１０と、ＬＯＡＤ回路群３１０と、バンクアドレスレジスタ４０１と、Ｘアドレスレジスタ４０２と、Ｙアドレスレジスタ４０３と、テスト回路５００と、ＡＦ用データレジスタ６００と、スイッチＳＷ１と、を含んで構成される。

クロックパッド１１ａ、１１ｂは、夫々、外部クロック信号ＣＫ、／ＣＫが供給されるパッドである。また、クロックイネーブルパッド１１ｃは、クロックイネーブル信号ＣＫＥが供給されるパッドである。各パッドに供給された外部クロック信号ＣＫ、／ＣＫ、及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１、及びタイミング制御部８０に供給される。なお、信号の先頭名に、「／」が付されている信号は、対応する信号の反転信号、又はローアクティブな信号を意味する。例えば、外部クロック信号ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路２１は、外部クロック信号ＣＫ、／ＣＫ、及びクロックイネーブル信号ＣＫＥに基づき内部クロック信号ＴＭＯＤＥ１＿ＣＬＫを生成する。そして、クロック発生回路２１は、生成した内部クロック信号ＴＭＯＤＥ１＿ＣＬＫを、コマンドデコーダ３１、制御ロジック３２、Ｙデコーダ７２、ラッチ回路７４、及びＡＦ用制御回路９０に供給する。

コマンドパッド１２ａ〜１２ｃは、夫々、Ｘアドレスストローブ信号／ＲＡＳ、Ｙアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴに供給されるパッドである。これらのコマンド信号は、コマンドデコーダ３１に供給される。

アドレスパッド１３＿０〜１３＿ｎは、アドレス信号ＡＤＤが供給されるパッドである。そして、供給されたアドレス信号ＡＤＤは、アドレス入力回路（図示せず）を介して、コマンドデコーダ３１、Ｘ系制御回路４１、Ｙ系制御回路５１、及びモードレジスタ６１に供給される。

コマンドデコーダ３１は、クロック発生回路２１から供給された内部クロックＴＭＯＤＥ１＿ＣＬＫに同期して、コマンド信号、及びアドレス信号の一部の保持、デコード、カウント等を行い、各種内部コマンドＩＣＭＤを生成する。そして、コマンドデコーダ３１は、生成した内部コマンドＩＣＭＤを制御ロジック３２に供給する。

また、コマンドデコーダ３１は、信号ＴＭＯＤＥ１をデータ入出力部７５、ＡＦ用制御回路９０、及びスイッチＳＷ１に供給し、信号ＲＥＳＥＴＢをＡＦ用制御回路９０に供給する。

制御ロジック３２は、クロック発生回路２１から供給された内部クロックＴＭＯＤＥ１＿ＣＬＫに同期して、コマンドデコーダ３１から供給された内部コマンドＩＣＭＤと、モードレジスタ６１の出力とに応じて、各部の動作を制御する。

Ｘ系制御回路４１は、アドレスパッド１３＿０〜１３＿ｎから供給されたＸアドレスを、Ｘデコーダ７１、テスト回路５００に供給する。

Ｙ系制御回路５１は、アドレスパッド１３＿０〜１３＿ｎから供給されたＹアドレスを、Ｙデコーダ７２、テスト回路５００に供給する。

モードレジスタ６１は、半導体装置１の動作モードを格納する。

メモリセルアレイ７０においては、複数のワード線ＷＬと、複数のビット線ＢＬとがこうしており、この交点にメモリセルＭＣが配置されている。ビット線ＢＬは、対応するセンスアンプＳＡに接続される。

Ｘデコーダ７１は、メモリセルアレイ７０に含まれる、複数のワード線ＷＬのいずれかを選択する。

Ｙデコーダ７２は、複数のセンスアンプＳＡのいずれかを選択する。Ｙデコーダ７２により選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介して、データアンプ７３に接続される。

データアンプ７３は、リード動作時においては、センスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅する。そして、データアンプ７３は、リードライトバスＲＷＢＳ１を介して、増幅したリードデータＲＤを、ラッチ回路７４に供給する。一方、データアンプ７３は、ライト動作時においては、ラッチ回路７４から供給されるライトデータＷＤを増幅する。そして、データアンプ７３は、増幅したライトデータＷＤを、メモリセルアレイ７０に供給する。

データ入出力部７５は、データ端子ＤＱ０〜ｎを介して、外部との間で入出力データＤＡＴＡ０−ｎの入出力を行う。

タイミング制御部８０は、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路を含む。そして、タイミング制御部８０は、リード動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤと、外部クロック信号ＣＫ、／ＣＫとに応じて、読み出しタイミング信号ＲＣＫを供給すると共に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号ＤＱＳを出力する。なお、読み出しタイミング信号とは、データ入出力部７５におけるデータの読み出しタイミングを制御する信号である。

一方、タイミング制御部８０は、ライト動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤと、外部クロック信号ＣＫ、／ＣＫと、外部からデータストローブパッドＤＱＳを介して入力されるデータストローブ信号ＤＱＳとに応じて、書き込みタイミング信号ＷＣＫをデータ入出力部７５に供給する。なお、書き込みタイミング信号ＷＣＫとは、データ入出力部７５におけるライトデータの取り込みタイミングを制御する。

ＡＦ用制御回路９０は、コマンドデコーダ３１と、ＳＴＯＲＥ回路群２１０及びＬＯＡＤ回路群３１０と、の間に設けられている。そして、ＡＦ用制御回路９０は、コマンドデコーダ３１から供給される信号ＴＭＯＤＥ１と、クロック発生回路２１から供給される内部クロック信号ＴＭＯＤＥ１＿ＣＬＫと、Ｘアドレスレジスタ４０２から不良アドレス信号である不良Ｘ−ＡＤＤと、を受け取る。そして、ＡＦ用制御回路９０は、ＳＴＯＲＥ回路群２１０と、ＬＯＡＤ回路群３１０とに、制御信号を供給する。

電源制御回路１００は、アンチヒューズ素子への書き込み動作の際に、アンチヒューズ素子への書き込み電圧を供給する。また、電源制御回路１００は、アンチヒューズ素子への書き込み状態の検証動作時（以下、検証動作時と呼ぶ）に、検証動作の結果を示す複数のモニター信号ＤＥＴ１ＯＵＴ、Ｘ０〜Ｘ４ＯＵＴをデータ入出力部７５に供給する。データ入出力部７５に供給されたモニター信号ＤＥＴ１ＯＵＴ、Ｘ０〜Ｘ４ＯＵＴは、データ端子ＤＱ０〜９を介して、半導体装置１の外部に出力される。

ここで、通常動作時には、ＡＦ電源回路においては、データＤＡＴＡ０−５が、データ端子ＤＱ０〜９を介して入出力される。一方、検証動作時には、スイッチＳＷ１に信号ＴＥＳＴＳ＿ＡＦが供給されて、モニター信号ＤＥＴ１ＯＵＴ、Ｘ０〜Ｘ４ＯＵＴは、データ端子ＤＱ０〜９を介して、半導体装置１の外部に出力される。なお、アンチヒューズ素子へのデータの書き込みは、不良メモリセルの救済のために、不良メモリセルのアドレスをプログラミングする際に行われる。

ＳＴＯＲＥ回路群２１０は、複数のヒューズセットを含む。各ヒューズセットは、不良アドレスを格納するアンチヒューズ素子（プログラム素子）を有する。そして、各ヒューズセットは、自身の有するアンチヒューズ素子への書き込み動作、及び自身の有するアンチヒューズ素子への検証動作を行う。ここで、ＳＴＯＲＥ回路群２１０は、冗長な回路（以下、冗長回路と呼ぶ）として動作する。つまり、ＳＴＯＲＥ回路群２１０（冗長回路）は、電圧が印加されることによって不良アドレスのデータを格納する、１又は２以上のアンチヒューズ素子（プログラム素子）を含む。

ＬＯＡＤ回路群３１０は、複数のＬＯＡＤ回路を含む。各ＬＯＡＤ回路は、ＳＴＯＲＥ回路群２１０のうち、対応するヒューズセットの有するアンチヒューズ素子に記憶されたデータの読み出し動作を行う。アンチヒューズ素子に記憶されたデータとは、不良アドレス等を含む。

バンクアドレスレジスタ４０１は、ＬＯＡＤ回路群３１０により読みだされた不良メモリセルのバンクアドレスを格納する。

Ｘアドレスレジスタ４０２は、ＬＯＡＤ回路群３１０により読み出された不良メモリセルのＸアドレスを格納する。

Ｙアドレスレジスタ４０３は、ＬＯＡＤ回路群３１０により読み出された不良メモリセルのＹアドレスを格納する。

テスト回路５００は、Ｘ系制御回路４１、及びＹ系制御回路５１から救済対象の不良アドレスが供給される。そして、テスト回路５００は、テストモード信号ＴＭＯＤＥ１を生成し、テストモード信号ＴＭＯＤＥ１をＡＦ用制御回路９０に供給する。さらに、テスト回路５００は、供給された救済対象の不良アドレスのうち、ＸアドレスをＸアドレスレジスタ４０２に供給する。また、テスト回路５００は、供給された救済対象の不良アドレスのうち、ＹアドレスをＹアドレスレジスタ４０３に供給する。

ＡＦ用データレジスタ６００は、不良メモリセルに変わって、その不良メモリセルに対して読み書きされるデータを格納する。

図３は、ＡＦ用制御回路９０の構成の一例を示すブロック図である。ＡＦ制御用回路９０は、アドレスシリアル変換回路９０１と、ビット判定回路９０２と、選択制御回路９０３と、を含んで構成される。なお、以下の説明では、Ｘアドレスの救済について説明する。ただし、これは、本発明の対象をＸアドレスの救済に限定する趣旨でない。

アドレスシリアル変換回路９０１は、クロック発生回路２１からクロック信号ＴＭＯＤＥ１＿ＣＬＫと、コマンドデコーダ３１から信号ＴＭＯＤＥ１と、Ｘアドレスレジスタ４０２から不良アドレス信号である不良Ｘ−ＡＤＤとが供給される。そして、アドレスシリアル変換回路９０１は、不良Ｘ−ＡＤＤをアドレスシリアル変換信号ＴＸＡＳＩＦＴ＿ＣＬＫとして変換し、出力する。

ビット判定回路９０２は、クロック信号ＴＭＯＤＥ１と、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫとが供給される。そして、ビット判定回路９０２は、シリアル変換された不良アドレス信号において、ハイレベルのビットを含む回数をカウントする。そして、ビット判定回路９０２は、切り替わりのカウント数が、ヒューズ総数に対して決められた、所定の閾値を超えるか否かを判断する。そして、ビット判定回路９０２は、判断結果をビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴとして出力する。

選択制御回路９０３は、ハイレベル回数が所定の判定閾値以上であるか否かに応じて、切断するアンチヒューズ素子（プログラム素子）を切り替える。具体的には、選択制御回路９０３は、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴが供給される。そして、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴがハイレベルであれば、ＴＲＵＥ側極性のアンチヒューズ素子を切断するように、アンチヒューズ選択信号ＡＤＤＲＥＳＳ＿ＦＵＳＥ＿ＳＥＬＥＣＴを出力する。一方、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴがローレベルであれば、ＮＯＴ側極性のアンチヒューズ素子を切断するように、アンチヒューズ選択信号ＡＤＤＲＥＳＳ＿ＦＵＳＥ＿ＳＥＬＥＣＴを出力する。

図４は、アドレスシリアル変換回路９０１の構成の一例を示す回路図である。アドレスシリアル変換回路９０１は、カウンター回路９１０１と、シフトレジスター回路９１０２と、クロックドインバータ回路９１０３と、ディレイライン９１０４と、論理積演算回路（以下、ＡＮＤ回路と呼ぶ）９１０５、９１０６と、を含んで構成される。

カウンター回路９１０１は、クロック信号ＴＭＯＤＥ１＿ＣＬＫを入力し、４ビットの信号ＴＢＣ＜３：０＞を、シフトレジスター回路９１０２に供給する。

シフトレジスター回路９１０２は、カウンター回路９１０１から供給される、４ビットの信号ＴＢＣ＜３：０＞と、テストモード信号ＴＭＯＤＥ１とが供給される。そして、シフトレジスター回路９１０２は、不良アドレス信号と同等のビット数の信号ＴＸＡＳＥＬ＜１３：０＞を、クロックドインバータ回路９１０３に供給する。

クロックドインバータ回路９１０３は、不良アドレス信号ＸＡ＜１３：０＞と、シフトレジスター回路９１０２から信号ＴＸＡＳＥＬ＜１３：０＞とが供給される。そして、クロックドインバータ回路９１０３は、不良アドレス信号ＸＡをシリアル変換した、シリアル変換信号ＴＸＡＳＩＦＴを、ＡＮＤ回路９１０６に供給する。

ＡＮＤ回路９１０５は、クロック信号ＴＭＯＤＥ１＿ＣＬＫと、ディレイライン９１０４を介して遅延したクロック信号ＴＭＯＤＥ１＿ＣＬＫとが、供給される。そして、ＡＮＤ回路９１０５は、ＡＮＤ回路９１０６に出力信号を供給する。

ＡＮＤ回路９１０６は、ＡＮＤ回路９１０５から供給される信号と、クロックドインバータ回路９１０３から供給される、シリアル変換信号ＴＸＡＳＩＦＴとが供給される。そして、ＡＮＤ回路９１０６は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫを出力する。

つまり、アドレスシリアル変換回路９０１においては、クロック信号ＴＭＯＤＥ１＿ＣＬＫと、不良アドレス信号ＸＡ１３〜ＸＡ０とが入力される。そして、アドレスシリアル変換回路９０１は、不良アドレス信号ＸＡ１３〜ＸＡ０を、クロック信号ＴＭＯＤＥ１＿ＣＬＫと同期して、シリアル変換信号ＴＸＡＳＩＦＴに変換する。

図５は、ビット判定回路９０２の構成の一例を示す回路図である。ビット判定回路９０２は、インバータ回路９２１０と、ＪＫＦＦ回路９２１１〜９２１４、否定論理積演算回路（以下、ＮＡＮＤ回路と呼ぶ）９２１５〜９２１７と、ＡＮＤ回路９２１８、９２１９とを含んで構成される。

インバータ回路９２１０は、テストモード信号ＴＭＯＤＥ１が供給され、ＪＫＦＦ回路９２１１〜９２１４の入力端子Ｒに、／ＴＭＯＤＥ１を供給する。

ＪＫＦＦ回路９２１１は、入力端子Ｊ、Ｋが電源ＶＤＤに接続し、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫがクロック端子に供給される。そして、ＪＫＦＦ回路９２１１は、出力端子Ｑからの出力信号を、ＪＫＦＦ回路９２１２の入力端子Ｊ、Ｋと、ＡＮＤ回路９２１８と、ＡＮＤ回路９２１９に供給する。さらに、ＪＫＦＦ回路９２１１は、出力端子ＱＢからの出力信号を、ＮＡＮＤ回路９２１５に供給する。

ＪＫＦＦ回路９２１２は、ＪＫＦＦ回路９２１１の出力端子Ｑからの出力信号が、入力端子Ｊ、Ｋに供給され、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫがクロック端子に供給される。そして、ＪＫＦＦ回路９２１２は、出力端子Ｑから出力信号を、ＡＮＤ回路９２１８に供給し、出力端子ＱＢからの出力信号を、ＮＡＮＤ回路９２１５に供給する。

ＡＮＤ回路９２１８は、ＪＫＦＦ回路９２１１の出力端子Ｑからの出力信号と、ＪＫＦＦ回路９２１２の出力端子Ｑからの出力信号とが供給され、それらの論理積をＪＫＦＦ回路９２１３の入力端子Ｊ、Ｋに供給する。

ＪＫＦＦ回路９２１３は、ＡＮＤ回路９２１８の出力信号が、入力端子Ｊ、Ｋに供給され、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫがクロック端子に供給される。そして、ＪＫＦＦ回路９２１３は、出力端子Ｑから出力信号を、ＡＮＤ回路９２１９に供給するとともに、出力端子ＱＢからの出力信号を、ＮＡＮＤ回路９２１５に供給する。

ＪＫＦＦ回路９２１４は、ＡＮＤ回路９２１９の出力信号が、入力端子Ｊ、Ｋに供給され、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫがクロック端子に供給される。そして、ＪＫＦＦ回路９２１４は、出力端子Ｑから出力信号を、ＮＡＮＤ回路９２１５に供給する。

上述の通り、ＮＡＮＤ回路９２１５は、ＪＫＦＦ回路９２１１〜９２１３の出力端子ＱＢからの出力信号と、ＪＫＦＦ回路９２１４の出力端子Ｑからの出力信号とが供給される。ＮＡＮＤ回路９２１５は、出力信号をＮＡＮＤ回路９２１７に供給する。

ＮＡＮＤ回路９２１６は、テストモード信号ＴＭＯＤＥ１と、ＮＡＮＤ回路９２１７の出力信号が供給される。また、ＮＡＮＤ回路９２１６は、出力信号を、ＮＡＮＤ回路９２１７に供給する。

ＮＡＮＤ回路９２１７は、ＮＡＮＤ回路９２１５の出力信号と、ＮＡＮＤ回路９２１６の出力信号とが供給される。ＮＡＮＤ回路９２１７は、出力信号を、ＮＡＮＤ回路９２１６に供給する。そして、ＮＡＮＤ回路９２１７は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫにおいてハイレベルである回数（ビット数）を判定する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴを出力する。具体的には、ビット判定回路９０２は、閾値のビット数（例えば、８ビット）以上のとき、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴは、ハイレベル信号を出力（論理レベル“１”を出力）する。

図６は、不良アドレス信号が、“＃３ＥＥＥ”である場合の、アドレスシリアル変換回路９０１と、ビット判定回路９０２の入出力信号のタイミング図である。不良アドレス信号が＃３ＥＥＥである場合、不良アドレス信号“＃３ＥＥＥ”（１６進数）を２進数で表現すると、“１１１１１０１１１０１１１０”である。そこで、図６に示すように、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのビットは、“１１１１１０１１１０１１１０”の順に遷移する。そして、例えば、図６の場合、シリアル変換信号のクロック信号においてハイレベルである回数（ビット数）が、閾値のビット数（例えば、８ビット）以上のとき、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴは、ハイレベル信号を出力（論理レベル“１”を出力）する。

図７は、救済対象の不良アドレスと、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴとの対応関係を示す図である。例えば、救済対象の不良アドレスが、“＃２３６Ａ”（１６進数）である場合を考える。その場合、“＃２３６Ａ”を２進数で表現すると、“０１０００１１０１１０１０１０”である。そのため、不良アドレス信号が、“＃２３６Ａ”（１６進数）である場合、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫにおいてハイレベルである回数（ビット数）は、図７に示すように、７回（７ビット）である。従って、閾値のビット数を８ビットとする場合、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴは、ロー状態を出力（０を出力）する。

一方、例えば、不良アドレス信号が、“＃３６６７”（１６進数）である場合を考える。その場合、“＃３６６７”を２進数で表現すると、“０１１０１１００１１００１１１”である。そのため、不良アドレス信号が、“＃３６６７”（１６進数）である場合、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫにおいてハイレベルである回数（ビット数）は、図７に示すように、９回（９ビット）である。従って、閾値のビット数を８ビットとする場合、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴは、ハイレベル信号を出力（論理レベル”１“を出力）する。

図７に示すように、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのうちハイレベルである回数（ビット数）が、所定の閾値（図７の場合、８ビット）以上の場合、ＴＲＵＥ側極性のアンチヒューズ素子を選択する。

一方、図７に示すように、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのうちハイレベルである回数（ビット数）が、所定の閾値（図７の場合、８ビット）未満の場合、ＮＯＴ側極性のアンチヒューズ素子を選択する。

以上のように、本実施形態に係る半導体装置１においては、アンチヒューズ素子を含む冗長回路を用いて、不良メモリセルを救済する。その際に、本実施形態に係る半導体装置１は、不良アドレスのビットのハイレベル回数と、所定の閾値との比較結果に基づいて、切断するアンチヒューズ素子を選択する。特に、アンチヒューズ素子を切断することの成功率が上がるように、アンチヒューズ素子を選択する。従って、本実施形態に係る半導体装置１は、効率的に不良メモリセルを救済することに寄与する。

［第２の実施形態］
第２の実施形態について、図面を用いて詳細に説明する。

本実施形態は、書き込みデータと、読み出しデータとの比較結果に基づいて、不良アドレス信号を検出する形態である。なお、本実施形態における説明では、上記の実施形態と重複する部分の説明は省略する。さらに、本実施形態における説明では、上記の実施形態と同一の構成要素には、同一の符号を付し、その説明を省略する。

図８は、本実施形態に係る半導体装置１の全体構成の一例を示すブロック図である。図２に示す半導体装置１と、図８に示す半導体装置１との相違点は、図８に示す半導体装置１は、不良アドレス判定回路５０１を含む点である。

不良アドレス判定回路５０１は、テスト回路５００と、バンクアドレスレジスタ４０１、Ｘアドレスレジスタ４０２、及びＹアドレスレジスタ４０３との間に設けられている。不良アドレス判定回路５０１は、ラッチ回路７４から供給された、書き込みデータと、読み出しデータとの論理積演算（ＡＮＤ演算）を行う。そして、不良アドレス判定回路５０１は、ＡＮＤ演算結果が不一致であるアドレスを、不良アドレス信号として、バンクアドレスレジスタ４０１、Ｘアドレスレジスタ４０２、及びＹアドレスレジスタ４０３に供給する。

以上のように、本実施形態に係る半導体装置１においては、半導体装置１の内部で不良アドレス信号を判定する。従って、本実施形態に係る半導体装置１においては、半導体装置１の外部からテスト用のアドレスを入力する必要がない。従って、本実施形態に係る半導体装置１は、より一層、効率的に不良メモリセルを救済することに寄与する。

［第３の実施形態］
第３の実施形態について、図面を用いて詳細に説明する。

本実施形態は、不良アドレス信号に応じて、アンチヒューズ素子を切断するための内部電源の能力を制御する形態である。なお、本実施形態における説明では、上記の実施形態と重複する部分の説明は省略する。さらに、本実施形態における説明では、上記の実施形態と同一の構成要素には、同一の符号を付し、その説明を省略する。

図９は、本実施形態に係るビット判定回路９０２の構成の一例を示す回路図である。本実施形態に係るビット判定回路９０２は、インバータ回路９２１０と、ＪＫＦＦ回路９２１１〜９２１４と、ＡＮＤ回路９２１８、９２１９と、ＮＡＮＤ回路９２３０〜９２３８と、否定論理和回路（以下、ＮＯＲ回路と呼ぶ）９２３９と、を含んで構成される。インバータ回路９２１０、ＪＫＦＦ回路９２１１〜９２１４、ＡＮＤ回路９２１８、９２１９は、図５と同様であるため、詳細な説明を省略する。

ＮＡＮＤ回路９２３０は、ＪＫＦＦ回路９２１１、９２１２、９２１４の出力端子ＱＢからの出力信号と、ＪＫＦＦ回路９２１３の出力端子Ｑからの出力信号とが供給される。そして、ＮＡＮＤ回路９２３０は、出力信号をＮＡＮＤ回路９２３３に供給する。

ＮＡＮＤ回路９２３１は、ＪＫＦＦ回路９２１１〜９２１３の出力端子ＱＢからの出力信号と、ＪＫＦＦ回路９２１４の出力端子Ｑからの出力信号とが供給される。そして、ＮＡＮＤ回路９２３１は、出力信号ＮＡＮＤ回路９２３５に供給する。

ＮＡＮＤ回路９２３２は、ＪＫＦＦ回路９２１１、９２１２の出力端子ＱＢからの出力信号と、ＪＫＦＦ回路９２１３、９２１４の出力端子Ｑからの出力信号とが供給される。そして、ＮＡＮＤ回路９２３２は、出力信号をＮＡＮＤ回路９２３７に供給する。

ＮＡＮＤ回路９２３３と、ＮＡＮＤ回路９２３４との関係は、図５に示すＮＡＮＤ回路９２１６と、ＮＡＮＤ回路９２１７との関係と同様であるため、詳細な説明を省略する。また、ＮＡＮＤ回路９２３５と、ＮＡＮＤ回路９２３６との関係は、図５に示すＮＡＮＤ回路９２１６と、ＮＡＮＤ回路９２１７との関係と同様であるため、詳細な説明を省略する。また、ＮＡＮＤ回路９２３７と、ＮＡＮＤ回路９２３８との関係は、図５に示すＮＡＮＤ回路９２１６と、ＮＡＮＤ回路９２１７との関係と同様であるため、詳細な説明を省略する。

ＮＯＲ回路９２３９は、ＮＡＮＤ回路９２３３、９２３５、９２３７の出力が供給される。そして、ＮＯＲ回路９２３９は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫの０〜３ビットのうち、ハイレベルであるビット数を判定する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ＜０：３＞を出力する。

ＮＡＮＤ回路９２３３は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫの４〜７ビットのうち、ハイレベルであるビット数を判定する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ＜４：７＞を出力する。

ＮＡＮＤ回路９２３５は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫの８〜１１ビットのうち、ハイレベルであるビット数を判定する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ＜８：１１＞を出力する。

ＮＡＮＤ回路９２３７は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫの１２〜１５ビットのうち、ハイレベルであるビット数を判定する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ＜１２：１５＞を出力する。

そして、本実施形態に係る電源制御回路１００は、ビット判定回路９０２が出力するビット判定結果信号に応じて、内部電源の電圧を制御する。その結果、電源制御回路１００は、不良アドレス信号に応じて、アンチヒューズ素子を切断するために必要な電圧を、アンチヒューズ素子に供給できる。

つまり、ビット判定回路９０２は、２以上の各判定閾値に対応する、２以上のビット判定結果信号を出力する。そして、電源制御回路１００は、２以上のビット判定結果信号のうち、ハイレベルであるビット判定結果信号に応じて、内部電源の電圧を制御する。

図１０は、救済対象の不良アドレスと、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴとの対応関係を示す図である。図１０に示すように、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴと、所定の閾値との比較結果に応じて、図１０に示すＡＦ用制御回路９０は、電源制御回路１００の能力を変更するように制御しても良い。

以上のように、本実施形態に係る半導体装置１においては、救済対象の不良アドレスにおけるハイレベル回数と、所定の閾値との比較結果に応じて、電源能力を変更する。従って、本実施形態に係る半導体装置１においては、より一層、効率的に不良メモリセルを救済できる。

［第４の実施形態］
第４の実施形態について、図面を用いて詳細に説明する。

本実施形態は、後工程において、切断するアンチヒューズ素子数が少なくなるように、ヒューズセットの優先順位を決定する形態である。なお、本実施形態における説明では、上記の実施形態と重複する部分の説明は省略する。さらに、本実施形態における説明では、上記の実施形態と同一の構成要素には、同一の符号を付し、その説明を省略する。

ＤＲＡＭ等において、組み立て後（所謂、後工程）の不良メモリセルを救済する際も、アンチヒューズ素子を使用して、不良メモリセルを救済できる。

そこで、本実施形態に係る選択制御回路９０３は、ビット判定回路９０２の出力信号に基づいて、アンチヒューズ素子の優先順位を決定する。

具体的には、選択制御回路９０３は、ビット判定回路９０２がカウントするハイレベル回数が、所定の判定閾値以上であるか否かに基づいて、アンチヒューズ素子（プログラム素子）の優先順位を決定する。より具体的には、選択制御回路９０３は、ビット判定回路９０２がカウントするハイレベル回数が、判定閾値以上である場合、ＮＯＴ側極性のアンチヒューズ素子（プログラム素子）を優先する。一方、選択制御回路９０３は、ビット判定回路９０２がカウントするハイレベル回数が、判定閾値未満である場合、ＴＲＵＥ側極性のアンチヒューズ素子（プログラム素子）を優先する。

つまり、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数に応じて、プログラム素子の優先順位を決定する。より具体的には、ＡＦ用制御回路９０は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値以上である場合、ＴＲＵＥ側極性のプログラム素子の優先順位を決定する。一方、ＡＦ用制御回路９０は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値未満である場合、ＮＯＴ側極性のプログラム素子の優先順位を決定する。そして、優先順位の高いアンチヒューズ素子ほど、優先して使用される。

図１１は、アンチヒューズ素子の優先順位を示す図である。例えば、アンチヒューズ素子を使用したＸアドレスを救済可能なヒューズセットが１６セット（ＡＦ ＲＯＷ ＳＥＴ０〜ＡＦ ＲＯＷ ＳＥＴＦ）存在するとする。そして、図１１の場合、不良アドレス信号のビットがハイレベルであるとき切断される、ＴＲＵＥ側極性のヒューズセットが、８セット（ＡＦ ＲＯＷ ＳＥＴ０〜ＡＦ ＲＯＷ ＳＥＴ７）存在するとする。さらに、図１１の場合、不良アドレス信号のビットがローレベルであるとき切断される、ＮＯＴ側極性のヒューズセットが、８セット（ＡＦ ＲＯＷ ＳＥＴ８〜ＡＦ ＲＯＷ ＳＥＴＦ）存在するとする。その場合、図１１に示すように、選択制御回路９０３は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数に応じて、ヒューズセットの優先順位を決定する。

ヒューズセットのアドレスを切断する極性を２つに分けたとしても、ＡＦ用制御回路９０は、通常使用時は、外部から入力されたアドレスデータと、救済されたアドレスデータを比較する。そして、ＡＦ用制御回路９０は、外部から入力されたアドレスデータと、救済されたアドレスデータとが一致する場合、冗長回路を動作させる。

図１２は、図１１に示すヒューズセットを用いて、不良アドレス信号の救済を実施した場合の一例を示す図である。具体的には、図１２は、図１１に示すＮＯＴ側極性のヒューズセットにて、不良アドレス信号“＃３ＥＥＥ”の救済を実施した場合の一例を示す図である。図１２の場合、ＮＯＴ側極性のヒューズセットを使用することで、４つのアンチヒューズ素子を切断すればよい。

図１３は、ヒューズセットの優先順位を示す図である。例えば、アンチヒューズ素子を使用したＸアドレスを救済可能なヒューズセットが１６セット存在するとする。その場合、救済可能な不良アドレスの数の上限は１６である。そして、図１３に示すように、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値未満である場合、ＴＲＵＥ側極性のヒューズセットＳＥＴ０が、最上位の優先順位で使用される。一方、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値以上である場合、ＮＯＴ側極性のＳＥＴ８が、最上位の優先順位で使用される。

図１４は、不良アドレスと、ビット判定結果と、ヒューズセットの極性の優先順位とを対応付けた図である。具体的には、図１４は、ビット判定結果に基づいて、ヒューズセットの極性の優先順位が切り替えられることを示す。

以上のように、本実施形態に係る半導体装置１においては、後工程において、切断するアンチヒューズ素子数が少なくなる冗長回路を、優先的に使用する。その結果、本実施形態に係る半導体装置１においては、切断するアンチヒューズ素子数が低減され、効率的に不良メモリセルを救済することに寄与する。

［第５の実施形態］
第５の実施形態について、図面を用いて詳細に説明する。

本実施形態は、後工程において、切断するアンチヒューズ素子数が少なくなるように、冗長回路のヒューズセットの極性を切り替える形態である。なお、本実施形態における説明では、上記の実施形態と重複する部分の説明は省略する。さらに、本実施形態における説明では、上記の実施形態と同一の構成要素には、同一の符号を付し、その説明を省略する。なお、上述の通り、冗長回路とは、図２に示すＳＴＯＲＥ回路群２１０に相当する。

本実施形態に係る選択制御回路９０３は、不良アドレス信号が供給されるとともに、ハイレベル回数が、所定の判定閾値以上であるか否かに応じて、切断するアンチヒューズ素子（プログラム素子）の極性、及び冗長回路に格納する不良アドレスのデータを変更する。

より具体的には、選択制御回路９０３は、ハイレベル回数が、所定の判定閾値以上である場合、ＮＯＴ側極性のアンチヒューズ素子（プログラム素子）を切断するとともに、供給された不良アドレス信号を反転して冗長回路に供給する。また、選択制御回路９０３は、ハイレベル回数が、所定の判定閾値未満である場合、ＴＲＵＥ側極性のアンチヒューズ素子（プログラム素子）を切断するとともに、供給された不良アドレス信号の値を冗長回路に供給する。

図１５は、本実施形態に係るＡＦ用制御回路９０の構成の一例を示すブロック図である。図３に示すＡＦ用制御回路９０と、図１５に示すＡＦ用制御回路９０との相違点は、図１５に示すＡＦ用制御回路９０は、選択制御回路９０３を含む点である。選択制御回路９０３は、不良アドレス信号に応じて、切断するアンチヒューズ素子を変更すると共に、冗長回路に転送する不良アドレスに関するデータを変更する。

図１６は、選択制御回路９０３の構成の一例を示す回路図である。選択制御回路９０３は、ＡＮＤ回路９４７１、９４７２と、インバータ回路９４７３、クロックドインバータ回路９４７４〜９４７６とを含んで構成される。

ＡＮＤ回路９４７１は、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、ビット判定回路９０２から供給される、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴとが供給される。そして、ＡＮＤ回路９４７１は、出力信号を、ＮＯＴヒューズイネーブル信号ＮＯＴ＿ＦＵＳＥ＿ＥＮとして出力する。なお、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴは、冗長回路のヒューズセットの極性を選択するときに、ハイレベルである信号に相当する。従って、冗長回路のヒューズセットの極性を選択するときには、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴがハイレベルである場合、ＮＯＴヒューズイネーブル信号ＮＯＴ＿ＦＵＳＥ＿ＥＮをハイレベルで出力する。

インバータ回路９４７３は、ＡＮＤ回路９４７２に／ＢＩＴ＿ＲＥＳＵＬＴを供給するとともに、クロックドインバータ回路９４７５に／ＢＩＴ＿ＲＥＳＵＬＴを制御信号として供給する。

ＡＮＤ回路９４７２は、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、インバータ回路９４７３から供給される／ＢＩＴ＿ＲＥＳＵＬＴとが供給される。そして、ＡＮＤ回路９４７２は、出力信号を、ＴＲＵＥヒューズイネーブル信号ＴＲＵＥ＿ＦＵＳＥ＿ＥＮとして出力する。上述の通り、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴは、冗長回路のヒューズセットの極性を選択するときに、ハイレベルである信号である。従って、冗長回路のヒューズセットの極性を選択するときには、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ＝“０”である場合、“ＴＲＵＥヒューズイネーブル信号ＴＲＵＥ＿ＦＵＳＥ＿ＥＮをハイレベルで出力する。

クロックドインバータ回路９４７４は、不良アドレス信号ＴＸＡが供給される。そして、インバータ回路９４７４は、ＴＸＡがハイレベル信号の場合、／ＴＸＡをクロックドインバータ回路９４７５に供給する。

クロックドインバータ回路９４７５は、クロックドインバータ回路９４７４から、／ＴＸＡが入力として供給され、インバータ回路９４７３から、／ＢＩＴ＿ＲＥＳＵＬＴが制御信号として供給される。そして、ＢＩＴ＿ＲＥＳＵＬＴがローレベル（即ち、／ＢＩＴ＿ＲＥＳＵＬＴがハイレベル）である場合、クロックドインバータ回路９４７５は、アンチヒューズ選択信号ＡＤＤＲＥＳＳ＿ＦＵＳＥ＿ＳＥＬＥＣＴとして、ＴＸＡを出力する。

クロックドインバータ回路９４７６は、不良アドレス信号ＴＸＡが入力として供給され、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴが制御信号として供給される。そして、ＢＩＴ＿ＲＥＳＵＬＴがハイレベルのとき、クロックドインバータ回路９４７６は、アンチヒューズ選択信号ＡＤＤＲＥＳＳ＿ＦＵＳＥ＿ＳＥＬＥＣＴとして、／ＴＸＡを出力する。

従って、本実施形態に係る選択制御回路９０３は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値以上である場合、ＮＯＴ側極性のアンチヒューズ素子と切断するとともに、不良アドレス信号を反転させ、冗長回路に転送する。さらに、本実施形態に係る選択制御回路９０３は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫのハイレベルであるビット数が所定の閾値未満である場合、ＴＲＵＥ側極性のアンチヒューズ素子と切断するとともに、不良アドレス信号をそのまま、冗長回路に転送する。

図１７は、冗長回路にＴＲＵＥ側極性、及びＮＯＴ側極性のアンチヒューズ素子を含む回路の一例を示す回路図である。図１７に示す回路の場合、ＴＲＵＥ側極性、又はＮＯＴ側極性のアンチヒューズ素子のいずれかを切断することで、冗長回路を有効化できる。

図１８は、不良アドレスと、ビット判定結果と、アンチヒューズ素子極性選択と、アンチヒューズ素子切断総数とを対応付けた図である。図１８は、本実施形態に係る半導体装置１においては、アンチヒューズ素子切断総数を、不良アドレスのビット数より低減できることを示す。

以上のように、本実施形態に係る半導体装置１においては、不良アドレスに応じて、切断するアンチヒューズ素子を切り替える。その結果、本実施形態に係る半導体装置１は、切断するアンチヒューズ素子数を低減でき、効率的に不良メモリセルを救済することに寄与する。

［第６の実施形態］
第６の実施形態について、図面を用いて詳細に説明する。

本実施形態は、不良アドレス信号を時分割して救済する場合に、切断するアンチヒューズ素子数の上限を低減する形態である。なお、本実施形態における説明では、上記の実施形態と重複する部分の説明は省略する。さらに、本実施形態における説明では、上記の実施形態と同一の構成要素には、同一の符号を付し、その説明を省略する。

本実施形態に係る選択制御回路９０３は、時分割して、アンチヒューズ素子（プログラム素子）を切断するとともに、切断するアンチヒューズ素子（プログラム素子）の総数に応じて、アンチヒューズ素子（プログラム素子）を切断する各タイミングでの、切断するアンチヒューズ素子数（プログラム素子数）を変更する。

図１９は、本実施形態に係るアドレスシリアル変換回路９０１の構成の一例を示す回路図である。本実施形態に係るアドレスシリアル変換回路９０１は、カウンター回路９１０１と、シフトレジスター回路９１０２と、クロックドインバータ回路９１０３と、ディレイライン９１０４と、ＡＮＤ回路９１５２、９１５３、９１０５と、を含んで構成される。図４に示すアドレスシリアル変換回路９０１と、図１９に示すアドレスシリアル変換回路９０１との相違点は、シフトレジスター回路９１０２に、テストモード信号ＴＭＯＤＥ１が供給されない点と、／ＴＸＡＳＩＦＴが供給されるＡＮＤ回路９１５２を含む点である。

カウンター回路９１０１は、クロック信号ＴＭＯＤＥ１＿ＣＬＫを入力し、４ビットの信号ＴＢＣ＜３：０＞をシフトレジスター回路９１０２に供給する。

シフトレジスター回路９１０２は、カウンター回路９１０１から、４ビットの信号ＴＢＣ＜３：０＞が供給され、クロックドインバータ回路９１０３を介して、シリアル変換信号ＴＸＡＳＩＦＴをＡＮＤ回路９１５３に供給する。さらに、シフトレジスター回路９１０２は、／ＴＸＡＳＩＦＴを、ＡＮＤ回路９１５２に供給する。

ＡＮＤ回路９１０５は、クロック信号ＴＭＯＤＥ１＿ＣＬＫと、ディレイライン９１０４を介して遅延したクロック信号ＴＭＯＤＥ１＿ＣＬＫとが、供給される。そして、ＡＮＤ回路９１０５は、ＡＮＤ回路９１５２、９１５３に出力信号を供給する。その結果、ＡＮＤ回路９１５３は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫを出力する。また、ＡＮＤ回路９１５２は、／ＴＸＡＳＩＦＴ＿ＣＬＫを出力する。

例えば、救済対象の不良アドレスが“＃１Ｆ３４”であるとする。その場合、ＡＮＤ回路９１５３は、ＴＸＡＳＩＦＴ＿ＣＬＫとして“０１１１１１００１１００１００”を出力する。一方、ＡＮＤ回路９１５２は、／ＴＸＡＳＩＦＴ＿ＣＬＫとして、“１０００００１１００１０１１”を出力する。

図２０は、本実施形態に係るビット判定回路９０２の構成の一例を示す回路図である。ビット判定回路９０２は、インバータ回路９２１０と、ＪＫＦＦ回路９２１１〜９２１４、９２６３〜９２６５と、ＮＡＮＤ回路９２１５〜９２１７、９２６６〜９２７１と、ＡＮＤ回路９２１８、９２１９、９２６１、９２６２と、を含んで構成される。なお、インバータ回路９２１０、ＪＫＦＦ回路９２１１〜９２１４は、図５に示すビット判定回路９０２の通りであるため、詳細な説明を省略する。

ＡＮＤ回路９２６１は、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫと、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴとが供給される。そして、ＡＮＤ回路９２６１は、出力信号を、ＪＫＦＦ回路９２６３〜９２６５のクロック端子に供給する。また、インバータ回路９２１０の出力信号、即ち、／ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴ信号が、ＪＫＦＦ回路９２１１〜９２１４、９２６３〜９２６５の入力端子Ｒに供給される。

ＪＫＦＦ回路９２６３は、入力端子Ｊ、Ｋが電源ＶＤＤに接続する。そして、ＪＫＦＦ回路９２６３は、出力端子Ｑからの出力信号を、ＡＮＤ回路９２６２、及びＪＫＦＦ回路９２６４の入力端子Ｊ、Ｋに供給する。

ＪＫＦＦ回路９２６４は、出力端子Ｑからの出力信号をＡＮＤ回路９２６２に供給する。また、ＪＫＦＦ回路９２６４は、出力端子ＱＢからの出力信号を、ＮＡＮＤ回路９２６７に供給する。

ＡＮＤ回路９２６２は、出力信号を、ＪＫＦＦ回路９２６５の入力端子Ｊ、Ｋに供給する。ＪＫＦＦ回路９２６５は、出力端子Ｑからの出力信号を、ＮＡＮＤ回路９２６７に供給する。

ＮＡＮＤ回路９２１５は、ＪＫＦＦ回路９２１１〜９２１３の出力端子ＱＢからの出力信号と、ＪＫＦＦ回路９２１４の出力端子Ｑからの出力信号とが供給される。そして、ＮＡＮＤ回路９２１５は、出力信号をＮＡＮＤ回路９２１７に供給する。

ＮＡＮＤ回路９２１６は、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、ＮＡＮＤ回路９２１７の出力信号とが供給される。そして、ＮＡＮＤ回路９２１６は、出力信号をＮＡＮＤ回路９２１７に供給する。つまり、ＮＡＮＤ回路９２１７は、ＮＡＮＤ回路９２１５の出力信号と、ＮＡＮＤ回路９２１６の出力信号とが供給される。そして、ＮＡＮＤ回路９２１７は、出力信号を、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ２として出力する。ここで、ＮＡＮＤ回路９２１７が出力する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ２は、ＴＸＡＳＩＦＴ＿ＣＬＫにおいて、ハイレベルである回数（ビット数）が８ビット以上である場合に、ハイレベル信号を出力（論理レベル“１”を出力）である。

ＮＡＮＤ回路９２６６は、ＪＫＦＦ回路９２１１〜９２１４のＱＢ出力端子からの出力信号が供給される。そして、ＮＡＮＤ回路９２６６は、出力信号を、ＮＡＮＤ回路９２６９に供給する。

ＮＡＮＤ回路９２６８は、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、ＮＡＮＤ回路９２６９の出力信号とが供給される。そして、ＮＡＮＤ回路９２６８は、出力信号を、ＮＡＮＤ回路９２６９に供給する。つまり、ＮＡＮＤ回路９２６９は、ＮＡＮＤ回路９２７０の出力信号と、ＮＡＮＤ回路９２６６の出力信号とが供給される。そして、ＮＡＮＤ回路９２１７は、出力信号を、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ１として出力する。ここで、ＮＡＮＤ回路９２６９が出力する、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ１は、ＴＸＡＳＩＦＴ＿ＣＬＫにおいて、ハイレベルである回数（ビット数）が３ビット以上である場合に、ハイレベル信号を出力（論理レベル“１”を出力）である。

また、上述の通り、ＮＡＮＤ回路９２６７は、ＪＫＦＦ回路９２６３、９２６５の出力端子Ｑからの信号と、ＪＫＦＦ回路９２６４のＱＢ出力端子からの信号とが供給される。そして、ＮＡＮＤ回路９２６７は、出力信号をＮＡＮＤ回路９２７１に供給する。

ＮＡＮＤ回路９２７０は、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、ＮＡＮＤ回路９２７１の出力信号とが供給される。そして、ＮＡＮＤ回路９２７１は、出力信号をＮＡＮＤ回路９２７０に供給する。つまり、ＮＡＮＤ回路９２７１は、ＮＡＮＤ回路９２６７の出力信号と、ＮＡＮＤ回路９２７１の出力信号とが供給される。そして、ＮＡＮＤ回路９２７１の出力信号は、／ＢＩＴ＿ＲＥＳＵＬＴ１となる。ここで、ＮＡＮＤ回路９２７１の出力信号／ＢＩＴ＿ＲＥＳＵＬＴ１は、／ＴＸＡＳＩＦＴ＿ＣＬＫにおいて、ハイレベルである回数（ビット数）が３ビット以上である場合に、ハイレベル信号として出力（論理レベル“１”を出力）される。

冗長回路がＮＯＴ側極性で仕様された場合、及びＴＲＵＥ側極性で使用された場合の両方に対応可能とするために、図２０に示すように、ビット判定回路９０２は、／ＢＩＴ＿ＲＥＳＵＬＴ１、及びＢＩＴ＿ＲＥＳＵＬＴ１を出力することが好ましい。

図２１は、本実施形態に係る選択制御回路９０３の構成の一例を示す回路図である。本実施形態に係る選択制御回路９０３は、インバータ回路９４７３と、クロックドインバータ回路９４７４〜９４７６と、ＡＮＤ回路９４８１、９４８２と、を含んで構成される。図１６に示す選択制御回路９０３と、図２１に示す選択制御回路９０３と、の相違点は、１回目ＡＦ切断側信号ＡＦ＿ＣＯＮＮＥＣＴ１が供給される点である。なお、インバータ回路９４７３と、クロックドインバータ回路９４７４〜９４７６は、図１６に示す選択制御回路９０３と同様であるため、詳細な説明を省略する。

ＡＮＤ回路９４８１は、１回目ＡＦ切断側信号ＡＦ＿ＣＯＮＮＥＣＴ１と、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、閾値が８ビットであるビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ２とが供給される。そして、ＡＮＤ回路９４８１は、出力信号を、ＮＯＴヒューズイネーブル信号ＮＯＴ＿ＦＵＳＥ＿ＥＮとして出力する。

ＡＮＤ回路９４８２は、１回目ＡＦ切断側信号ＡＦ＿ＣＯＮＮＥＣＴ１と、ＡＦ切断テスト信号ＡＦ＿ＣＯＮＮＥＣＴ＿ＴＥＳＴと、／ＢＩＴ＿ＲＥＳＵＬＴ２とが供給される。そして、ＡＮＤ回路９４８２は、出力信号を、ＴＲＵＥヒューズイネーブル信号ＴＲＵＥ＿ＦＵＳＥ＿ＥＮとして出力する。

例えば、救済対象の不良アドレスが“＃１Ｆ３４”の場合を考える。その場合、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫにおいて、３回目の入力であるＸＡ１０が、論理レベル１“１”（ハイレベル）のときに、閾値が３ビットであるビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ１は、ハイレベル信号で出力される。また、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫにおいて、８回目の入力ＸＡ２が、論理レベル“１”（ハイレベル）のときに、閾値が８ビットであるビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ２は、ハイレベル信号で出力される。その結果、選択制御回路９０３は、ＴＲＵＥ側極性、又はＮＯＴ側極性のどちらの冗長回路として使用すれば、切断するアンチヒューズ素子数を低減できるかを判断する。そして、選択制御回路９０３は、不良アドレス信号に応じて、切断するアンチヒューズ素子を選択する。

なお、１回目のアンチヒューズ素子への切断において、図２０においては、閾値を３ビットに設定している。しかし、アンチヒューズ素子への切断時には、利用可能な状態（イネーブルな状態）のヒューズが１つ増えるため、１回目に切断する、アンチヒューズ素子数の上限は、４ビットとなる。

図２２は、切断分割回数と、最大切断ヒューズ総数と、の対応関係を示す図である。図２２に示すように、切断分割回数が増加するほど、最大切断ヒューズ総数は低減する。

図２３は、切断分割数が２回の場合の、不良アドレス信号と、アンチヒューズ素子極性選択と、アンチヒューズ素子切断総数とを対応付けた図である。例えば、救済対象の不良アドレスが、“＃１Ｆ３４”である場合、図２３に示すように、値の切り替わりビット総数は８ビットである。そのため、冗長回路は、ＮＯＴ側極性側回路として使用される。ここで、切断分割数が２回である場合、１回目の切断においては、４ビットのアンチヒューズ素子までを切断する。そして、切断分割数が２回である場合、２回目の切断においては、５ビット目以降のアンチヒューズ素子を切断する。そのため、図２３の場合、１回目に、冗長回路へ転送される切断用アドレスデータは、４ビット（ＡＦ−ＮＯＴ、ＡＦ−Ａ１３、ＡＦ−Ａ７、ＡＦ−Ａ６）である。また、２回目に、冗長回路へ転送される切断用アドレスデータは、３ビット（ＡＦ−Ａ３、ＡＦ−Ａ１、ＡＦ−Ａ０）である。

つまり、本実施形態に係る半導体装置１においては、不良アドレス信号に必要なアンチヒューズ素子数を計算し、分割して切断する。その結果、本実施形態に係る半導体装置１は、最大切断総数、及び切断分割回数を低減できる。

図２４は、救済対象の不良アドレスが、“＃１Ｆ３４”の場合のタイミング図である。具体的には、図２４は、救済対象の不良アドレス信号をシリアル変換し、所定のタイミングで、ビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ１、／ＢＩＴ＿ＲＥＳＵＬＴ１、ＢＩＴ＿ＲＥＳＵＬＴ２がハイレベル信号で出力されることを示す。なお、図２４は、図１９に示すアドレスシリアル変換回路９０１、及び図２０に示すビット判定回路９０２の入力信号、及び出力信号のタイミング図である。

より具体的には、図２４に示すＢＩＴ＿ＲＥＳＵＬＴ１に関しては、シリアル変換のシリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫが、ハイレベル信号で３回供給された場合、ＢＩＴ＿ＲＥＳＵＬＴ１は、ハイレベル信号で出力される。また、／ＢＩＴ＿ＲＥＳＵＬＴ１の場合、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫが、ロー状態で３回供給された場合、／ＢＩＴ＿ＲＥＳＵＬＴ１は、ハイレベル信号で出力される。また、図２４に示すＢＩＴ＿ＲＥＳＵＬＴ２に関しては、シリアル変換クロック信号ＴＸＡＳＩＦＴ＿ＣＬＫが、ハイレベル信号で８回供給された場合、ＢＩＴ＿ＲＥＳＵＬＴ２は、ハイレベル信号で出力される。

図２５は、１回目の切断閾値（３ビット）が発信されるまで、クロック入力される回路の一例を示す。具体的には、図２５に示す回路においては、ＴＭＯＤＥ１＿ＣＬＫを、シフト回路のクロック信号として使用する。また、図２５に示す回路は、ＴＲＵＥ側極性用と、ＮＯＴ側極性用のシフト回路を含む。そして、図２５に示す回路は、シフト回路と、閾値が８ビットであるビット判定結果信号ＢＩＴ＿ＲＥＳＵＬＴ２と、の対応をとれる回路である。ここで、図２４に示す通りに、ＢＩＴ＿ＲＥＳＵＬＴ１、／ＢＩＴ＿ＲＥＳＵＬＴ１、ＢＩＴ＿ＲＥＳＵＬＴ２が、図２５で示す回路に供給されたとする。その場合、図２５に示す回路においては、１回目に切断する、アンチヒューズ素子数の上限は、イネーブルヒューズ含めて、４ビットである。そして、２回目に、５ビット目以降のアンチヒューズ素子が、切断対象のアンチヒューズ素子となる。なお、イネーブルヒューズは、アンチヒューズ素子が切断されているか否かのデータを保持する。

図２６は、ヒューズセットの構成の一例を示す回路図である。図２６に示すヒューズセットは、ＴＲＵＥヒューズイネーブル信号ＴＲＵＥ＿ＦＵＳＥ＿ＥＮと、ＮＯＴヒューズイネーブル信号ＮＯＴ＿ＦＵＳＥ＿ＥＮと、不良アドレス信号ＡＦ＿ＸＡ１３〜ＡＦ＿ＸＡ０とが供給される。図２６に示すヒューズセットにおいては、ＴＲＵＥヒューズイネーブル信号ＴＲＵＥ＿ＦＵＳＥ＿ＥＮがハイレベルで供給された場合、アンチヒューズ素子はハイレベル信号となる。一方、図２６に示すヒューズセットにおいては、ＮＯＴヒューズイネーブル信号がハイレベルで供給された場合、アンチヒューズ素子は、ロー状態となる。

以上のように、本実施形態に係る半導体装置１においては、救済対象の不良アドレスを時分割して切断する。その際、本実施形態に係る半導体装置１においては、切断するアドレス数が少なくなるようにアンチヒューズ素子を選択可能である、冗長回路を用いる。その結果、本実施形態に係る半導体装置１においては、救済対象の不良アドレスを時分割して切断する場合、１回に切断するアンチヒューズ素子数の上限を低減することができる。従って、本実施形態に係る半導体装置１は、効率的に不良メモリセルを救済することができる。

また、本実施形態に係る半導体装置１においては、アンチヒューズ素子の切断のタイミングを変更せずに、切断するアンチヒューズ素子数の上限を低減することができる。そのため、本実施形態に係る半導体装置１においては、他社の提案する、アンチヒューズ素子の切断のタイミングであっても、上記の効果を奏することができる。従って、本実施形態に係る半導体装置１は、アンチヒューズ素子を切断することの成功率の向上、及び切断時間の短縮に寄与する。

なお、上記した実施形態では、プログラム素子として、アンチヒューズ素子を例示して説明した。しかし、これは、本発明の対象を、アンチヒューズ素子に限定する趣旨でない。例えば、プログラム素子は、メタルヒューズ、ポリシリヒューズ等であってもよい。

また、上記した実施形態では、半導体装置として、ＤＲＡＭを例示して説明した。しかし、これは、本発明の対象をＤＲＡＭに限定する趣旨ではない。プログラム素子を用いて、不良メモリセルを救済できる構成であれば、本発明は、ＳＲＡＭ（Static Random Access Memory）、ＲＯＭ（Read Only Memory）等、その他の半導体装置にも適用可能である。

また、上記した実施形態においては、不良アドレスが１６ビットであり、判定閾値が８ビット、及び３ビットとする場合を例示して説明した。しかし、これは、本発明をこれらのビット数に限定する趣旨ではない。回路構成を変更することで、異なる判定閾値においても、本発明を適用可能であることは勿論である。

なお、引用した上述の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１、１０００ 半導体装置
１１ａ クロックパッド
１１ｂ クロックパッド
１１ｃ クロックイネーブルパッド
１２ａ〜１２ｅ コマンドパッド
１３＿０〜１３＿ｎ アドレスパッド
２１ クロック発生回路
３１ コマンドデコーダ
３２ 制御ロジック
４１ Ｘ系制御回路
５１ Ｙ系制御回路
６１ モードレジスタ
７０ メモリセルアレイ
７１ Ｘデコーダ
７２ Ｙデコーダ
７３ データアンプ
７４ ラッチ回路
７５ データ入出力部
８０ タイミング制御部
９０ ＡＦ用制御回路
１００ 電源制御回路
２１０ ＳＴＯＲＥ回路群
３１０ ＬＯＡＤ回路群
４０１ バンクアドレスレジスタ
４０２ Ｘアドレスレジスタ
４０３ Ｙアドレスレジスタ
５００ テスト回路
５０１ 不良アドレス判定回路
６００ ＡＦ用データレジスタ
９０１、１００１ アドレスシリアル変換回路
９０２、１００２ ビット判定回路
９０３、１００３ 選択制御回路
９１０１ カウンター回路
９１０２ シフトレジスター回路
９１０３、９４７４〜９４７６ クロックドインバータ回路
９１０４ ディレイライン
９１０５、９１０６、９１５２、９１５３、９２１８、９２１９、９２６１、９２６２、９４７１、９４７２、９４８１、９４８２ ＡＮＤ回路
９２１０、９４７３ インバータ回路
９２１１〜９２１４、９２６３〜９２６５ ＪＫＦＦ回路
９２１５〜９２１７、９２３０〜９２３８、９２６６〜９２７１ ＮＡＮＤ回路
９２３９ ＮＯＲ回路
ＳＷ１ スイッチ

Claims (16)

1. 不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力するアドレスシリアル変換回路と、
   前記アドレスシリアル変換信号が供給され、供給された前記アドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントし、前記ハイレベル回数が所定の判定閾値を超えるか否かを、ビット判定結果信号として出力するビット判定回路と、
   前記ビット判定結果信号に基づいて、切断するプログラム素子を選択する選択制御回路と、
   を備える半導体装置。
2. 前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断する、請求項１に記載の半導体装置。
3. 前記プログラム素子を切断するための電圧を出力する内部電源と、
   前記内部電源を制御する電源制御回路と、
   を備え、
   前記電源制御回路は、前記ビット判定結果信号に応じて、前記内部電源の電圧を制御する、請求項１又は２に記載の半導体装置。
4. 前記ビット判定回路は、２以上の前記各判定閾値に対応する、２以上の前記ビット判定結果信号を出力し、
   前記電源制御回路は、２以上の前記ビット判定結果信号のうち、ハイレベルである前記ビット判定結果信号に応じて、前記内部電源の電圧を制御する、請求項３に記載の半導体装置。
5. 前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上であるか否かに基づいて、切断する前記プログラム素子の優先順位を決定する、請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を優先し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を優先する、請求項１乃至５のいずれか一に記載の半導体装置。
7. 前記選択制御回路は、前記不良アドレス信号が供給されるとともに、前記ハイレベル回数が、前記判定閾値以上であるか否かに応じて、切断する前記プログラム素子、及び当該プログラム素子に格納する不良アドレスのデータを変更する、請求項１乃至６のいずれか一に記載の半導体装置。
8. 前記選択制御回路は、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断するとともに、不良アドレス信号を反転して、当該切断する前記プログラム素子に供給する、請求項１乃至７のいずれか一に記載の半導体装置。
9. 前記選択制御回路は、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断するとともに、不良アドレス信号の値を当該切断するプログラム素子に供給する、請求項１乃至８のいずれか一に記載の半導体装置。
10. 前記選択制御回路は、時分割して、前記プログラム素子を切断するとともに、切断する前記プログラム素子の総数に応じて、前記プログラム素子を切断する各タイミングでの、切断する前記プログラム素子数を変更する、請求項１乃至９のいずれか一に記載の半導体装置。
11. 電圧が印加されることによって前記不良アドレスのデータを格納する、１又は２以上の前記プログラム素子を含む冗長回路を備える、請求項１乃至１０に記載の半導体装置。
12. 不良アドレス信号をシリアル変換し、アドレスシリアル変換信号として出力するシリアル変換工程と、
    前記アドレスシリアル変換信号が供給され、供給された前記アドレスシリアル変換信号が、ハイレベルである回数を、ハイレベル回数としてカウントし、前記ハイレベル回数が所定の判定閾値を超えるか否かを、ビット判定結果信号として出力するビット判定工程と、
    前記ビット判定結果信号に基づいて、切断するプログラム素子を選択する選択制御工程と、
    を備える半導体装置の制御方法。
13. 前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を切断し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を切断する、請求項１２に記載の半導体装置の制御方法。
14. 前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上であるか否かに基づいて、切断する前記プログラム素子の優先順位を決定する、請求項１２又は１３に記載の半導体装置の制御方法。
15. 前記選択制御工程において、前記ハイレベル回数が、前記判定閾値以上である場合、ＮＯＴ側極性の前記プログラム素子を優先し、前記ハイレベル回数が、前記判定閾値未満である場合、ＴＲＵＥ側極性の前記プログラム素子を優先する、請求項１２乃至１４のいずれか一に記載の半導体装置の制御方法。
16. 前記選択制御工程において、時分割して、前記プログラム素子を切断するとともに、切断する前記プログラム素子の総数に応じて、前記プログラム素子を切断する各タイミングでの、切断する前記プログラム素子数を変更する、請求項１２乃至１５のいずれか一に記載の半導体装置の制御方法。

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