JP2006179114A - 半導体装置及びヒューズ回路選択方法 - Google Patents

Abstract

【課題】 半導体装置に用いるプログラムヒューズの切断数を削減する。
【解決手段】 それぞれ複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶するヒューズ回路１１及び全反転ヒューズ回路１２を備え、ヒューズ回路１１と全反転ヒューズ回路１２は、同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されている。このように、同じアドレスであっても、プログラムヒューズの切断パターンが複数種類存在することから、使用するヒューズ回路を適切に選択することにより、切断すべきヒューズ素子の数を全体として削減することが可能となる。これにより、半導体装置の製造コストを低減することができるとともに、半導体装置の信頼性を高めることが可能となる。
【選択図】 図１

Description

本発明は半導体装置に関し、特に、欠陥アドレスなどを記憶するためのヒューズ回路を備えた半導体装置に関する。また、本発明はヒューズ回路選択方法に関し、半導体装置に含まれる複数のヒューズ回路に欠陥アドレスなどをそれぞれ記憶させる場合において、実際に使用すべきヒューズ回路を選択する方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。

ヒューズ回路の構成としては、特許文献１及び２に記載されているように、記憶すべきアドレスを構成する各ビットに対して一対（２つ）のプログラムヒューズを割り当て、そのいずれか一方を切断することによって所望のアドレスを記憶する方式が知られている。しかしながら、この方式では、各ビットに対して２つのプログラムヒューズが必要であることから、チップ上に非常に多くのプログラムヒューズを用意する必要があり、その結果ヒューズ回路が占める回路面積が大きくなるという問題があった。

また、プログラムヒューズの切断は、通常、レーザビームの照射によって行われるが、この方式では、各ビットに対して必ず１つのプログラムヒューズを切断しなければならない。このため、切断すべきプログラムヒューズの数が比較的多くなり、その結果、ヒューズの切断工程に要する時間が長くなることから、製造効率が低下するという問題があった。また、切断すべきプログラムヒューズの数が多いとヒューズ切断装置の寿命が短くなり、半導体装置の製造コストを増大させてしまうという問題もあった。さらに、ヒューズ切断装置による切断成功率は必ずしも１００％ではないことから、切断すべきプログラムヒューズの数が多くなると、その分、切断エラーによる製品不良が発生する確率が高まり、最終製品である半導体装置の信頼性を損ねるという問題も生じ得る。

これに対し、特許文献３に記載されているように、記憶すべきアドレスを構成する各ビットに対して１つのプログラムヒューズを割り当てる方式も知られている。この方式では、排他的論理和回路（ＥＸＯＲ）や排他的非論理和回路（ＥＸＮＯＲ）などを用いて、プログラムヒューズに記憶された論理値とアクセスにより与えられたビットの論理値との一致又は不一致を検出し、全ビットが一致（又は全ビットが不一致）である場合に、記憶されたアドレスとアクセスにより与えられたアドレスとの一致（ＨＩＴ）を検出する。
特開平９−６９２９９号公報 特開平６−４４７９５号公報 特開平６−１１９７９６号公報

このように、特許文献３に記載された方式によれば、切断すべきプログラムヒューズの数を、特許文献１及び２に記載された方式に比べて大幅に削減することが可能となる。しかしながら、実際に切断すべきプログラムヒューズの数は、記憶するアドレスのビット構成に強く依存することから、必ずしも切断数を大幅に削減できるわけではなかった。

したがって、本発明の目的は、切断すべきプログラムヒューズの数を削減することにより半導体装置の製造効率を高め、半導体装置の製造コストを低減することが可能な半導体装置及びヒューズ回路選択方法を提供することである。

本発明による半導体装置は、それぞれ複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する複数のヒューズ回路を備え、前記複数のヒューズ回路の少なくとも２つは、同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されていることを特徴とする。

本発明によれば、同じアドレスであっても、プログラムヒューズの切断パターンが複数種類存在することから、使用するヒューズ回路を適切に選択することにより、切断すべきヒューズ素子の数を全体として削減することが可能となる。これにより、半導体装置の製造コストを低減することができるとともに、半導体装置の信頼性を高めることが可能となる。

複数のヒューズ回路は、複数のプログラムヒューズの切断パターンによって記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、一致検出部を活性化させる手段とをそれぞれ備えていることが好ましい。活性化させる手段としては、切断により対応する一致検出部を活性化させるイネーブルヒューズを用いても構わないし、複数のプログラムヒューズの少なくとも一つが切断されていることに応答して、一致検出部を活性化させる使用判定部を用いても構わない。後者の方法によれば、イネーブルヒューズが不要である。このため、半導体装置全体としてヒューズ素子の数を削減することができるとともに、切断すべきヒューズ素子の数を全体としてより削減することが可能となる。

また、本発明の一側面によるヒューズ回路選択方法は、複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された複数タイプのヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、所定のアドレスを記憶させる場合に必要なプログラムヒューズの切断数を、前記ヒューズ回路のタイプごとにカウントする第１のステップと、より少ない切断数にて前記所定のアドレスを記憶可能なヒューズ回路を、前記所定のアドレス用のヒューズ回路として優先的に割り当てる第２のステップとを備えることを特徴とする。

また、本発明の他の側面によるヒューズ回路選択方法は、複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、記憶すべきアドレスを構成するビットの少なくとも一部のビットに関して、前記一方の論理値を持つビットと前記他方の論理値を持つビットのいずれが多いかを判断し、前記一方の論理値を持つビットの方が多い場合には前記第１のタイプのヒューズ回路を選択し、前記他方の論理値を持つビットの方が多い場合には前記第２のタイプのヒューズ回路を選択することを特徴とする。

これら本発明の方法によれば、切断すべきヒューズ素子の数を抑制することができるので、半導体装置の製造コストを低減することができるとともに、半導体装置の信頼性を高めることが可能となる。

このように、本発明によれば、切断すべきプログラムヒューズの数を削減することができることから、半導体装置の製造効率を高め、半導体装置の製造コストを低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施形態による半導体装置１０の構成を模式的に示す略平面図である。

本実施形態による半導体装置１０は、図示しない主回路の他、ヒューズ回路１１及び全反転ヒューズ回路１２をそれぞれ複数個備えている。主回路の種類については特に限定されず、ＤＲＡＭ等のメモリ系回路であっても構わないし、ＣＰＵ等のロジック系回路であっても構わない。本実施形態では、ヒューズ回路１１と全反転ヒューズ回路１２は同数設けられている。

図２は、ヒューズ回路１１の回路図である。

図２に示すように、ヒューズ回路１１は、複数の記憶回路ＦＬ１〜ＦＬｎからなる記憶回路群２１と、記憶回路群２１に記憶されたアドレスと選択された（アクセスが要求された）アドレスとの一致を検出する一致検出部２２と、当該ヒューズ回路１１の使用の有無を記憶するイネーブル回路２４によって構成されている。

記憶回路群２１を構成するｎ個の記憶回路ＦＬ１〜ＦＬｎは、記憶すべきアドレスの各ビットにそれぞれ対応している。したがって、１つの記憶回路群２１によって記憶可能なアドレスは１つである。記憶回路ＦＬ１〜ＦＬｎの具体的な回路構成としては、これに含まれるプログラムヒューズの切断の有無によって各出力Ｆ１〜Ｆｎをハイレベル又はローレベルに固定可能である限り特に限定されないが、一例として、図３に示す回路を用いることが可能である。

図３は、記憶回路ＦＬ１の具体的な回路構成の一例を示す回路図である。

図３に示すように、記憶回路ＦＬ１は、電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続されたプログラムヒューズ３１及びＮチャンネルＭＯＳトランジスタ３２と、同じく電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続されたＰチャンネルＭＯＳトランジスタ３３及びＮチャンネルＭＯＳトランジスタ３４とを備えており、プログラムヒューズ３１とトランジスタ３２との接続点Ａがトランジスタ３３，３４のゲート電極に共通接続され、トランジスタ３３とトランジスタ３４との接続点Ｂ（出力端）がトランジスタ３２のゲート電極に接続された構成を有している。かかる構成により、プログラムヒューズ３１が切断されている場合には、接続点Ａの電位がローレベルとなることから、出力端である接続点Ｂはトランジスタ３３を介して電源電位ＶＤＤに接続されるので、出力Ｆ１はハイレベルに固定される。逆に、プログラムヒューズ３１が切断されていない場合には、接続点Ａの電位がハイレベルとなることから、出力端である接続点Ｂはトランジスタ３４を介して接地電位ＧＮＤに接続されるので、出力Ｆ１はローレベルに固定される。尚、他の記憶回路ＦＬ２〜ＦＬｎについても、図３に示す回路と同様の回路を用いることができる。プログラムヒューズ３１の切断は、ヒューズ切断装置を用いてレーザビームを照射することによって行うことが可能である。

ヒューズ回路１１に含まれる各記憶回路ＦＬ１〜ＦＬｎに論理値「１」を記憶させる場合には、対応するプログラムヒューズ３１を切断し、論理値「０」を記憶させる場合には、対応するプログラムヒューズ３１を未切断のままとする。これにより、記憶回路ＦＬ１〜ＦＬｎのうち、論理値「１」を記憶した記憶回路の出力はハイレベルとなり、論理値「０」を記憶した記憶回路の出力はローレベルとなる。

一致検出部２２は、図２に示すように、記憶回路ＦＬ１〜ＦＬｎにそれぞれ対応して設けられた排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎと、タイミング信号Ｓ２に応答してプリチャージ配線ＬＡ及び引き抜き配線ＬＢを充電するプリチャージ回路４０と、プリチャージ配線ＬＡ及び引き抜き配線ＬＢ間に並列に設けられた引き抜きトランジスタＴｒ１〜Ｔｒｎ及びイネーブルトランジスタＴｒＥと、プリチャージ配線ＬＡに接続された出力回路５０とを備えている。以下、一致検出部２２に含まれる各要素の構成について、具体的に説明する。

まず、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎは、上述の通り、記憶回路ＦＬ１〜ＦＬｎにそれぞれ対応して設けられており、対応する記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、選択されたアドレスを構成するビット信号Ａ１〜Ａｎをそれぞれ受け、その排他的論理和信号である一致信号ＯＵＴ１〜ＯＵＴｎをそれぞれ出力する回路である。したがって、各排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎは、出力Ｆ１〜Ｆｎとそれぞれ対応するビット信号Ａ１〜Ａｎの論理値が一致する場合には、対応する一致信号ＯＵＴ１〜ＯＵＴｎをローレベルとし、論理値が一致しない場合には、対応する一致信号ＯＵＴ１〜ＯＵＴｎをハイレベルとする。

プリチャージ回路４０は、ＰチャンネルＭＯＳトランジスタ４１，４２と、ＮチャンネルＭＯＳトランジスタ４３によって構成されており、トランジスタ４１のドレインはプリチャージ配線ＬＡに接続され、トランジスタ４２，４３の接続点は引き抜き配線ＬＢに接続されている。各トランジスタ４１〜４３のゲート電極にはタイミング信号Ｓ２が共通に供給されており、このため、タイミング信号Ｓ２がローレベルとなると、プリチャージ配線ＬＡ及び引き抜き配線ＬＢがいずれも電源電位ＶＤＤまで充電され、タイミング信号Ｓ２がハイレベルとなると、引き抜き配線ＬＢが接地電位ＧＮＤに接続される。

引き抜きトランジスタＴｒ１〜Ｔｒｎ及びイネーブルトランジスタＴｒＥは、上述の通り、プリチャージ配線ＬＡ及び引き抜き配線ＬＢ間に並列に設けられており、引き抜きトランジスタＴｒ１〜Ｔｒｎのゲート電極には、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎからの一致信号ＯＵＴ１〜ＯＵＴｎがそれぞれ供給される。したがって、一致信号ＯＵＴ１〜ＯＵＴｎの少なくとも１つがハイレベルであれば、プリチャージ配線ＬＡと引き抜き配線ＬＢは短絡されることになる。また、イネーブルトランジスタＴｒＥのゲート電極にはイネーブル信号ＳＥが供給されており、このため、イネーブル信号ＳＥがハイレベルである場合においても、プリチャージ配線ＬＡと引き抜き配線ＬＢは短絡されることになる。イネーブル信号ＳＥは、後述するイネーブル回路２４によって生成される信号である。

出力回路５０は、直列接続されたＰチャンネルＭＯＳトランジスタ５１及びＮチャンネルＭＯＳトランジスタ５２，５３と、ラッチ回路５４によって構成されており、トランジスタ５１とトランジスタ５２の接続点がラッチ回路５４に接続されている。トランジスタ５１，５３のゲート電極には、タイミング信号Ｓ１及びタイミング信号Ｓ３がそれぞれ供給される。一方、トランジスタ５２のゲート電極はプリチャージ配線ＬＡに接続されている。かかる構成により、タイミング信号Ｓ１がローレベルとなると、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルとなる。また、プリチャージ配線ＬＡがハイレベルとなっている状態でタイミング信号Ｓ３がハイレベルとなると、ラッチ回路５４の出力であるヒット信号ＨＩＴはハイレベルとなり、ＨＩＴした旨が報知される。

イネーブル回路２４は、図２に示すように、記憶回路ＦＬＥと、記憶回路ＦＬＥの出力を反転させるインバータＩＮＶによって構成される。記憶回路ＦＬＥの具体的な回路構成は、他の記憶回路ＦＬ１〜ＦＬｎと全く同じ回路構成であり、これに含まれるプログラムヒューズが「イネーブルヒューズ」として用いられる点においてのみ異なる。つまり、ヒューズ回路１１を使用状態（ＨＩＴ検出動作を行う状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを切断し、ヒューズ回路１１を不使用状態（ＨＩＴ検出動作を行わない状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを未切断のままにしておく。これにより、記憶回路ＦＬＥに含まれるイネーブルヒューズが切断されている場合にはイネーブル信号ＳＥはローレベルとなり、逆に、イネーブルヒューズが切断されていない場合にはイネーブル信号ＳＥはハイレベルとなる。

イネーブル信号ＳＥはローレベルが活性状態であり、この場合、一致検出部２２が活性化される。イネーブル信号ＳＥがローレベルであると、イネーブルトランジスタＴｒＥは常にオフ状態に維持されることから、一致検出部２２による一致検出動作が可能な状態となる。このような状態は、当該ヒューズ回路１１が「使用状態」であることを意味する。つまり、「一致検出部２２が活性化される」とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとの一致検出動作を行うことが可能な状態とされることを意味する。逆に、イネーブル信号ＳＥがハイレベルであると、イネーブルトランジスタＴｒＥは常にオン状態に維持されることから、一致検出部２２による一致検出動作が無効化された状態となる。このような状態は、当該ヒューズ回路１１が「不使用状態」であることを意味する。つまり、「一致検出部２２が非活性化される」とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとの一致検出動作が無効化されることを意味する。

以上が、ヒューズ回路１１の具体的な回路構成である。次に、全反転ヒューズ回路１２の回路構成について説明する。

図４は、全反転ヒューズ回路１２の回路図である。

図４に示すように、全反転ヒューズ回路１２は、図２に示したヒューズ回路１１に含まれる排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎに置き換えられた構成を有している。その他の構成はヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。

全反転ヒューズ回路１２に所望のアドレスを記憶させる場合、当該アドレスを構成する各ビットの論理値を全て反転させて記憶させる必要がある。つまり、全反転ヒューズ回路１２に含まれる各記憶回路ＦＬ１〜ＦＬｎに論理値「１」を記憶させる場合には、対応するプログラムヒューズ３１を未切断の状態とし、論理値「０」を記憶させる場合には、対応するプログラムヒューズ３１を切断する。これにより、全反転ヒューズ回路１２では、記憶回路ＦＬ１〜ＦＬｎのうち、論理値「１」を記憶した記憶回路の出力はローレベルとなり、論理値「０」を記憶した記憶回路の出力はハイレベルとなる。

かかる構成により、全反転ヒューズ回路１２では、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとが不一致である場合に、一致信号ＯＵＴ１〜ＯＵＴｎがローレベルに活性化される。これにより、全反転ヒューズ回路１２もヒューズ回路１１とほぼ同じ動作を行うことが可能である。

このように、ヒューズ回路１１と全反転ヒューズ回路１２とは、同じ切断パターンで互いに異なるアドレスを記憶可能に構成されている。

次に、ヒューズ回路１１，１２の動作について、図５〜図７のフローチャートを参照しながらより詳細に説明する。

図５は、使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。

まず、初期状態においてはタイミング信号Ｓ１〜Ｓ３は全てローレベルであり、このため、プリチャージ配線ＬＡ及び引き抜き配線ＬＢはいずれもハイレベルにプリチャージされている。また、ヒット信号ＨＩＴもローレベルに固定される。

ここで、時刻ｔ０においてアクセスが要求されたアドレス（Ａ１〜Ａｎからなるｎビット構成）が変化し、さらに、時刻ｔ１、ｔ２においてそれぞれタイミング信号Ｓ１、Ｓ２がハイレベルに変化すると、トランジスタ４３がオンするため、引き抜き配線ＬＢの電位がローレベルに変化する。このとき、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとが「全て」一致すれば、一致信号ＯＵＴ１〜ＯＵＴｎは「全て」ローレベルとなる。また、イネーブルヒューズが切断されている状態では、イネーブル信号ＳＥはローレベルに維持されている。この条件が揃うと、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間に設けられたトランジスタが全てオフ状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化せず、ハイレベルのプリチャージ状態が維持されることになる。これにより、トランジスタ５２はオン状態に維持される。

そして、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化すると、トランジスタ５３もオンすることから、ラッチ回路５４の入力端はトランジスタ５２，５３を介して接地電位ＧＮＤに接続される。これにより、出力であるヒット信号ＨＩＴはハイレベルに変化し、ＨＩＴした旨が報知される。

以上が、使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出した場合の動作である。

図６は、使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。

時刻ｔ２までの動作は、図５のタイミングチャートに示した動作と同じであるが、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これに応答して引き抜き配線ＬＢの電位がローレベルに変化した後の動作が図５のタイミングチャートに示した動作と異なる。すなわち、ＨＩＴを検出しなかった場合とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎの少なくとも一部が不一致であることを意味することから、一致信号ＯＵＴ１〜ＯＵＴｎの少なくとも一つはハイレベルとなる。このため、引き抜きトランジスタＴｒ１〜Ｔｒｎの少なくとも一つがオン状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化し、トランジスタ５２はオフ状態となる。

したがって、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持される。すなわち、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。

以上が、使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出しなかった場合の動作である。

図７は、不使用状態（イネーブルヒューズが切断されていない状態）における動作を示すタイミングチャートである。

イネーブルヒューズが切断されていない状態では、イネーブル信号ＳＥはハイレベルに維持されている。これにより、イネーブルトランジスタＴｒＥがオン状態となっていることから、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これにより引き抜き配線ＬＢの電位がローレベルに変化すると、引き抜きトランジスタＴｒ１〜Ｔｒｎのオン／オフとは関係なく、プリチャージ配線ＬＡの電位は必ずローレベルに変化する。

これにより、トランジスタ５２は必ずオフ状態となることから、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持され、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。

以上が、不使用状態（イネーブルヒューズが切断されていない状態）における動作である。

次に、本実施形態による半導体装置１０において、使用するヒューズ回路を決定する方法について説明する。

図８は、使用するヒューズ回路を決定する好ましい方法を説明するためのフローチャートである。

まず、記憶させたいアドレスのビット構成を解析し（ステップＳ１０）、論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断する（ステップＳ１１）。その結果、論理値が「０」であるビットの方が多ければ、ヒューズ回路１１を選択し（ステップＳ１２）、論理値が「１」であるビットの方が多ければ、ヒューズ回路１２を選択する（ステップＳ１３）。そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ１４）、他に記憶させるアドレスが残っていれば（ステップＳ１４：ＹＥＳ）ステップＳ１０に戻り、他に記憶させるアドレスが残っていなければ（ステップＳ１４：ＮＯ）、一連の処理を終了する。これら一連の処理は、半導体テスタより得られるデータなどに基づき、コンピュータを用いたソフトウェア処理によって実行することができる。そして、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。

この方法によれば、ヒューズ回路１１，１２に含まれるプログラムヒューズの切断数は、必ず全数（ｎ本）の半分以下（ｎ／２本以下）となる。つまり、プログラムヒューズの切断数を削減することができ、その結果、半導体装置１０の製造コストをより低減することが可能となるとともに、最終製品である半導体装置１０のより信頼性をより高めることが可能となる。尚、ステップＳ１４において、論理値が「０」であるビットと論理値が「１」であるビットの数が等しいと判断された場合には、ヒューズ回路１１，１２のいずれを選択してもよく、例えば、ＭＳＢやＭＬＢの論理値によって判断すればよい。また、ステップＳ１４による判断の結果、選択したヒューズ回路１１，１２の一方に空きがない場合には、代わりに、ヒューズ回路１１，１２の他方を選択すれば良い。

以上説明したように、本実施形態では、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎによって一致を検出するヒューズ回路１１と、排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎによって一致を検出する全反転ヒューズ回路１２を混在させていることから、図８に示した方法によって使用するヒューズ回路を決定することにより、切断すべきプログラムヒューズの数を削減することが可能となる。

尚、ヒューズ回路１１の数と全反転ヒューズ回路１２の数が同数であることは必須でなく、両者の数に差を設けても構わない。但し、図８に示した方法によって使用するヒューズ回路を決定する場合には、両者の数をほぼ同数とすることにより、ヒューズ回路１１，１２の一方に空きがなくなる可能性を減らすことが可能となる。

次に、本発明の第２の実施形態について説明する。

図９は、本発明の第２の実施形態による半導体装置８０の構成を模式的に示す略平面図である。

本実施形態による半導体装置８０は、図示しない主回路の他、ヒューズ回路１３及び全反転ヒューズ回路１４をそれぞれ複数個備えている。本実施形態においても、ヒューズ回路１３と全反転ヒューズ回路１４は同数設けられている。

図１０は、ヒューズ回路１３の回路図である。

図１０に示すように、ヒューズ回路１３は、図２に示したヒューズ回路１１に含まれるイネーブル回路２４を使用判定部２３に置き換えた構成を有している。その他の構成はヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。

使用判定部２３は、図１０に示すように、タイミング信号Ｓ１に応答してプリチャージ配線ＬＣ及び引き抜き配線ＬＤを充電するプリチャージ回路６０と、プリチャージ配線ＬＣ及び引き抜き配線ＬＤ間に並列に設けられた引き抜きトランジスタＴｒＦ１〜ＴｒＦｎと、プリチャージ配線ＬＣに接続されたバイアス回路７０とを備えている。プリチャージ配線ＬＣの電位は、そのままイネーブル信号ＳＥとして用いられる。以下、使用判定部２３に含まれる各要素の構成について、具体的に説明する。

まず、プリチャージ回路６０は、一致検出部２２に含まれるプリチャージ回路４０と同様の構成を有している。つまり、ＰチャンネルＭＯＳトランジスタ６１，６２と、ＮチャンネルＭＯＳトランジスタ６３によって構成され、トランジスタ６１のドレインはプリチャージ配線ＬＣに接続され、トランジスタ６２，６３の接続点は引き抜き配線ＬＤに接続されている。但し、各トランジスタ６１〜６３のゲート電極には、タイミング信号Ｓ２ではなくタイミング信号Ｓ１が共通に供給されており、このため、タイミング信号Ｓ１がローレベルとなると、プリチャージ配線ＬＣ及び引き抜き配線ＬＤがいずれも電源電位ＶＤＤまで充電され、タイミング信号Ｓ１がハイレベルとなると、引き抜き配線ＬＤが接地電位ＧＮＤに接続される。

引き抜きトランジスタＴｒＦ１〜ＴｒＦｎは、上述の通り、プリチャージ配線ＬＣ及び引き抜き配線ＬＤ間に並列に設けられており、これら引き抜きトランジスタＴｒＦ１〜ＴｒＦｎのゲート電極には、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎがそれぞれ供給される。したがって、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎの少なくとも１つがハイレベルであれば、つまり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の少なくとも一つが切断されていれば、プリチャージ配線ＬＣと引き抜き配線ＬＤとは常に短絡された状態となる。逆に、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎが全てローレベルであれば、つまり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の全てが未切断であれば、プリチャージ配線ＬＣと引き抜き配線ＬＤが短絡されることはない。

バイアス回路７０は、電源電位ＶＤＤとプリチャージ配線ＬＣ間に接続されたＰチャンネルＭＯＳトランジスタ７１と、入力端がプリチャージ配線ＬＣに接続され、出力端がトランジスタ７１のゲート電極に接続されたインバータ７２によって構成されている。かかる構成により、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の全てが未切断である場合、プリチャージ配線ＬＣのプリチャージ状態（ハイレベル）が確実に維持されることになる。このため、外部からノイズ等が侵入した場合であっても、イネーブル信号ＳＥが誤ってローレベルに変化することがなく、常にハイレベルに維持される。イネーブル信号ＳＥはローレベルが活性状態であり、後述するように、イネーブル信号ＳＥがローレベルに変化すると一致検出部２２が活性化される。

以上が、ヒューズ回路１３の具体的な回路構成である。次に、全反転ヒューズ回路１４の回路構成について説明する。

図１１は、全反転ヒューズ回路１４の回路図である。

図１１に示すように、全反転ヒューズ回路１４は、図４に示した全反転ヒューズ回路１２に含まれるイネーブル回路２４を使用判定部２３に置き換えた構成を有している。その他の構成は全反転ヒューズ回路１２と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。全反転ヒューズ回路１４に所望のアドレスを記憶させる場合、全反転ヒューズ回路１２に記憶させる場合と同様、当該アドレスを構成する各ビットの論理値を全て反転させて記憶させる必要がある。また、使用判定部２３の構成は、ヒューズ回路１３に含まれる使用判定部２３と同一である。

このように、本実施形態において用いられるヒューズ回路１３，１４では、使用判定部２３によってイネーブル信号ＳＥが生成される。イネーブル信号ＳＥは、上記の説明から明らかなとおり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されていれば、プリチャージ配線ＬＣと引き抜き配線ＬＤとの短絡によって活性化され（ＳＥ＝ローレベル）、逆に、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断であれば、非活性状態が維持される（ＳＥ＝ハイレベル）。

ここで、「記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されている状態」とは、当該ヒューズ回路１３，１４が使用状態（ＨＩＴ検出動作を行う状態）であることを意味し、「記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断である状態」とは、当該ヒューズ回路１３，１４が不使用状態（ＨＩＴ検出動作を行わない状態）であることを意味する。このように、ヒューズ回路１３，１４では、イネーブルヒューズの切断の有無ではなく、プログラムヒューズ３１自体の切断の有無によって、使用状態又は不使用状態の判定を行っているのである。

このように、ヒューズ回路１３と全反転ヒューズ回路１４についても、同じ切断パターンで互いに異なるアドレスを記憶可能に構成されている。

次に、ヒューズ回路１３，１４の動作について、図１２〜図１４のフローチャートを参照しながらより詳細に説明する。

図１２は、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。

まず、初期状態においてはタイミング信号Ｓ１〜Ｓ３は全てローレベルであり、このため、プリチャージ配線ＬＡ，ＬＣ及び引き抜き配線ＬＢ，ＬＤはいずれもハイレベルにプリチャージされている。また、ヒット信号ＨＩＴもローレベルに固定される。

ここで、時刻ｔ０においてアクセスが要求されたアドレス（Ａ１〜Ａｎからなるｎビット構成）が変化し、さらに、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化すると、トランジスタ６３がオンするため、引き抜き配線ＬＤの電位がローレベルに変化する。さらに、使用状態（ＨＩＴ検出動作を行う状態）においては、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されていることから、引き抜きトランジスタＴｒＦ１〜ＴｒＦｎの少なくとも１つがオンしているはずである。このため、プリチャージ配線ＬＣの電位もローレベルに変化する。プリチャージ配線ＬＣの電位はそのままイネーブル信号ＳＥとして用いられ、イネーブルトランジスタＴｒＥのゲート電極に供給されることから、イネーブルトランジスタＴｒＥはオフ状態となる。すなわち、一致検出部２２が活性化された状態となる。

次に、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化すると、トランジスタ４３がオンするため、引き抜き配線ＬＢの電位がローレベルに変化する。このとき、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとが「全て」一致すれば、一致信号ＯＵＴ１〜ＯＵＴｎは「全て」ローレベルとなる。この条件が揃うと、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間に設けられたトランジスタが全てオフ状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化せず、ハイレベルのプリチャージ状態が維持されることになる。これにより、トランジスタ５２はオン状態に維持される。

そして、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化すると、トランジスタ５３もオンすることから、ラッチ回路５４の入力端はトランジスタ５２，５３を介して接地電位ＧＮＤに接続される。これにより、出力であるヒット信号ＨＩＴはハイレベルに変化し、ＨＩＴした旨が報知される。

以上が、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作である。

図１３は、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。

時刻ｔ２までの動作は、図１２のタイミングチャートに示した動作と同じであるが、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これに応答して引き抜き配線ＬＢの電位がローレベルに変化した後の動作が図１２のタイミングチャートに示した動作と異なる。すなわち、ＨＩＴを検出しなかった場合とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎの少なくとも一部が不一致であることを意味することから、一致信号ＯＵＴ１〜ＯＵＴｎの少なくとも一つはハイレベルとなる。このため、引き抜きトランジスタＴｒ１〜Ｔｒｎの少なくとも一つがオン状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化し、トランジスタ５２はオフ状態となる。

したがって、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持される。すなわち、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。

以上が、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作である。

図１４は、不使用状態（ＨＩＴ検出動作を行わない状態）における動作を示すタイミングチャートである。

時刻ｔ１までの動作は、図１２及び図１３のタイミングチャートに示した動作と同じであるが、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化した後の動作が異なる。つまり、タイミング信号Ｓ１がハイレベルに変化したことに応答して引き抜き配線ＬＤの電位がローレベルに変化しても、不使用状態（ＨＩＴ検出動作を行わない状態）においては、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断の状態であることから、引き抜きトランジスタＴｒＦ１〜ＴｒＦｎの全てがオフ状態となっている。このため、プリチャージ配線ＬＣの電位はローレベルに変化せず、プリチャージ配線ＬＣの電位であるイネーブル信号ＳＥは、ハイレベルに維持される。これにより、イネーブルトランジスタＴｒＥがオン状態となり、一致検出部２２が非活性化される。

このように、不使用状態（ＨＩＴ検出動作を行わない状態）では、タイミング信号Ｓ２がハイレベルに変化する時刻ｔ２よりも前に、既にイネーブルトランジスタＴｒＥがオン状態となっていることから、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これにより引き抜き配線ＬＢの電位がローレベルに変化すると、引き抜きトランジスタＴｒ１〜Ｔｒｎのオン／オフとは関係なく、プリチャージ配線ＬＡの電位は必ずローレベルに変化する。

これにより、トランジスタ５２は必ずオフ状態となることから、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持され、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。

以上が、不使用状態（ＨＩＴ検出動作を行わない状態）における動作である。

このように、ヒューズ回路１３，１４では、イネーブルヒューズを用いることなく、使用状態（ＨＩＴ検出動作を行う状態）又は不使用状態（ＨＩＴ検出動作を行わない状態）の判別が行うことができる。そして、使用状態においては、複数のプログラムヒューズ３１の切断パターンによって記憶された所望のアドレスのＨＩＴ検出を行うことができ、不使用状態においては、ヒット信号ＨＩＴの活性化を確実に禁止することができる。このため、図２及び図４に示したヒューズ回路１１，１２に比べてヒューズ素子の数を１つ削減することが可能となるばかりでなく、ヒューズ回路１１，１２のようにイネーブルヒューズを切断する必要がなくなることから、切断すべきヒューズ素子の数を全体として削減することが可能となる。

尚、ヒューズ回路１３，１４には、イネーブルヒューズの代わりに使用判定部２３が設けられているが、現在の回路集積技術によれば、使用判定部２３が占有する回路面積はヒューズ素子１つ分の占有面積とほぼ同等か、それ以下である。しかも、ヒューズ素子は物理的な切断が必要であるため、その小型化が極めて困難であるのに対し、使用判定部２３はトランジスタの集合体であることから、回路集積技術の進歩により、今後よりいっそうの小型化が期待できる。

但し、ヒューズ回路１３は、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断状態である場合には自動的に「不使用状態」とみなされることから、全てのプログラムヒューズ３１を未切断とすることによって記憶される特定のアドレス、すなわち、全ビットの論理値が「０」であるアドレスについてＨＩＴ検出を行うことはできない。同様の理由から、全反転ヒューズ回路１４は全ビットの論理値が「１」であるアドレスについてＨＩＴ検出を行うことはできない。したがって、使用するヒューズ回路の決定に際しては、この点を考慮する必要がある。

図１５は、使用するヒューズ回路を決定する好ましい方法を説明するためのフローチャートである。

まず、記憶させたいアドレスのビット構成を解析し（ステップＳ２０）、全ビットの論理値が「０」であれば（ステップＳ２１：ＹＥＳ）、全反転ヒューズ回路１４を選択し（ステップＳ２４）、全ビットの論理値が「１」であれば（ステップＳ２２：ＹＥＳ）、ヒューズ回路１３を選択する（ステップＳ２５）。一方、全ビットの論理値が「０」及び全ビットの論理値が「１」のいずれでもない場合には（ステップＳ２１：ＮＯ，ステップＳ２２：ＮＯ）、論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断する（ステップＳ２３）。その結果、論理値が「０」であるビットの方が多ければ、ヒューズ回路１３を選択し（ステップＳ２５）、論理値が「１」であるビットの方が多ければ、全反転ヒューズ回路１４を選択する（ステップＳ２４）。そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ２６）、他に記憶させるアドレスが残っていれば（ステップＳ２６：ＹＥＳ）ステップＳ２０に戻り、他に記憶させるアドレスが残っていなければ（ステップＳ２６：ＮＯ）、一連の処理を終了する。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。

この方法によれば、全ビットの論理値が「０」又は「１」である場合を除き、記憶回路群２１に含まれるプログラムヒューズの切断数は、必ず全数（ｎ本）の半分以下（ｎ／２本以下）となる。つまり、プログラムヒューズの切断数を削減することができ、その結果、半導体装置８０の製造コストをより低減することが可能となるとともに、最終製品である半導体装置８０のより信頼性をより高めることが可能となる。尚、ステップＳ２６において、論理値が「０」であるビットと論理値が「１」であるビットの数が等しいと判断された場合には、ヒューズ回路１３及び全反転ヒューズ回路１４のいずれを選択してもよく、例えば、ＭＳＢやＭＬＢの論理値によって判断すればよい。また、ステップＳ２６による判断の結果、選択したヒューズ回路１３又は全反転ヒューズ回路１４に空きがない場合には、代わりに、他方のヒューズ回路を選択すれば良い。ここで、ヒューズ回路１３に空きがない場合には、論理値が「１」であるビットの多いアドレスを優先的に全反転ヒューズ回路１４に割り当てれば良く、全反転ヒューズ回路１４に空きがない場合には、論理値が「０」であるビットの多いアドレスを優先的にヒューズ回路１３に割り当てれば良い。

以上説明したように、本実施形態では、イネーブル回路２４の代わりに使用判定部２３を設けていることから、切断すべきヒューズ素子の数をより削減することが可能となる。これにより、半導体装置１０の製造コストをより低減することができるとともに、最終製品である半導体装置１０の信頼性をより高めることが可能となる。また、全体としてヒューズ素子の数も削減されることから、チップサイズをより縮小することも可能となる。

尚、ヒューズ回路１３の数と全反転ヒューズ回路１４の数が同数であることは必須でなく、両者の数に差を設けても構わない。但し、図１５に示した方法によって使用するヒューズ回路を決定する場合には、両者の数をほぼ同数とすることにより、ヒューズ回路１３及び全反転ヒューズ回路１４の一方に空きがなくなる可能性を減らすことが可能となる。

次に、本発明の第３の実施形態について説明する。

図１６は、本発明の第３の実施形態による半導体装置９０の構成を模式的に示す略平面図である。

本実施形態による半導体装置９０は、ヒューズ回路１３（図１０参照）と、全反転ヒューズ回路１４（図１１参照）と、上位反転ヒューズ回路１５と、下位反転ヒューズ回路１６とをそれぞれ複数個備えており、これら各ヒューズ回路１３〜１６は、互いに同数設けられている。

図１７は上位反転ヒューズ回路１５の回路図であり、図１８は下位反転ヒューズ回路１６の回路図である。

図１７及び図１８に示すように、上位反転ヒューズ回路１５及び下位反転ヒューズ回路１６は、いずれもヒューズ回路１３と全反転ヒューズ回路１４を合成したような回路構成を有している。具体的には、上位反転ヒューズ回路１５は、図１７に示すように、アドレスの上位ｎ／２ビットに関しては排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎが用いられ、アドレスの下位ｎ／２ビットに関しては排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが用いられている。逆に、下位反転ヒューズ回路１６は、図１８に示すように、アドレスの上位ｎ／２ビットに関しては排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが用いられ、アドレスの下位ｎ／２ビットに関しては排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎが用いられている。いずれのヒューズ回路も、その他の構成はヒューズ回路１３と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。

上位反転ヒューズ回路１５に所望のアドレスを記憶させる場合、当該アドレスを構成する上位ｎ／２ビットに関しては、その論理値を反転させて記憶させる必要がある。同様に、下位反転ヒューズ回路１６に所望のアドレスを記憶させる場合、当該アドレスを構成する下位ｎ／２ビットに関しては、その論理値を反転させて記憶させなければならない。

このように、ヒューズ回路１３、全反転ヒューズ回路１４、上位反転ヒューズ回路１５及び下位反転ヒューズ回路１６は、同じ切断パターンで互いに異なるアドレスを記憶可能に構成されている。

図１９は、本実施形態において、使用するヒューズ回路を決定する好ましい方法を説明するためのフローチャートである。

まず、記憶させたいアドレスのビット構成を解析し（ステップＳ３０）、全ビットの論理値が「０」であれば（ステップＳ３１：ＹＥＳ）、上位反転ヒューズ回路１５及び下位反転ヒューズ回路１６の一方を選択し（ステップＳ４０又はステップＳ４１）、全ビットの論理値が「１」であれば（ステップＳ３２：ＹＥＳ）、上位反転ヒューズ回路１５及び下位反転ヒューズ回路１６の他方を選択する（ステップＳ４１又はステップＳ４０）。さらに、上位ｎ／２ビットの論理値が全て「０」であり、且つ、下位ｎ／２ビットの論理値が全て「１」であれば（ステップＳ３３：ＹＥＳ）、ヒューズ回路１３及び全反転ヒューズ回路１４の一方を選択し（ステップＳ３８又はステップＳ３９）、上位ｎ／２ビットの論理値が全て「１」であり、且つ、下位ｎ／２ビットの論理値が全て「０」であれば（ステップＳ３４：ＹＥＳ）、ヒューズ回路１３及び全反転ヒューズ回路１４の他方を選択する（ステップＳ３９又はステップＳ３８）。一方、上記のいずれでもない場合には（ステップＳ３１：ＮＯ，ステップＳ３２：ＮＯ，ステップＳ３３：ＮＯ，ステップＳ３４：ＮＯ）、上位ｎ／２ビット中に論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断し（ステップＳ３５）、さらに、下位ｎ／２ビット中に論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断する（ステップＳ３６，ステップＳ３７）。

その結果、上位ｎ／２ビット及び下位ｎ／２ビットとも論理値が「０」であるビットの方が多ければ、ヒューズ回路１３を選択し（ステップＳ３８）、上位ｎ／２ビット及び下位ｎ／２ビットとも論理値が「１」であるビットの方が多ければ、全反転ヒューズ回路１４を選択する（ステップＳ３９）。一方、上位ｎ／２ビットについては論理値が「１」であるビットの方が多く、下位ｎ／２ビットについては論理値が「０」であるビットの方が多い場合には、上位反転ヒューズ回路１５を選択する（ステップＳ４０）。また、上位ｎ／２ビットについては論理値が「０」であるビットの方が多く、下位ｎ／２ビットについては論理値が「１」であるビットの方が多い場合には、下位反転ヒューズ回路１６を選択する（ステップＳ４１）。

そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ４２）、他に記憶させるアドレスが残っていればステップＳ３０に戻り、他に記憶させるアドレスが残っていなければ、一連の処理を終了する。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。

本実施形態によれば、全ビットの論理値が「０」又は「１」である場合を含め、記憶回路群２１に含まれるプログラムヒューズの切断数が必ず全数（ｎ本）の半分以下（ｎ／２本以下）となる。しかも、全ビットの論理値が「０」又は「１」である場合を除き、上位ｎ／２ビットに対応するプログラムヒューズの切断数と、下位ｎ／２ビットに対応するプログラムヒューズの切断数がいずれも半分以下（ｎ／４本以下）となる。このため、全体として切断すべきプログラムヒューズの数をよりいっそう削減することができ、その結果、半導体装置９０の製造コストをよりいっそう低減することが可能となるとともに、最終製品である半導体装置９０の信頼性をよりいっそう高めることが可能となる。

本実施形態においても、ステップＳ３５〜ステップＳ３７において、論理値が「０」であるビットと論理値が「１」であるビットの数が等しいと判断された場合には、例えば、ＭＳＢやＭＬＢの論理値に基づいて判断すればよい。また、ステップＳ３５〜ステップＳ３７による判断の結果、選択したヒューズ回路に空きがない場合には、代わりに他の種類のヒューズ回路を選択すれば良い。具体的には、ヒューズ回路１３に空きがない場合、上位ｎ／２ビットに論理値が「１」であるビットの多いアドレスを優先的に上位反転ヒューズ回路１５に割り当てれば良く、下位ｎ／２ビットに論理値が「１」であるビットの多いアドレスを優先的に下位反転ヒューズ回路１６に割り当てれば良い。他のヒューズ回路１４〜１６に空きがないケースも同様の処理を行えばよい。また、各ヒューズ回路１３〜１６の数が互いに同数であることは必須でなく、これらの数に差があっても構わない。但し、これらの数をほぼ同数とすることにより、選択したヒューズ回路に空きがなくなる可能性を減らすことが可能となる。

次に、本発明の第４の実施形態について説明する。

図２０は、本発明の第４の実施形態による半導体装置１００の構成を模式的に示す略平面図である。

本実施形態による半導体装置１００は、ヒューズ回路１３と同一、或いは、ヒューズ回路１３に含まれる任意の排他的論理和回路ＥＸＯＲを排他的非論理和回路ＥＸＮＯＲに置き換え、これにより同じ切断パターンで互いに異なるアドレスを記憶可能に構成された、複数種類のヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・を複数備えている。これらヒューズ回路の種類や数については特に限定されず、また、同じ種類のヒューズ回路（例えばヒューズ回路１１Ａ）の数についても限定されない。したがって、各ヒューズ回路の種類が互いに全て異なっていても構わないし、また、同じ種類のヒューズ回路を複数個ずつ（例えば４個ずつ）設けても構わない。

本実施形態では、各ヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・に含まれる排他的論理和回路ＥＸＯＲ及び排他的非論理和回路ＥＸＮＯＲの構成を「マスク」という概念で表す。具体的には、排他的論理和回路ＥＸＯＲについてはマスクビットとして「０」を割り当て、排他的非論理和回路ＥＸＮＯＲについてはマスクビットとして「１」を割り当てることによって、各ヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・の回路構成を特定する。したがって、ヒューズ回路１３（図１０参照）のマスク、全反転ヒューズ回路１４（図１１参照）のマスク、上位反転ヒューズ回路１５（図１７参照）のマスク、及び、下位反転ヒューズ回路１６（図１８参照）のマスクについては、それぞれ表１の通りとなる。

上述の通り、本実施形態において用意するヒューズ回路の種類については任意であり、その他のマスクを持つヒューズ回路を備えても構わない。当然ながら、マスクのビット数は「ｎ」であり、記憶すべきアドレスのビット数と一致する。

本実施形態では、各ヒューズ回路のマスクを利用することによって、記憶すべきアドレスを最適なヒューズ回路に割り当てる。以下、その方法について具体的に説明する。

図２１は、本実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。

まず、切断数テーブルを作成する（ステップＳ５０）。切断数テーブルの構成は、一例として図２２に示されており、記憶すべき複数のアドレス（本例ではＡＤＤＲＥＳＳ＃１〜＃８）と、用意された複数種類のヒューズ回路（本例ではヒューズ回路１１Ａ〜１１Ｈ）のマトリクス構造を有している。また、これらの交点（マス目）には、必要とされるプログラムヒューズの切断数が書き込まれる（図２２に示す切断数は、あくまで一例である）。書き込まれる切断数は、行方向に対応するアドレスを、列方向に対応するヒューズ回路に記憶させる場合、何本のプログラムヒューズを切断する必要があるのかを示している。例えば、図２２に示すＡＤＤＲＥＳＳ＃１を記憶させる場合、ヒューズ回路１１Ａを使用すると１０本のプログラムヒューズを切断する必要があり、ヒューズ回路１１Ｂを使用すると３本のプログラムヒューズを切断する必要があることを意味する。

プログラムヒューズの切断数は、記憶すべきアドレスの各ビットと、各ヒューズ回路のマスクの対応するビットとの排他的論理和演算を行うことによって算出することができる。具体的に例を挙げて説明すると、ＡＤＤＲＥＳＳ＃１のビット構成とヒューズ回路１１Ａのマスクが表２に示すとおりである場合、対応するビット同士で排他的論理和演算を行うと、「０」となるビットが２個、「１」となるビットが１０個となる。一方、ＡＤＤＲＥＳＳ＃１のビット構成とヒューズ回路１１Ｂのマスクが表３に示すとおりである場合、対応するビット同士で排他的論理和演算を行うと、「０」となるビットが９個、「１」となるビットが３個となる。

ここで、演算により「０」となったビットは、当該ヒューズ回路を用いた場合に、プログラムヒューズを切断すべきでないビットであることを意味し、「１」となったビットは、当該ヒューズ回路を用いた場合に、プログラムヒューズを切断する必要のあるビットであることを意味する。したがって、演算の結果「１」となったビットの数をカウントすれば、プログラムヒューズの切断数を算出することができる。上記の例で言えば、ＡＤＤＲＥＳＳ＃１をヒューズ回路１１Ａに記憶させる場合には、１０本のプログラムヒューズを切断する必要があり、ＡＤＤＲＥＳＳ＃１をヒューズ回路１１Ｂに記憶させる場合には、３本のプログラムヒューズを切断する必要があることになる。この場合、切断数テーブルのＡＤＤＲＥＳＳ＃１とヒューズ回路１１Ａの交点には「１０」が書き込まれ、ＡＤＤＲＥＳＳ＃１とヒューズ回路１１Ｂの交点には「３」が書き込まれる。このような演算を、記憶すべきアドレス及び用意されたヒューズ回路の全ての組み合わせに対して行い、図２２に示すような切断数テーブルを作成する。

次に、各アドレスごとに、最小切断数が書き込まれた交点に選択フラグを立てる（ステップＳ５１）。但し、切断数がゼロである交点は選択禁止である。切断数がゼロとなる組み合わせは、既に説明したとおり「不使用状態」とみなされＨＩＴ検出を行うことができないからである。図２２においては、選択フラグが立てられた交点には○印又は◎印が表示されている。最小切断数が書き込まれた交点は、各アドレスに１つとは限らず、２つ以上存在する可能性がある。この場合には、最小切断数が書き込まれた全ての交点に選択フラグを立てる。

次に、ヒューズ回路の種類ごとに選択フラグの数をカウントし、その結果に基づいてＦＵＬＬフラグ（ＦＬフラグ）及びオーバーフローフラグ（ＯＦフラグ）を立てる（又は取り消す）（ステップＳ５２）。ＦＬフラグ及びＯＦフラグは、ヒューズ回路の種類ごとに割り当てられるフラグであり、このうちＦＬフラグは、対応する列に含まれる選択フラグの数が、当該ヒューズ回路の数と一致又は超えている場合に立てられ、ＯＦフラグは、対応する列に含まれる選択フラグの数が、当該ヒューズ回路の数を超えている場合に立てられる。図２２には、一例として各ヒューズ回路の数が「２個」である場合を示しており、この例では、選択フラグが２個以上立っている場合にＦＬフラグが立てられ（ヒューズ回路１１Ｂ，１１Ｃ，１１Ｇ）、選択フラグが３個以上立っている場合にＯＦフラグが立てられる（ヒューズ回路１１Ｂ，１１Ｇ）。

次に、ＯＦフラグが少なくとも１つ立っているか否かを判断する（ステップＳ５３）。その結果、ＯＦフラグが１つも立っていない場合には（ステップＳ５３：ＮＯ）、各アドレスごとに重複する選択フラグを排除し（ステップＳ５７）、一連の処理を完了する。重複する選択フラグの排除方法は任意であり、各アドレスについて選択フラグが１つだけ立った状態になれば、どの選択フラグを排除しても構わない。そして、各アドレスについて、最終的に選択フラグの立った交点に対応するヒューズ回路が、選択されたヒューズ回路となる。

一方、図２２に示す例のように、ＯＦフラグが少なくとも１つ立っている場合には（ステップＳ５３：ＹＥＳ）、ＯＦフラグが立っている列（図２２に示す例では、ヒューズ回路１１Ｂ，１１Ｇの列であり、以下「要処理列」という）上の選択フラグをいくつか排除する必要がある。この場合、要処理列内において選択フラグ立っている交点（以下、「要処理点」といい、図２２では◎印が表示している）に着目し、この要処理点が属する行（図２２では、例えばＡＤＤＲＥＳＳ＃１，＃２，＃５，＃６，＃７，＃８の行であり、以下、「要処理行」という）に、他の選択フラグが立っているか否かを判断する（ステップＳ５４）。つまり、選択フラグの重複があるか否かを判断する。尚、図２２に示す例では、ＡＤＤＲＥＳＳ＃１，＃５，＃７の行は、ヒューズ回路１１Ｂに関連する要処理行であり、ＡＤＤＲＥＳＳ＃２，＃６，＃７，＃８の行は、ヒューズ回路１１Ｇに関連する要処理行である。ＡＤＤＲＥＳＳ＃７の行はヒューズ回路１１Ｂ，１１Ｇの両方に関連している。

かかる判断の結果、要処理行に他の選択フラグが立っている場合には（ステップＳ５４：ＹＥＳ）、要処理点の選択フラグを取り消し、切断数として「ゼロ」を上書きする（ステップＳ５５）。ここで、要処理行に複数の要処理点が含まれている場合（図２２に示す例ではＡＤＤＲＥＳＳ＃７の行）には、要処理点がより多い列（１１Ｇの列）に属する選択フラグを優先的に取り消す。そして、ステップＳ５２に戻ってＦＬフラグ及びＯＦフラグの内容を更新する。つまり、ステップＳ５５の処理を行った結果、取り消されるべきＦＬフラグやＯＦフラグがあれば、これらを取り消す。

図２３は、図２２に示す切断数テーブルに対して、上記の処理（Ｓ５２〜Ｓ５５）を繰り返し行った結果を示している。図２３に示すように、上記の処理によって、ヒューズ回路１１Ｂのオーバーフローが解消されたことが分かる。このように、上記の処理によれば、切断数を増やすことなく最適なヒューズ回路の割り当てを行うことができる。尚、選択フラグを取り消した交点に「ゼロ」を上書きしているのは、当該交点に再び選択フラグが立てられないようにするための処理である。

一方、ステップＳ５２〜Ｓ５５の処理を繰り返し実行しても、依然として要処理列・要処理行が残る場合、換言すれば、要処理行上に重複する選択フラグが存在しない場合には（ステップＳ５４：ＮＯ）、要処理行に属する交点のうち、要処理点に書き込まれた切断数に対する増分が最も小さい切断数が書き込まれた交点に選択フラグを立てる（ステップＳ５６）。このとき、ＦＬフラグが立っている列（図２２では、例えばヒューズ回路１１Ｃの列であり、以下「禁止列」という）上の交点は、選択の対象外とされる。これは、禁止列に属する交点に選択フラグを立てると、禁止列にＯＦフラグが立ってしまい、新たなな要処理列が発生してしまうからである。そして、ステップＳ５５へ移動して、要処理点の選択フラグを取り消すとともに、切断数として「ゼロ」を上書きする。さらに、ステップＳ５２に戻ってＦＬフラグ及びＯＦフラグの内容を更新する。

図２４は、図２３に示す切断数テーブルに対して、上記の処理（Ｓ５６，Ｓ５５，Ｓ５２）を実行した結果を示している。つまり、図２３に示す段階では要処理行が３つ（ＡＤＤＲＥＳＳ＃２，＃６，＃８）存在する。このうち、ＡＤＤＲＥＳＳ＃２については、ヒューズ回路１１Ｃに対応する交点を選択すれば増分が最小数である「１」となるが、ヒューズ回路１１Ｃの列は禁止列であることから選択できない。このため、選択可能な列はヒューズ回路１１Ｅであり、この場合、増分は「２」である。一方、ＡＤＤＲＥＳＳ＃６については、ヒューズ回路１１Ｈに対応する交点を選択すると増分が最小となり、この場合も増分は「２」である。さらに、ＡＤＤＲＥＳＳ＃８については、ヒューズ回路１１Ｃ又はヒューズ回路１１Ｈに対応する交点を選択すると増分が最小となり、この場合、増分は「１」である。但し、ヒューズ回路１１Ｃの列は禁止列であることから、これを選択することはできない。

以上より、選択フラグを立てるべき交点は、ＡＤＤＲＥＳＳ＃８及びヒューズ回路１１Ｈに対応する交点であると判断され、図２４に示すように、当該交点に選択フラグが立てられるとともに、ＡＤＤＲＥＳＳ＃８及びヒューズ回路１１Ｇに対応する交点の選択フラグが取り消される。その結果、ヒューズ回路１１Ｇのオーバーフローが解消され、ヒューズ回路１１Ｇに対応するＯＦフラグが取り消されることになる。このように、上記の処理によれば、切断数を増加を最小限に抑えつつ、最適なヒューズ回路の割り当てを行うことができる。

このような処理（Ｓ５２〜Ｓ５６）を繰り返すことによってＯＦフラグの排除が完了すると（ステップＳ５３：ＮＯ）、各アドレスごとに重複する選択フラグを排除し（ステップＳ５７）、一連の処理を完了する。上述の通り、各アドレスについて最終的に選択フラグの立った交点に対応するヒューズ回路が、選択されたヒューズ回路となる。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。

本実施形態によれば、用意するヒューズ回路の種類や数にかかわらず、切断すべきプログラムヒューズの数を常に最小限に抑えることが可能となる。しかも、本実施形態では、用意するヒューズ回路の種類が多いほど、全体として切断すべきプログラムヒューズの数を削減することができる。これらにより、本実施形態によれば、半導体装置１００の製造コストをよりいっそう低減することが可能となるとともに、最終製品である半導体装置１００のより信頼性をよりいっそう高めることが可能となる。

以上、本発明の好ましいいくつかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態においては、いずれもタイミング信号（Ｓ１〜Ｓ３）に同期してプリチャージ動作を行うダイナミック型のヒューズ回路を用いたが、本発明がこれに限定されるものではなく、例えば、スタティック型のヒューズ回路を用いることも可能である。ダイナミック型のヒューズ回路は、ＤＲＡＭのようにダイナミック動作を行う半導体装置への適用が好適であり、スタティック型のヒューズ回路は、ＳＲＡＭのようにスタティック動作を行う半導体装置への適用が好適である。

また、上記各実施形態においては、いずれもヒューズ素子を切断することにより出力がハイレベルとなる記憶回路を用いたが、逆に、ヒューズ素子を切断することにより出力がローレベルとなる記憶回路を用いることも可能である。

本発明の第１の実施形態による半導体装置１０の構成を模式的に示す略平面図である。 ヒューズ回路１１の回路図である。 記憶回路ＦＬ１の具体的な回路構成を示す回路図である。 全反転ヒューズ回路１２の回路図である。 使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。 使用状態（イネーブルヒューズが切断されている状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。 不使用状態（イネーブルヒューズが切断されていない状態）における動作を示すタイミングチャートである。 第１の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフロ 本発明の第２の実施形態による半導体装置８０の構成を模式的に示す略平面図である。 ヒューズ回路１３の回路図である。 全反転ヒューズ回路１４の回路図である。 使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。 使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。 不使用状態（ＨＩＴ検出動作を行わない状態）における動作を示すタイミングチャートである。 第２の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。 本発明の第３の実施形態による半導体装置９０の構成を模式的に示す略平面図である。 上位反転ヒューズ回路１５の回路図である。 下位反転ヒューズ回路１６の回路図である。 第３の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。 本発明の第４の実施形態による半導体装置１００の構成を模式的に示す略平面図である。 第４の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。 切断数テーブルの一例を示す図である。 ステップＳ５２〜Ｓ５５の処理を繰り返し行った後における切断数テーブルの状態を示す図である。 ステップＳ５２〜Ｓ５６の処理を繰り返し行った後における切断数テーブルの状態を示す図である。

符号の説明

１０，８０，９０，１００ 半導体装置
１１，１３ ヒューズ回路
１２，１４ 全反転ヒューズ回路
１５ 上位反転ヒューズ回路
１６ 下位反転ヒューズ回路
１１Ａ〜１１Ｈ ヒューズ回路
２１ 記憶回路群
２２ 一致検出部
２３ 使用判定部
２４ イネーブル回路
３１ プログラムヒューズ
３２〜３４，４１〜４３、５１〜５３，６１〜６３，７１ トランジスタ
４０ プリチャージ回路
５０ 出力回路
５４ ラッチ回路
６０ プリチャージ回路
７０ バイアス回路
７２，ＩＮＶ インバータ
Ａ１〜Ａｎ ビット信号
ＥＸＯＲ１〜ＥＸＯＲｎ 排他的論理和回路
ＥＸＮＯＲ１〜ＥＸＮＯＲｎ 排他的非論理和回路
ＦＬ１〜ＦＬｎ，ＦＬＥ 記憶回路
Ｆ１〜Ｆｎ 記憶回路の出力
ＨＩＴ ヒット信号
ＬＡ，ＬＣ プリチャージ配線
ＬＢ，ＬＤ 引き抜き配線
ＯＵＴ１〜ＯＵＴｎ 一致信号
Ｓ１〜Ｓ３ タイミング信号
ＳＥ イネーブル信号
Ｔｒ１〜Ｔｒｎ，ＴｒＦ１〜ＴｒＦｎ 引き抜きトランジスタ
ＴｒＥ，ＴｒＦＥ イネーブルトランジスタ

Claims (11)

1. それぞれ複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する複数のヒューズ回路を備え、
   前記複数のヒューズ回路の少なくとも２つは、同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されていることを特徴とする半導体装置。
2. 前記複数のヒューズ回路の少なくとも２つは、前記複数のプログラムヒューズの同じ切断パターンによって、全ビットを互いに反転させたアドレスを記憶可能に構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記複数のヒューズ回路のうち、前記複数のプログラムヒューズの所定の切断パターンによって第１のアドレスを記憶する第１のタイプと、前記複数のプログラムヒューズの前記所定の切断パターンと同じ切断パターンによって前記第１のアドレスの各ビットを全て反転させた第２アドレスを記憶する第２のタイプをほぼ同数備えることを特徴とする請求項２に記載の半導体装置。
4. 前記複数のフューズ回路には、前記複数のプログラムフューズの所定の切断パターンによって第１のアドレスを記憶する第１のタイプと、前記複数のプログラムフューズの前記所定の切断パターンと同じ切断パターンによって前記第１のアドレスの各ビットを全て反転させた第２のアドレスを記憶する第２のタイプと、前記複数のプログラムフューズの前記所定の切断パターンと同じ切断パターンによって前記第１のアドレスの一部のビットを反転させた第３のアドレスを記憶する第３のタイプとが含まれていることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記複数のヒューズ回路には、前記複数のプログラムヒューズの前記所定の切断パターンと同じ切断パターンによって前記第１のアドレスの他の一部のビットを反転させた第４のアドレスを記憶する第４のタイプがさらに含まれていることを特徴とする請求項４に記載の半導体装置。
6. 前記第３のアドレスは、前記第４のアドレスを構成する全ビットを互いに反転させたアドレスであることを特徴とする請求項５に記載の半導体装置。
7. 前記複数のヒューズ回路は、前記複数のプログラムヒューズの切断パターンによって記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、前記一致検出部を活性化させる手段とをそれぞれ備えていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記活性化させる手段は、切断により対応する一致検出部を活性化させるイネーブルヒューズを含んでいることを特徴とする請求項７に記載の半導体装置。
9. 複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された複数タイプのヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、
   所定のアドレスを記憶させる場合に必要なプログラムヒューズの切断数を、前記ヒューズ回路のタイプごとにカウントする第１のステップと、
   より少ない切断数にて前記所定のアドレスを記憶可能なヒューズ回路を、前記所定のアドレス用のヒューズ回路として優先的に割り当てる第２のステップとを備えることを特徴とするヒューズ回路選択方法。
10. 複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、
    記憶すべきアドレスを構成するビットの少なくとも一部のビットに関して、前記一方の論理値を持つビットと前記他方の論理値を持つビットのいずれが多いかを判断し、前記一方の論理値を持つビットの方が多い場合には前記第１のタイプのヒューズ回路を選択し、前記他方の論理値を持つビットの方が多い場合には前記第２のタイプのヒューズ回路を選択することを特徴とするヒューズ回路選択方法。
11. 前記第１のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第１のタイプとは異なるタイプのヒューズ回路を選択し、
    前記第２のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第２のタイプとは異なるタイプのヒューズ回路を選択することを特徴とする請求項１０に記載のヒューズ回路選択方法。

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