JP2013016222A - 半導体装置 - Google Patents

Abstract

【課題】不良選択線のアドレスを記憶するための回路からイネーブルヒューズ回路を除去する。
【解決手段】アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号ＨＩＴ０を生成するヒット信号生成回路４０と、ヒット信号ＨＩＴ０の活性化に応答して選択される冗長選択線ＲＷＬ／ＲＢＬとを備える。ヒット信号生成回路４０は、欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、比較の結果にかかわらずヒット信号ＨＩＴ０を非活性状態とする。これにより、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、ヒット信号生成回路４０が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、ヒット信号生成回路４０が使用状態であるか否かをより少ない回路素子を用いて判定することができる。
【選択図】図１２

Description

本発明は半導体装置に関し、特に、不良のあるワード線等の選択線を置換するための冗長選択線を備えた半導体装置に関する。

代表的な半導体メモリ装置であるＤＲＡＭ（Dynamic Random Access Memory）には極めて多数のメモリセルが含まれており、近年においては１チップで１Ｇビット以上の記憶容量を有している製品が存在する。このため、全てのメモリセルを正常に動作させることは困難であり、一部のメモリセルについては製造段階において不良となる。不良のあるメモリセルは製造段階において予備のメモリセルに置換され、これによって正常な製品として出荷される。

メモリセルの置換は、ワード線単位又はビット線単位で行われることが一般的である。つまり、不良のあるワード線は冗長ワード線に置換され、不良のあるビット線は冗長ビット線に置換される。これら冗長ワード線や冗長ビット線には、それぞれ対応するヒット信号生成回路（アドレス判定回路と呼ばれることもある）が割り当てられており、アクセスが要求されたアドレスが不良ワード線又は不良ビット線のアドレスと一致した場合、対応するヒット信号生成回路から出力されるヒット信号が活性化し、これにより当該冗長ワード線又は冗長ビット線が選択される。

ヒット信号生成回路には、通常、不良ワード線又は不良ビット線のアドレスを記憶するためのヒューズ回路の他に、当該ヒット信号生成回路を使用するか否かを選択するイネーブルヒューズ回路が含まれる。例えば、イネーブルヒューズ回路がプログラム状態であれば、当該ヒット信号生成回路は使用状態であり、アクセスが要求されたアドレスと不良ワード線又は不良ビット線のアドレスとの比較が有効に行われる。これに対し、イネーブルヒューズ回路が未プログラム状態であれば、当該ヒット信号生成回路は不使用状態であり、アクセスが要求されたアドレスと不良ワード線又は不良ビット線のアドレスとの比較は行われない。このようなイネーブルヒューズ回路を用いることにより、誤った置換動作が防止される。

しかしながら、各ヒット信号生成回路にイネーブルヒューズ回路を設けると、その分、ヒット信号生成回路に必要なチップ上の占有面積が増大する。この問題を解決すべく、特許文献１にはイネーブルヒューズ回路を削除したヒット信号生成回路が提案されている。特許文献１に記載されたヒット信号生成回路は、不良ワード線又は不良ビット線のアドレスを記憶するための複数のヒューズ回路が一つでもプログラム状態であれば、当該ヒット信号生成回路が使用状態であるとみなすことで、イネーブルヒューズ回路を不要としている。

特開２００６−１７９１１４号公報

しかしながら、特許文献１に記載されたヒット信号生成回路では、当該ヒット信号生成回路が使用状態であるか否かを判定するために、アドレス記憶用のヒューズ回路の出力の全てを論理和合成する必要があるため、比較的多くの回路素子が必要になる。このため、イネーブルヒューズ回路を排除しつつ、当該ヒット信号生成回路が使用状態であるか否かをより少ない回路素子を用いて判定可能な半導体装置が望まれる。

本発明の一側面による半導体装置は、それぞれ複数のメモリセルに接続され、アクセスが要求されたアドレスに応じて選択される複数の選択線と、前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第１のヒット信号を生成する第１のヒット信号生成回路と、複数の第１の冗長メモリセルに接続され、前記第１のヒット信号の活性化に応答して選択される第１の冗長選択線と、を備え、前記第１のヒット信号生成回路は、前記欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、前記比較の結果にかかわらず前記第１のヒット信号を非活性状態とすることを特徴とする。

本発明の他の側面による半導体装置は、欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、前記複数の比較回路が全て一致を検出したことに応答してヒット信号を生成するヒット判定回路と、を備え、前記ヒット判定回路は、前記欠陥のある選択線のアドレスの一部のビットの値が所定の値を示していることに応答して非活性化されることを特徴とする。

本発明のさらに他の側面による半導体装置は、複数の第１のメモリセルに接続され、第１の部分を含む第１のアドレス情報で指定される第１の選択線と、複数の第２のメモリセルに接続され、前記第１のアドレス情報の前記第１の部分と対応する第２の部分を含む第２のアドレス情報で指定される第２の選択線と、複数の冗長メモリセルに接続され、前記第１の選択線を置き換えることができ、かつ、前記第２の選択線を置き換えることを禁止された冗長選択線と、前記第１のアドレス情報の前記第１の部分に対応する第３の部分を含む冗長アドレス情報を保持する保持部を含み、入力アドレス情報を受け取り、当該冗長アドレス情報と当該入力アドレス情報とを比較して、比較結果に応じて前記冗長選択線を選択状態又は非選択状態に制御するヒット信号生成回路であって、前記冗長アドレス情報の前記第３の部分が、前記第２のアドレス情報の前記第２の部分と一致した場合には、前記冗長アドレス情報の残りの部分にかかわらず前記冗長選択線を前記非選択状態とするように構成される、前記ヒット信号生成回路とを備えることを特徴とする。

本発明のさらに他の側面による半導体装置は、複数のグループに分類される複数の選択線と、前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号を生成する複数のヒット信号生成回路と、前記ヒット信号の活性化に応答してそれぞれ選択される複数の冗長選択線と、を備え、前記複数のヒット信号生成回路のそれぞれは、前記複数のグループのいずれかに関連づけられており、前記欠陥のある選択線のアドレスが当該グループに属する選択線を示していることに応答して非活性化され、これにより、前記複数の冗長選択線のそれぞれは、関連づけられたグループに属する選択線の置換が禁止されることを特徴とする。

本発明によれば、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、当該ヒット信号生成回路が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、当該ヒット信号生成回路が使用状態であるか否かをより少ない回路素子を用いて判定することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体ブロック図である。 半導体装置１０のレイアウトを説明するための模式図である。 一つのバンクの構造を説明するための模式図である。 メモリブロックＭＢ，ＲＭＢの構成をより詳細に示す模式図である。 不良ワード線ＷＬを当該グループに属する冗長ワード線ＲＷＬによって置換できない理由を説明するための模式図である。 冗長ワード線を含まないメモリブロックＭＢの構成を説明するための模式図である。 冗長ワード線を含むメモリブロックＲＭＢの構成を説明するための模式図である。 一つのセグメントＳＥＧの構成を説明するための模式図である。 冗長セグメントＲＳＥＧの構成を説明するための模式図である。 ロウデコーダ１２の構成を示すブロック図である。 冗長ロウデコーダ１２Ｒの回路図である。 ヒット信号生成回路４０の回路図である。 各グループに割り当てられたヒット信号生成回路４０におけるＮＡＮＤゲート回路４２の入力元を示す表である。 ヒューズ回路Ｆの回路図である。 比較回路Ｃの回路図である。 相補のアドレス信号を用いた場合における比較回路Ｃの第１の例による回路図である。 相補のアドレス信号を用いた場合における比較回路Ｃの第２の例による回路図である。 ヒット信号生成回路４０の動作を説明するためのタイミング図である。 変形例によるヒット信号生成回路４０ａの回路図である。 変形例によるバンクの構造を説明するための模式図である。 ヒット信号生成回路５０の回路図である。 変形例によるヒット信号生成回路５０ａの回路図である。 冗長ビット線ＲＢＬの好ましい配置例を示す模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体ブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、メモリセルアレイ１１を備えている。メモリセルアレイ１１には複数のワード線ＷＬ及び複数のビット線ＢＬが設けられ、これらの交点にメモリセルＭＣが配置されている。但し、図１においては１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを図示している。メモリセルＭＣは、第１の構造の第１の揮発性記憶素子である。

ワード線ＷＬの選択はロウデコーダ１２によって行われる。ロウデコーダ１２には、アドレス端子２１、アドレスバッファ回路２３及びロウ冗長アドレス判定回路２４を介してアドレス信号Ａ０〜Ａｎが供給される。ロウ冗長アドレス判定回路２４は、制御回路３３より供給されるアクティブ信号ＡＣＴが活性化している場合に、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、ロウデコーダ１２又は冗長ロウデコーダ１２Ｒを制御する。アクティブ信号ＡＣＴは、コマンド端子３１を介して外部から供給されるコマンド信号が所定の組み合わせ（アクティブコマンド）を示しているとコマンドデコーダ３２が判定した場合に活性化される信号である。コマンド端子３１に供給されるコマンド信号は、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥからなる。

図１に示すように、半導体装置１０には冗長メモリセルアレイ１１Ｒがさらに設けられている。冗長メモリセルアレイ１１Ｒは冗長ワード線ＲＷＬ及び冗長ビット線ＲＢＬを含み、冗長ワード線ＲＷＬは冗長ロウデコーダ１２Ｒによって選択される。冗長ロウデコーダ１２Ｒは、アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合に、ロウ冗長アドレス判定回路２４によって活性化される。これにより、不良ワード線が冗長ワード線ＲＷＬに置換されることになる。

一方、メモリセルアレイ１１に含まれるビット線ＢＬは、センス回路１３に含まれるセンスアンプに接続される。センスアンプの選択はカラムデコーダ１４によって行われる。カラムデコーダ１４には、アドレス端子２１、アドレスバッファ回路２３及びカラム冗長アドレス判定回路２５を介してアドレス信号Ａ０〜Ａｎが供給される。カラム冗長アドレス判定回路２５は、制御回路３３より供給されるカラム信号ＣＯＬが活性化している場合に、アドレスバッファ回路２３から出力されるアドレス信号Ａ０〜Ａｎを取り込み、カラムデコーダ１４又は冗長カラムデコーダ１４Ｒを制御する。

図１に示すように、冗長メモリセルアレイ１１Ｒに対応して冗長センス回路１３Ｒ及び冗長カラムデコーダ１４Ｒが設けられており、冗長ビット線ＲＢＬ及びこれに接続された冗長センスアンプは冗長カラムデコーダ１４Ｒによって選択される。冗長カラムデコーダ１４Ｒは、アクセスが要求されたカラムアドレスが不良ビット線に対応するカラムアドレスである場合に、カラム冗長アドレス判定回路２５によって活性化される。これにより、不良ビット線が冗長ビット線ＲＢＬに置換されることになる。

カラムデコーダ１４又は冗長カラムデコーダ１４Ｒによって選択されたセンスアンプ又は冗長センスアンプは、データ入出力部３４を介してデータ入出力端子３５に接続される。これにより、コマンド信号がリード動作を示している場合には、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣから読み出されたリードデータＤＱ０〜ＤＱｍがデータ入出力端子３５から外部に出力され、コマンド信号がライト動作を示している場合には、外部からデータ入出力端子３５に入力されるライトデータＤＱ０〜ＤＱｍが、アドレス信号Ａ０〜Ａｎによって特定されるメモリセルＭＣに書き込まれる。

実際にはメモリセルアレイ１１及び冗長メモリセルアレイ１１Ｒは複数のバンクに分割されており、いずれのバンクを選択するかはアドレス端子２２を介して供給されるバンクアドレスＢＡによって指定される。

図２は、半導体装置１０のレイアウトを説明するための模式図である。

図２に示すように、本実施形態による半導体装置１０においては、メモリセルアレイ１１及び冗長メモリセルアレイ１１Ｒがバンク０〜バンク７からなる８つのバンクに分割されている。各バンクのＸ方向側には当該バンクに対応するロウデコーダ１２及び冗長ロウデコーダ１２Ｒが配置されており、各バンクのＹ方向側には当該バンクに対応するカラムデコーダ１４及び冗長カラムデコーダ１４Ｒが配置されている。また、本例ではアドレス信号Ａ０〜ＡｎがＡ０〜Ａ１４からなる１５ビット構成であり、最上位のアドレスビットＡ１４によってエリア０又はエリア１が選択される。最上位のアドレスビットＡ１４はロウアクセス時に供給されるビットであり、明細書及び図面においては「Ｘ１４」と表記する。同様に、ロウアクセス時に供給されるアドレスビットＡ０〜Ａ１３についても、「Ｘ０」〜「Ｘ１３」と表記する。一方、カラムアクセス時にはアドレスビットＡ３〜Ａ９が供給され、これらについては「Ｙ３」〜「Ｙ９」と表記する。

図３は、一つのバンクの構造を説明するための模式図である。

図３に示すように、本実施形態による半導体装置１０では、一つのバンクがＸ方向に２４メモリブロック、Ｙ方向に２５メモリブロックに分割されている。Ｘ方向に分割された２４メモリブロックのうち、左半分の１２メモリブロックは最上位のアドレスビットＸ１４の値が０である場合に選択され、右半分の１２メモリブロックは最上位のアドレスビットＸ１４の値が１である場合に選択される。選択された１２メモリブロックのうちいずれを選択するかは、カラムアドレスによって指定される。

Ｙ方向に分割された２５メモリブロックのいずれを選択するかは、ロウアドレスのアドレスビットＸ１３〜Ｘ９によって指定される。尚、Ｙ方向における端部に位置するメモリブロックＭＢ０，ＭＢ２４はいずれも他のメモリブロックに比べて記憶容量が半分であり、これら２個のメモリブロックＭＢ０，ＭＢ２４で他のメモリブロックの１つ分に相当する。これは、本実施形態による半導体装置１０がいわゆるオープンビット方式を採用しているためである。

本実施形態ではＹ方向に分割された２５メモリブロックが３ブロックずつ一つのグループを構成している。これにより８つのグループＧ０〜Ｇ７が構成され、いずれのグループを選択するかはロウアドレスのアドレスビットＸ１３〜Ｘ１１によって指定される。一例として、図３に示すようにアドレスビットＸ１３〜Ｘ１１の値がいずれも０である場合には、メモリブロックＭＢ０〜ＭＢ２からなるグループＧ０が選択される。尚、メモリブロックＭＢ０〜ＭＢ２からなるグループＧ０には、メモリブロックＭＢ２４も含まれる。その理由は上述の通りである。

各グループを構成する３つのメモリブロックのうち、２つは冗長ワード線を含まない通常のメモリブロックＭＢであり、残りの１つは冗長ワード線を含むメモリブロックＲＭＢである。図３においては、冗長ワード線を含むメモリブロックＲＭＢにハッチングを付してある。図３に示す例では、各グループを構成する３つのメモリブロックのうちＹ方向における中央のメモリブロックが冗長ワード線を含むメモリブロックＲＭＢである。

特に限定されるものではないが、本実施形態ではハッチングが付されたメモリブロックＲＭＢに１６本の冗長ワード線ＲＷＬが含まれている。詳細については後述するが、各メモリブロックＲＭＢに含まれる冗長ワード線ＲＷＬは、当該グループに属する不良ワード線ＷＬの置換が禁止される。換言すれば、各冗長ワード線ＲＷＬは他のグループに属する不良ワード線ＷＬのみを置換可能となる。具体例を挙げると、図３に示すワード線ＷＬ６が不良ワード線である場合、これを冗長ワード線ＲＷＬ４に置換することは許される。これは、ワード線ＷＬ６と冗長ワード線ＲＷＬ４が互いに異なるグループに属しているからである。これに対し、図３に示すワード線ＷＬ２２又はＷＬ２３が不良ワード線である場合、これを冗長ワード線ＲＷＬ２２に置換することは禁止される。これは、ワード線ＷＬ２２，ＷＬ２３と冗長ワード線ＲＷＬ２２が互いに同じグループに属しているからである。

図４は、メモリブロックＭＢ，ＲＭＢの構成をより詳細に示す模式図である。

図４に示すように、メモリブロックＭＢ，ＲＭＢはＸ方向及びＹ方向にマトリクス状にレイアウトされている。Ｘ方向に隣接するメモリブロック間にはサブワードドライバ列ＳＷＤＡが配置され、Ｙ方向に隣接するメモリブロック間にはセンスアンプ列ＳＡＡが配置される。サブワードドライバ列ＳＷＤＡは複数のサブワードドライバからなる回路ブロックであり、各サブワードドライバはそれぞれ対応するワード線ＷＬを駆動する。センスアンプ列ＳＡＡは複数のセンスアンプからなる回路ブロックであり、各センスアンプはＹ方向に隣接する一方のメモリブロックＭＢに設けられたビット線ＢＬと、Ｙ方向に隣接する他方のメモリブロックＭＢに設けられたビット線ＢＬとの電位差を増幅する。また、メモリブロックＲＭＢには冗長ワード線ＲＷＬが追加されている。尚、図４においては冗長ビット線の図示は省略されている。

図５は、不良ワード線ＷＬを当該グループに属する冗長ワード線ＲＷＬによって置換できない理由を説明するための模式図である。

図５にはメモリブロックＭＢ０〜ＲＭＢ４が示されており、Ｙ方向に隣接するメモリブロック間にはセンスアンプ列ＳＡＡが配置されている。センスアンプ列ＳＡＡには、Ｘ方向に配列された複数のセンスアンプＳＡが含まれている。図５においては、１つのセンスアンプＳＡを黒丸で図示している。各センスアンプＳＡは２本のビット線ＢＬに接続されており、これらの電位差を増幅する役割を果たす。これら２本のビット線ＢＬは、Ｙ方向に隣接する２つのメモリブロックにそれぞれ属している。換言すれば、あるメモリブロックＭＢに属する複数のビット線ＢＬのうち、半分はＹ方向における一方側に設けられたセンスアンプ列ＳＡＡに接続され、残りの半分はＹ方向における他方側に設けられたセンスアンプ列ＳＡＡに接続されている。このため、あるワード線ＷＬが選択されると、当該メモリブロックの両側に位置するセンスアンプ列ＳＡＡがいずれも活性化されることになる。

したがって、例えばメモリブロックＭＢ２に属するワード線ＷＬ２が選択されたとすると、センスアンプ列ＳＡＡ１２及びＳＡＡ２３の両方が活性化されることになる。このことは、ワード線ＷＬ２を選択した場合、隣接するメモリブロックＲＭＢ１，ＭＢ３に属するワード線ＲＷＬ１，ＷＬ３を選択できないことを意味する（置換禁止条件）。このため、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、仮にワード線ＷＬ２が不良ワード線であっても、これを冗長ワード線ＲＷＬ１に置換することができないことを意味する。置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合、図１に示すロウデコーダ１２は、冗長ワード線ＲＷＬを選択するか否かにかかわらず、アクセスが要求されたロウアドレスに基づいて所定のワード線ＷＬを選択する。

これに対し、ワード線ＷＬ２が不良ワード線である場合、これをメモリブロックＲＭＢ４内の冗長ワード線ＲＷＬ４に置換することは可能である。これは、置換動作時において不良ワード線へのアクセスを停止しない仕様であっても、ワード線ＷＬ２と冗長ワード線ＲＷＬ４はセンスアンプＳＡを共有しないため、同時に選択してもデータの競合が生じないからである。

そして、本実施形態ではＹ方向に並んだ３つのメモリブロックが１つのグループを構成し、その中央のブロックが冗長ワード線ＲＷＬを含むメモリブロックＲＭＢであることから、不良ワード線ＷＬを当該グループに属する冗長ワード線ＲＷＬによって置換することはできなくなる。このことは、各冗長ワード線ＲＷＬには、置換元となる不良ワード線ＷＬのアドレスとして、当該グループに属するアドレスが割り当てられることが無いことを意味する。本実施形態は、この性質を利用してイネーブルヒューズ回路を排除するものである。

図６は、冗長ワード線を含まないメモリブロックＭＢの構成を説明するための模式図である。図６に示すように、冗長ワード線を含まないメモリブロックＭＢはＹ方向に配列された１２８個のセグメントに分割されている。これらセグメントＳＥＧ０〜ＳＥＧ１２７は、ロウアドレスのアドレスビットＸ８〜Ｘ２によって排他的に選択される。具体的には、ロウアドレスのアドレスビットＸ８〜Ｘ２がロウデコーダ１２によってデコードされ、セグメントＳＥＧ０〜ＳＥＧ１２７にそれぞれ対応する１２８本のメインワード線ＭＷＬ０〜ＭＷＬ１２７のいずれか１本が活性化される。対応するメインワード線ＭＷＬが活性化したセグメントがアクセス対象のセグメントであり、ロウアドレスの残りのアドレスビットＸ１，Ｘ０によってワード線ＷＬが選択される。

図７は、冗長ワード線を含むメモリブロックＲＭＢの構成を説明するための模式図である。図７に示すように、冗長ワード線を含むメモリブロックＲＭＢは、図６に示したメモリブロックＭＢと同様の構成に加え、冗長セグメントＲＳＥＧを有している。冗長セグメントＲＳＥＧには１６本の冗長ワード線ＲＷＬが含まれており、それぞれヒット信号ＨＩＴ０〜ＨＩＴ１５によって選択される。

図８は、一つのセグメントＳＥＧの構成を説明するための模式図である。

図８に示すように、一つのセグメントＳＥＧは４本のワード線ＷＬ０〜ＷＬ３を含む。これらワード線ＷＬ０〜ＷＬ３とビット線ＢＬとの交点にはメモリセルＭＣが配置される。ワード線ＷＬ０〜ＷＬ３はそれぞれ対応するサブワードドライバＳＷＤ０〜ＳＷＤ３によって駆動される。サブワードドライバＳＷＤ０〜ＳＷＤ３は当該セグメントに割り当てられたメインワード線ＭＷＬが活性化し、且つ、それぞれ対応するサブワード駆動信号ＦＸ０〜ＦＸ３が活性化した場合に、対応するワード線ＷＬ０〜ＷＬ３を選択レベルに駆動する。サブワード駆動信号ＦＸ０〜ＦＸ３は、ロウアドレスのアドレスビットＸ１，Ｘ０によって排他的に選択される。これらワード線ＷＬ０〜ＷＬ３を、サブワード線と呼ぶことがある。

図９は、冗長セグメントＲＳＥＧの構成を説明するための模式図である。

図９に示すように、冗長セグメントＲＳＥＧは１６本の冗長ワード線ＲＷＬ０〜ＲＷＬ１５を含む。これら冗長ワード線ＲＷＬ０〜ＲＷＬ１５を、冗長サブワード線と呼ぶことがある。これら冗長ワード線ＲＷＬ０〜ＲＷＬ１５とビット線ＢＬとの交点には冗長メモリセルＲＭＣがそれぞれ配置される。冗長メモリセルＲＭＣは、第１の構造の第１の揮発性記憶素子である。冗長ワード線ＲＷＬ０〜ＲＷＬ１５はそれぞれ対応する冗長サブワードドライバＲＳＷＤｎ０〜ＲＳＷＤｎ３によって駆動される。冗長サブワードドライバＲＳＷＤｎ０〜ＲＳＷＤｎ３は、それぞれ対応する冗長メインワード線ＲＭＷＬ０〜ＲＭＷＬ３が活性化し、且つ、それぞれ対応するサブワード駆動信号ＦＸ０〜ＦＸ３が活性化した場合に、対応する冗長ワード線ＲＷＬ０〜ＲＷＬ１５を選択レベルに駆動する。図９に示すように、冗長ワード線ＲＷＬ０〜ＲＷＬ３は冗長メインワード線ＲＭＷＬ０に割り当てられ、冗長ワード線ＲＷＬ４〜ＲＷＬ７は冗長メインワード線ＲＭＷＬ１に割り当てられ、冗長ワード線ＲＷＬ８〜ＲＷＬ１１は冗長メインワード線ＲＭＷＬ２に割り当てられ、冗長ワード線ＲＷＬ１２〜ＲＷＬ１５は冗長メインワード線ＲＭＷＬ３に割り当てられる。

図１０は、ロウデコーダ１２の構成を示すブロック図である。

図１０に示すように、ロウデコーダ１２は、メインワード線ＭＷＬ０〜ＭＷＬ１２７のいずれかを活性化させるメインワードデコーダ１２ａと、サブワード駆動信号ＦＸ０〜ＦＸ３を生成するサブワードデコーダ１２ｂからなる。メインワードデコーダ１２ａは、ロウアドレスの上位ビットＸ２〜Ｘ８からなる７ビットをデコードする回路であり、これによりメインワード線ＭＷＬ０〜ＭＷＬ１２７のいずれか１本が活性化する。

サブワードデコーダ１２ｂは、下位アドレスロウデコーダ１２ｃ、ＯＲゲート回路１２ｄ及びサブワード駆動信号生成部１２ｅを含む。下位アドレスロウデコーダ１２ｃは、ロウアドレスの下位ビットＸ０，Ｘ１からなる２ビットをデコードする回路であり、これによりサブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３のいずれか一つを活性化させる。ここで、サブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３はローアクティブの信号である。つまり、下位アドレスロウデコーダ１２ｃは、ロウアドレスＸ０，Ｘ１に応じて、サブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３のいずれか一つをローレベルとする。サブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３は、サブワード駆動信号生成部１２ｅを構成するサブワード駆動信号生成回路ＦＸＧ０〜ＦＸＧ３にそれぞれ供給される。

ＯＲゲート回路１２ｄは、ヒット信号ＨＩＴ０〜ＨＩＴ１５の論理和演算を行う。ヒット信号ＨＩＴ０〜ＨＩＴ１５は、図１に示したロウ冗長アドレス判定回路２４によって生成される。ＯＲゲート回路１２ｄの出力信号ＨＩＴＡは、サブワード駆動信号生成部１２ｅを構成するサブワード駆動信号生成回路ＦＸＧ０〜ＦＸＧ３に共通に供給される。

サブワード駆動信号生成回路ＦＸＧ０は、ＯＲゲート回路１２ｄの出力信号ＨＩＴＡ、サブワード選択信号ＲＦ０Ｂ０、ヒット信号ＨＩＴ０，ＨＩＴ４，ＨＩＴ８，ＨＩＴ１２を受け、これらの論理レベルに基づいてサブワード駆動信号ＦＸ０を発生する。具体的には、サブワード選択信号ＲＦ０Ｂ０が非活性レベル（ハイレベル）、かつ、ヒット信号ＨＩＴ０，ＨＩＴ４，ＨＩＴ８，ＨＩＴ１２のいずれもが非活性レベル（ローレベル）をとる場合、サブワード線駆動信号ＦＸ０は、非活性レベル（ローレベル）となる。一方、サブワード選択信号ＲＦ０Ｂ０が活性レベル（ローレベル）、かつ、ヒット信号ＨＩＴ０，ＨＩＴ４，ＨＩＴ８，ＨＩＴ１２のいずれもが非活性レベル（ローレベル）をとる場合、サブワード線駆動信号ＦＸ０は、活性レベル（ハイレベル）となる。これらに対し、ヒット信号ＨＩＴ０，ＨＩＴ４，ＨＩＴ８，ＨＩＴ１２のいずれかが活性レベル（ハイレベル）となる場合、サブワード選択信号ＲＦ０Ｂ０の論理レベルに関係なく、サブワード線駆動信号ＦＸ０は、活性レベル（ハイレベル）となる。

同様に、サブワード駆動信号生成回路ＦＸＧ１は、サブワード選択信号ＲＦ０Ｂ１及びヒット信号ＨＩＴ１，ＨＩＴ５，ＨＩＴ９，ＨＩＴ１３のいずれかが活性レベルをとる場合に、サブワード駆動信号ＦＸ１を活性レベルとする。サブワード駆動信号生成回路ＦＸＧ２は、サブワード選択信号ＲＦ０Ｂ２及びヒット信号ＨＩＴ２，ＨＩＴ６，ＨＩＴ１０，ＨＩＴ１４のいずれかが活性レベルをとる場合に、サブワード駆動信号ＦＸ２を活性レベルとする。サブワード駆動信号生成回路ＦＸＧ３は、サブワード選択信号ＲＦ０Ｂ３及びヒット信号ＨＩＴ３，ＨＩＴ７，ＨＩＴ１１，ＨＩＴ１５のいずれかが活性レベルをとる場合に、サブワード駆動信号ＦＸ３を活性レベルとする。

このように、サブワード駆動信号生成部１２ｅは、ヒット信号ＨＩＴ０〜ＨＩＴ１５が全て非活性である場合には、サブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３に応じてサブワード駆動信号ＦＸ０〜ＦＸ３のいずれか１本を活性化させる。一方、ヒット信号ＨＩＴ０〜ＨＩＴ１５のいずれかが活性状態である場合には、サブワード選択信号ＲＦ０Ｂ０〜ＲＦ０Ｂ３に関わらず、ヒット信号ＨＩＴ０〜ＨＩＴ１５に応じてサブワード駆動信号ＦＸ０〜ＦＸ３のいずれか１本を活性化させる。

図１１は、冗長ロウデコーダ１２Ｒの回路図である。

図１１に示すように、冗長ロウデコーダ１２Ｒは、ヒット信号ＨＩＴ０〜ＨＩＴ１５を受け取り、冗長メインワード線ＲＭＷＬ０〜ＲＭＷＬ３のいずれかを活性化する。具体的には、ヒット信号ＨＩＴ０〜ＨＩＴ３のいずれかが活性状態（ハイレベル）の時には冗長メインワード線ＲＭＷＬ０を活性化し、ヒット信号ＨＩＴ４〜ＨＩＴ７のいずれかが活性状態（ハイレベル）の時には冗長メインワード線ＲＭＷＬ１を活性化し、ヒット信号ＨＩＴ８〜ＨＩＴ１１のいずれかが活性状態（ハイレベル）の時には冗長メインワード線ＲＭＷＬ２を活性化し、ヒット信号ＨＩＴ１２〜ＨＩＴ１５のいずれかが活性状態（ハイレベル）の時には冗長メインワード線ＲＭＷＬ３を活性化する。

図１２は、メモリブロックＲＭＢ２２に対応するヒット信号ＨＩＴ０を生成するためのヒット信号生成回路４０の回路図である。メモリブロックＲＭＢ２２に対応する他のヒット信号ＨＩＴ１〜ＨＩＴ１５を生成するためのヒット信号生成回路４０も同じ回路構成を有している。図３を用いて説明したように、メモリブロックＲＭＢ２２はグループＧ７に属し、ロウアドレスのアドレスビットＸ１３〜Ｘ１１の値がいずれも１である場合に選択される。

図１２に示すように、ヒット信号生成回路４０は、ヒューズ回路Ｆ０〜Ｆ１３を備えている。イネーブルヒューズ回路は設けられていない。ヒューズ回路Ｆ０〜Ｆ１３は、置換対象となる不良ワード線ＷＬのアドレスビットＸ０〜Ｘ１３にそれぞれ対応しており、それぞれ対応する論理値を不揮発的に記憶するヒューズ素子を含む。ヒューズ素子の種類については特に限定されないが、レーザビームを照射することによって切断可能な光学ヒューズ素子や、高電圧の印加によってゲート絶縁膜を絶縁破壊することによって接続可能な電気ヒューズ素子を用いることができる。ヒューズ回路Ｆ０〜Ｆ１３は、半導体装置１０の外部から供給されるリセット信号ＲＳＴＢに応答してヒューズ素子からの読み出し動作を実行し、読み出した論理値を保持する。ヒューズ回路の回路構成については後述する。

ヒューズ回路Ｆ０〜Ｆ１３に記憶された論理値はそれぞれ相補信号ＦＴ，ＦＢの形式で出力され、それぞれ対応する比較回路Ｃ０〜Ｃ１３に入力される。信号ＦＴは正出力、信号ＦＢは負出力であり、プログラムされたヒューズ回路からは正信号ＦＴ＝ハイレベル、負信号ＦＢ＝ローレベルが出力される。これに対し、プログラムされていないヒューズ素子からは正信号ＦＴ＝ローレベル、負信号ＦＢ＝ハイレベルが出力される。ここで、「プログラムされたヒューズ素子」とは光学ヒューズ素子であればレーザビームの照射によって切断された状態のヒューズ素子を意味し、電気ヒューズ素子であれば高電圧の印加によって絶縁破壊された状態のヒューズ素子を意味する。

比較回路Ｃ０〜Ｃ１３は、アクセスが要求されたアドレスビットＸ０〜Ｘ１３と、ヒューズ回路Ｆ０〜Ｆ１３の出力とをそれぞれ比較する回路であり、両者の情報が一致すると対応する一致信号Ｈ０〜Ｈ１３をハイレベルに活性化させる。一致信号Ｈ０〜Ｈ１３は、ヒット判定回路４１に供給される。

さらに、ヒット信号生成回路４０は、ヒューズ回路Ｆ１１〜Ｆ１３の負出力ＦＢを入力信号とするＮＡＮＤゲート回路４２を備えている。ＮＡＮＤゲート回路４２の出力であるイネーブル信号ＥＮは、ヒット判定回路４１に供給される。これにより、ヒット判定回路４１は、ヒューズ回路Ｆ１１〜Ｆ１３の少なくとも一つがプログラム状態であり、且つ、アクセスが要求されたアドレスビットＸ０〜Ｘ１３とヒューズ素子Ｆ０〜Ｆ１３の出力が全て一致した場合に、ヒット信号ＨＩＴ０をハイレベルに活性化させる。

このように、ヒット信号生成回路４０に含まれるヒット判定回路４１は、ヒューズ回路Ｆ１１〜Ｆ１３の少なくとも一つがプログラム状態であることを条件として活性化される。逆に言えば、ヒューズ回路Ｆ１１〜Ｆ１３が全て未プログラム状態である場合、ヒット判定回路４１は非活性化され、比較回路Ｃ０〜Ｃ１３による比較の結果が無効化される。ここで、ヒューズ回路Ｆ１１〜Ｆ１３が全て未プログラム状態となるのは、ヒューズ回路Ｆ０〜Ｆ１３からなるヒューズセットに記憶されたアドレス、つまり、不良ワード線ＷＬのアドレスが図３に示すグループＧ７に属している場合に限られる。上述の通り、各冗長ワード線ＲＷＬは、当該グループに属する不良ワード線ＷＬを置換することができないことから、このような禁止アドレスを利用してイネーブル信号ＥＮを生成しているのである。

禁止アドレスの範囲はグループごとに異なるため、本実施形態ではＮＡＮＤゲート回路４２への入力信号を決める結線がグループごとに相違している。

図１３は、各グループに割り当てられたヒット信号生成回路４０におけるＮＡＮＤゲート回路４２の入力元を示す表である。

図１３に示すように、ＮＡＮＤゲート回路４２の入力元は、当該グループのアドレス範囲を決めるアドレスビットＸ１３〜Ｘ１１の論理レベルに対応している。これにより、いずれのグループも禁止アドレスを利用してイネーブル信号ＥＮを生成することができる。例えば、グループＧ１に割り当てられたヒット信号生成回路４０においては、ヒューズ回路Ｆ１１を未プログラム状態とし、ヒューズ回路Ｆ１２，Ｆ１３をプログラム状態とすれば、当該ヒット信号生成回路４０はディセーブル状態となる。このように、本実施形態では、グループＧ０〜Ｇ６に割り当てられたヒット信号生成回路４０をディセーブル状態とするためには、ヒューズ回路Ｆ１１〜Ｆ１３の少なくとも一つをプログラム状態とする必要があるが、ヒューズ回路Ｆ１１〜Ｆ１３と比較回路Ｃ１１〜Ｃ１３との接続関係については全てのヒット信号生成回路４０において同一とすることができる。

図１４は、ヒューズ回路Ｆ０〜Ｆ１３の回路図である。ヒューズ回路Ｆ０〜Ｆ１３は互いに同じ回路構成を有していることから、これらヒューズ回路Ｆ０〜Ｆ１３を特に区別しないときには単に「ヒューズ回路Ｆ」と表記する。

図１４に示すように、ヒューズ回路Ｆは、一端が接地されたヒューズ素子６０と、ヒューズ素子６０に記憶された情報を読み出すヒューズ判定回路とを備える。ヒューズ判定回路は、電源電位ＶＤＤとヒューズ素子６０の他端との間に並列接続されたＰチャンネル型ＭＯＳトランジスタ６１，６２を含む。トランジスタ６１のゲート電極にはリセット信号ＲＳＴＢが供給されているため、リセット信号ＲＳＴＢがローレベルに活性化すると、ヒューズ素子６０とトランジスタ６１，６２との接続接点ＮＤには電源電位ＶＤＤが印加されることになる。接続接点ＮＤのレベルは、インバータ６３，６４を介して正信号ＦＴとして出力されるとともに、インバータ６３を介して負信号ＦＢとして出力される。また、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされ、これによりリセット信号ＲＳＴＢがハイレベルに非活性化すると、ヒューズ素子６０から読み出された論理レベルが保持される。

リセット信号ＲＳＴＢは、半導体装置１０の外部から供給されるコマンド信号の一種であり、電源投入直後において一時的にローレベルとされ、その後はハイレベルを維持する信号である。このため、電源投入直後においてリセット信号ＲＳＴＢがローレベルになると、接続接点ＮＤはトランジスタ６１を介して電源電位ＶＤＤに接続される。このとき、ヒューズ素子６０が導通状態であれば接続接点ＮＤの電位はインバータ６３のしきい値を超えて上昇することがないため、正信号ＦＴはローレベル、負信号ＦＢはハイレベルとなる。ここで、ヒューズ素子６０が導通状態であるとは、ヒューズ素子６０が光学ヒューズからなる場合は未プログラム状態を指し、ヒューズ素子６０が電気ヒューズからなる場合はプログラム状態を指す。そして、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされるため、トランジスタ６２はオフ状態となる。このため、リセット信号ＲＳＴＢがハイレベルに変化すると、接続接点ＮＤのレベルは接地レベルに固定される。

一方、ヒューズ素子６０が非導通状態である場合には、リセット信号ＲＳＴＢによってトランジスタ６１がオンすると、接続接点ＮＤの電位はインバータ６３のしきい値を超えて上昇し、正信号ＦＴはハイレベル、負信号ＦＢはローレベルとなる。ここで、ヒューズ素子６０が非導通状態であるとは、ヒューズ素子６０が光学ヒューズからなる場合はプログラム状態を指し、ヒューズ素子６０が電気ヒューズからなる場合は未プログラム状態を指す。そして、負信号ＦＢはトランジスタ６２のゲート電極にフィードバックされるため、トランジスタ６２はオン状態となる。このため、リセット信号ＲＳＴＢがハイレベルに変化すると、接続接点ＮＤのレベルは電源電位レベルに固定される。

図１５は、比較回路Ｃ０〜Ｃ１３の回路図である。比較回路Ｃ０〜Ｃ１３は互いに同じ回路構成を有していることから、これら比較回路Ｃ０〜Ｃ１３を特に区別しないときには単に「比較回路Ｃ」と表記する。

図１５に示すように、比較回路Ｃはクロックトインバータ６５とトランスファゲート６６が並列接続された構成を有しており、対応するアドレスビットＸが入力信号として用いられる。クロックトインバータ６５は正信号ＦＴがハイレベル、負信号ＦＢがローレベルである場合に活性化される。逆に、トランスファゲート６６は正信号ＦＴがローレベル、負信号ＦＢがハイレベルである場合に活性化される。これにより、対応するアドレスビットＸと正信号ＦＴの論理レベルが一致すると、対応する一致信号Ｈがハイレベルに活性化する。両者が不一致の場合には、対応する一致信号Ｈはローレベルに非活性化される。

図１６は、相補のアドレス信号を用いた場合における比較回路Ｃの第１の例による回路図である。図１６に示す比較回路Ｃは、アドレスビットの正信号ＸＴを通過させるトランスファゲート６７と、アドレスビットの負信号ＸＢを通過させるトランスファゲート６８とを備え、これらトランスファゲート６７，６８の出力がワイヤードオア接続された構成を有している。トランスファゲート６７は対応するヒューズ回路Ｆの正信号ＦＴがハイレベルである場合に導通し、逆に、トランスファゲート６８は対応するヒューズ回路Ｆの正信号ＦＴがローレベルである場合に導通する。これにより、比較回路Ｃは、対応するアドレスビットＸ０〜Ｘ１３と、ヒューズ素子Ｆ０〜Ｆ１３の出力とが一致すると対応する一致信号Ｈ０〜Ｈ１３をハイレベルに活性化させる。

図１７は、相補のアドレス信号を用いた場合における比較回路Ｃの第２の例による回路図である。図１７に示す比較回路Ｃは複合ゲート回路であり、アドレスビットの正信号ＸＴとヒューズ回路Ｆの負信号ＦＢの論理積出力と、アドレスビットの負信号ＸＢとヒューズ回路Ｆの正信号ＦＴの論理積出力とを論理和合成する。これにより、図１６に示した比較回路Ｃと同様の動作を行う。

図１８は、ヒット信号生成回路４０の動作を説明するためのタイミング図である。

図１８に示すように、電源投入直後である時刻ｔ０以前においては、リセット信号ＲＳＴＢがまだハイレベルであり、このためヒューズ回路Ｆから出力される正信号ＦＴの値は不定となる。そして、時刻ｔ０〜ｔ１の期間においてリセット信号ＲＳＴＢがローレベルに活性化されると、ヒューズ素子６０からの読み出しが実行される。これにより、ヒューズ素子６０が導通状態（光学ヒューズにおいては未切断状態）である場合には正信号ＦＴはローレベルとなり、ヒューズ素子６０が非導通状態（光学ヒューズにおいては切断状態）である場合には正信号ＦＴはハイレベルとなる。使用状態であるヒット信号生成回路４０においては、イネーブル信号ＥＮもハイレベルとなる。

その後、時刻ｔ２，ｔ３において外部からアクティブコマンドとともにアドレス信号が供給されると、比較回路Ｃ０〜Ｃ１３による比較が行われ、比較の結果に応じて一致信号Ｈ０〜Ｈ１３の論理レベルが決まる。図１８に示す例では、時刻ｔ２に入力されたアドレス信号Ｘ０〜Ｘ１３はヒューズ回路Ｆ０〜Ｆ１３の論理レベルと一致しなかったため、ヒット信号ＨＩＴはローレベルのままである。これに対し、時刻ｔ３に入力されたアドレス信号Ｘ０〜Ｘ１３はヒューズ回路Ｆ０〜Ｆ１３の論理レベルと全て一致しており、これによりヒット信号ＨＩＴがハイレベルに活性化している。このような動作により、アクティブコマンドとともにアドレス信号が供給される度に比較動作が行われる。

以上説明した構成により、アクティブコマンドとともに供給されたアドレス信号がヒューズ回路Ｆ０〜Ｆ１３に保持された値と全て一致すると、ヒット信号生成回路４０によってヒット信号ＨＩＴ０〜ＨＩＴ１５のいずれかが活性化し、不良ワード線の代わりに冗長ワード線ＲＷＬ０〜ＲＷＬ１５のいずれかが選択される。そして、ヒット信号生成回路４０にはイネーブルヒューズ回路が含まれていないことから、比較的広い面積を使用するヒューズ素子の数を削減することが可能となる。しかも、イネーブル信号ＥＮを生成するための回路として３入力のＮＡＮＤゲート回路４２を用いているだけであることから、イネーブル信号ＥＮを生成するための回路が多くの面積を占有することもない。また、イネーブル信号ＥＮがディセーブル状態を示すのは、置換が禁止されたアドレス領域が指定された場合に限られることから、救済効率が低下することもない。

図１９は、変形例によるヒット信号生成回路４０ａの回路図である。

図１９に示すヒット信号生成回路４０ａは、ヒューズ回路Ｆ１３の正出力ＦＴと負出力ＦＢを入れ替えて比較回路Ｃ１３に供給する点において、上述したヒット信号生成回路４０と相違している。ヒューズ回路Ｆ１３の正出力ＦＴと負出力ＦＢが入れ替えられると、比較回路Ｃ１３による比較動作は、正出力ＦＴと負出力ＦＢが入れ替えられていない場合と逆になる。このため、例えばヒューズ回路Ｆ１３〜Ｆ１１がいずれも未プログラム状態であれば、アドレスビットＸ１３〜Ｘ１１の論理レベルがそれぞれ（０，１，１）である場合に、一致信号Ｈ１３〜Ｈ１１は全てハイレベルとなる。

一方、このような正出力ＦＴと負出力ＦＢの入れ替えに関係なく、ＮＡＮＤゲート回路４２にはいずれもヒューズ回路Ｆ１３〜Ｆ１１の負出力ＦＢが入力される。このため、ヒューズ回路Ｆ１３〜Ｆ１１がいずれも未プログラム状態である場合に、イネーブル信号ＥＮはローレベルとなり、ヒット判定回路４１が非活性化される。したがって、このようなヒット信号生成回路４０ａを図３に示したグループＧ３に割り当てれば、当該グループＧ３を置換元とすることが禁止される。つまり、ヒューズ回路Ｆ１３〜Ｆ１１をプログラムすることなく、ヒット判定回路４１を非活性化することができる。

同様に、図１１において「ＦＴ」と表記されているヒューズ回路の出力を入れ替えれば、いずれのグループに割り当てられたヒット信号生成回路４０ａにおいても、ヒューズ回路をわざわざプログラムすることなく、当該ヒット信号生成回路４０ａを不使用状態とすることが可能となる。

このように、変形例によるヒット信号生成回路４０ａを用いれば、使用しないヒット信号生成回路４０ａに対するプログラム動作が不要となる。このため、ヒューズ回路をプログラムするための時間を短縮することが可能となる。

図２０は、変形例によるバンクの構造を説明するための模式図である。

図２０に示す例では、一つのバンクがＸ方向に２４メモリブロック、Ｙ方向に３３メモリブロックに分割されている。本例ではＹ方向に分割された３３メモリブロックが４ブロックずつ一つのグループを構成している。これにより８つのグループＧ０〜Ｇ７が構成され、いずれのグループを選択するかはロウアドレスのアドレスビットＸ１３〜Ｘ１１によって指定される。

各グループを構成する４つのメモリブロックのうち、３つは冗長ワード線を含まない通常のメモリブロックＭＢであり、残りの１つは冗長ワード線を含むメモリブロックＲＭＢである。図２０に示す例では、各グループを構成する４つのメモリブロックのうち上から２番目のメモリブロックが冗長ワード線を含むメモリブロックＲＭＢである。

このようなメモリブロック構成である場合、例えば、グループＧ０に属するメモリブロックＭＢ３に不良ワード線ＷＬが存在する場合、これを当該グループＧ０に属するメモリブロックＲＭＢ１内の冗長ワード線ＲＷＬに置換しても実際には問題は生じない。これは、メモリブロックＭＢ３とメモリブロックＲＭＢ１は同じグループに属しているものの、互いに隣接しないため、これらメモリブロックＭＢ３，ＲＭＢ１に含まれるワード線ＷＬ，ＲＷＬを同時に選択してもデータの競合が生じないからである。

しかしながら、図２０に示すようなメモリブロック構成であっても、同一グループ内における置換は全て禁止することが望ましい。これは、同一グループ内における置換を条件付きで許可するためには、複雑な回路が必要となるからである。そして、同一グループ内における置換禁止は、上位ビットに対応するヒューズ回路Ｆ１３〜Ｆ１１を用い、これらの値が当該グループを示している場合にイネーブル信号ＥＮを非活性化させることにより行えばよい。

以上、不良ワード線ＷＬを冗長ワード線ＲＷＬに置換する場合を例に説明したが、本発明は不良ビット線ＢＬを冗長ビット線ＲＢＬに置換する場合にも適用できる。但し、ビット線ＢＬの置換においては、ワード線ＷＬの置換とは異なりデータの競合が生じないことから、置換元と置換先の関係は自由である。例えば、図３に示すビット線ＢＬ７が不良ビット線である場合、隣接するメモリブロックに属する冗長ビット線ＲＢＬ６に置換することが可能である。したがって、本発明をビット線ＢＬの置換に適用する場合、ワード線ＷＬの置換のようにデータの競合が生じるアドレス範囲を禁止アドレスとするのではなく、任意のアドレス範囲を禁止アドレスとすることができる。つまり、置換元として任意に禁止された不良ビット線ＢＬのアドレスが設定されている場合には、イネーブル信号ＥＮを非活性化させればよい。

図２１は、不良ビット線ＢＬを冗長ビット線ＲＢＬに置換するためのヒット信号生成回路５０の回路図である。

図２１に示すように、ヒット信号生成回路５０は、ヒューズ回路Ｆ３〜Ｆ９及び比較回路Ｃ３〜Ｃ９を備えている。イネーブルヒューズ回路は設けられていない。ヒューズ回路Ｆ３〜Ｆ９は、置換対象となる不良ビット線ＢＬのアドレスビットＹ３〜Ｙ９にそれぞれ対応している。ここで、アドレスビットＹ２〜Ｙ０が使用されないのは、ＤＤＲ３（double Data Rate 3）型のＳＤＲＡＭでは８ビットのプリフェッチが行われるからである。比較回路Ｃ３〜Ｃ９から出力される一致信号Ｈ３〜Ｈ９は、ヒット判定回路５１に供給される。

さらに、ヒット信号生成回路５０は、ヒューズ回路Ｆ６〜Ｆ９の負出力ＦＢを入力信号とするＮＡＮＤゲート回路５２を備えている。ＮＡＮＤゲート回路５２の出力であるイネーブル信号ＥＮは、ヒット判定回路５１に供給される。これにより、ヒット判定回路５１は、ヒューズ回路Ｆ６〜Ｆ９の少なくとも一つがプログラム状態であり、且つ、アクセスが要求されたアドレスビットＹ３〜Ｙ９とヒューズ素子Ｆ３〜Ｆ９の出力が全て一致した場合に、ヒット信号ＨＩＴをハイレベルに活性化させる。ヒット信号ＨＩＴは、冗長ビット線ＲＢＬを選択するための信号である。

上述の通り、ビット線ＢＬの置換においては、データの競合を防ぐための制約は存在しない。このため、本来であれば置換元のアドレスと置換先のアドレスとの関係は任意であるが、本実施形態ではヒューズ回路Ｆ６〜Ｆ９が全て未プログラム状態となるアドレスを禁止アドレスに設定し、禁止アドレスがプログラムされたヒット信号生成回路５０を非活性状態としている。これにより、ヒット信号生成回路５０においてもイネーブルヒューズ回路が不要となることから、チップ上における占有面積を削減することが可能となる。

尚、イネーブル信号ＥＮを生成するために、どのヒューズ回路の出力を参照するかは任意である。したがって、図２１に示す例ではヒューズ回路Ｆ６〜Ｆ９の出力からイネーブル信号ＥＮを生成しているが、本発明がこれに限定されるものではない。イネーブル信号ＥＮを生成するために参照するヒューズ回路の数を多く設定すれば、禁止アドレスの範囲を狭くすることができる一方、ＮＡＮＤゲート回路５２の回路規模が大きくなる。逆に、参照するヒューズ回路の数を少なく設定すれば、ＮＡＮＤゲート回路５２の回路規模を小さくすることができる一方、禁止アドレスの範囲が広くなる。このように両者はトレードオフの関係にあるため、イネーブル信号ＥＮを生成するため参照するヒューズ回路の数は、求められる特性などに応じて決定する必要がある。

図２２は、変形例によるヒット信号生成回路５０ａの回路図である。

図２２に示すヒット信号生成回路５０ａは、ヒューズ回路Ｆ９の正出力ＦＴと負出力ＦＢを入れ替えて比較回路Ｃ９に供給する点において、上述したヒット信号生成回路５０と相違している。その意義は図１９に関連して説明したとおりであり、使用しないヒット信号生成回路５０ａに対するプログラム動作が不要となる。このため、ヒューズ回路をプログラムするための時間を短縮することが可能となる。

図２３は、冗長ビット線ＲＢＬの好ましい配置例を示す模式図である。

図２３に示す例では、ロウアドレスの最上位ビットＸ１４によって選択される各エリアがＸ方向にＤＱ０エリア〜ＤＱ７エリアに分割されている。ＤＱ０エリア〜ＤＱ７エリアは、それぞれデータ入出力端子３５から入出力されるデータＤＱ０〜ＤＱ７に対応するエリアである。上述の通り、ＤＤＲ３型のＳＤＲＡＭでは８ビットプリフェッチが行われることから、１回のアクセスでこれらＤＱ０エリア〜ＤＱ７エリアにおいてそれぞれ８本のビット線ＢＬが選択され、合計で６４ビットのデータが入出力される。

一つのＤＱエリアにおいて同時に選択される８本のビット線ＢＬは、図２３においてビット線セットＢＬＳを構成している。一例として、カラムアドレスの値が１６進数で（０００）であれば「＃０００」と表記されたビット線セットＢＬＳが選択され、１６進数で（００８）であれば「＃００８」と表記されたビット線セットＢＬＳが選択される。

本例では、一つのＤＱエリアに４つの冗長ビット線セットＲＢＬＳが設けられている。各冗長ビット線セットＲＢＬＳは、それぞれ８本の冗長ビット線ＲＢＬからなる。図２３に示すように、本例ではＤＱ０，２，４，６エリアにおいては冗長ビット線セットＲＢＬＳがエリアの右側端部に纏めて配置され、ＤＱ１，３，５，７エリアにおいては冗長ビット線セットＲＢＬＳがエリアの左側端部に纏めて配置されている。これにより、冗長ビット線セットＲＢＬＳが配置される領域は４つに纏められ、これらはバンクの端部を避けて配置されることから、不良の発生確率が比較的高いバンクの端部に冗長ビット線セットＲＢＬＳが配置されることがない。

図２３に示す例では、各ＤＱエリアに設けられた４つの冗長ビット線セットＲＢＬＳのうち、冗長ビット線セットＲＢＬＳ０においてはヒューズ回路Ｆ９〜Ｆ６に記憶された値が（１１００）である場合にディセーブル状態となり、冗長ビット線セットＲＢＬＳ１においてはヒューズ回路Ｆ９〜Ｆ６に記憶された値が（１００１）である場合にディセーブル状態となり、冗長ビット線セットＲＢＬＳ２においてはヒューズ回路Ｆ９〜Ｆ６に記憶された値が（０１１０）である場合にディセーブル状態となり、冗長ビット線セットＲＢＬＳ３においてはヒューズ回路Ｆ９〜Ｆ６に記憶された値が（００１１）である場合にディセーブル状態となる。尚、図２１に示したヒット信号生成回路５０を用いる場合には、図２３においてＴと表記されたアドレスビットについては正出力ＦＴをＮＡＮＤゲート回路５２に接続し、Ｂと表記されたアドレスビットについては負出力ＦＢをＮＡＮＤゲート回路５２に接続すればよい。また、図２２に示したヒット信号生成回路５０ａを用いる場合には、図２３においてＴと表記されたアドレスビットについては正出力ＦＴと負出力ＦＢとを入れ替えて比較回路Ｃに供給し、Ｂと表記されたアドレスビットについては正出力ＦＴと負出力ＦＢとを入れ替えることなく比較回路Ｃに供給すればよい。

これにより、冗長ビット線セットＲＢＬＳ０においてはカラムアドレスの値が１６進数で（３００）〜（３３Ｆ）の範囲にある不良ビット線ＢＬの置換が禁止され、冗長ビット線セットＲＢＬＳ１においてはカラムアドレスの値が１６進数で（２４０）〜（２７Ｆ）の範囲にある不良ビット線ＢＬの置換が禁止され、冗長ビット線セットＲＢＬＳ２においてはカラムアドレスの値が１６進数で（１８０）〜（１ＢＦ）の範囲にある不良ビット線ＢＬの置換が禁止され、冗長ビット線セットＲＢＬＳ３においてはカラムアドレスの値が１６進数で（０Ｃ０）〜（０ＦＦ）の範囲にある不良ビット線ＢＬの置換が禁止される。図２３においては禁止アドレスを網掛け表示している。

このように、置換先が制限されるビット線ＢＬを分散しておけば、不良ビット線ＢＬが偏在している場合であっても、これらを全て置換できる確率が高くなる。また、バンクの端部近傍に配置されるビット線ＢＬは置換先が制限されないことから、不良の発生確率が比較的高いバンクの端部におけるビット線ＢＬの救済効率が低下することはない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。更に、メモリセル及び冗長メモリセルは、不揮発性記憶素子であってもよい。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々な種類のＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 半導体装置
１１ メモリセルアレイ
１１Ｒ 冗長メモリセルアレイ
１２ ロウデコーダ
１２ａ メインワードデコーダ
１２ｂ サブワードデコーダ
１２ｃ 下位アドレスデコーダ
１２ｄ ＯＲゲート回路
１２ｅ サブワード駆動信号生成部
１２Ｒ 冗長ロウデコーダ
１３ センス回路
１３Ｒ 冗長センス回路
１４ カラムデコーダ
１４Ｒ 冗長カラムデコーダ
２１，２２ アドレス端子
２３ アドレスバッファ回路
２４ ロウ冗長アドレス判定回路
２５ カラム冗長アドレス判定回路
３１ コマンド端子
３２ コマンドデコーダ
３３ 制御回路
３４ データ入出力部
３５ データ入出力端子
４０，４０ａ ヒット信号生成回路
４１ ヒット判定回路
４２ ＮＡＮＤゲート回路
５０，５０ａ ヒット信号生成回路
５１ ヒット判定回路
５２ ＮＡＮＤゲート回路
６０ ヒューズ素子
６１，６２ トランジスタ
６３，６４ インバータ
６５ クロックトインバータ
６６〜６８ トランスファゲート
Ｃ 比較回路
ＥＮ イネーブル信号
Ｆ ヒューズ回路
ＦＸ０〜ＦＸ３ サブワード駆動信号
Ｇ０〜Ｇ７ グループ
Ｈ 一致信号
ＨＩＴ ヒット信号
ＭＢ，ＲＭＢ メモリブロック
ＭＷＬ メインワード線
ＲＢＬ 冗長ビット線
ＲＳＥＧ 冗長セグメント
ＲＷＬ 冗長ワード線
ＲＭＷＬ メインワード線
ＳＥＧ セグメント
ＷＬ ワード線
Ｘ０〜Ｘ１３ アドレスビット

Claims (19)

1. それぞれ複数のメモリセルに接続され、アクセスが要求されたアドレスに応じて選択される複数の選択線と、
   前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第１のヒット信号を生成する第１のヒット信号生成回路と、
   複数の第１の冗長メモリセルに接続され、前記第１のヒット信号の活性化に応答して選択される第１の冗長選択線と、を備え、
   前記第１のヒット信号生成回路は、前記欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、前記比較の結果にかかわらず前記第１のヒット信号を非活性状態とすることを特徴とする半導体装置。
2. 前記第１のヒット信号が活性化したか否かにかかわらず、前記アクセスが要求されたアドレスに基づいて前記複数の選択線のいずれかを選択するデコーダ回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のアドレス範囲に属するアドレスは、該アドレスを構成する複数ビットのうち一部のビットの値が共通であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１のヒット信号生成回路は、欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、前記アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、前記複数の比較回路が全て一致を検出したことに応答して前記第１のヒット信号を生成するヒット判定回路とを含み、
   前記ヒット判定回路は、前記欠陥のある選択線のアドレスの前記一部のビットの値が前記共通の値ではないことに応答して活性化されることを特徴とする請求項３に記載の半導体装置。
5. 前記欠陥のある選択線のアドレスの前記一部のビットに対応する複数のヒューズ回路が全て未プログラム状態である場合、前記一部のビットの値が前記共通の値を示すことを特徴とする請求項４に記載の半導体装置。
6. 前記複数の選択線はそれぞれワード線であり、前記第１の冗長選択線は冗長ワード線であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記複数のワード線は、前記アクセスが要求されたアドレスが前記第１のアドレス範囲にある場合に選択される複数の第１のワード線を含み、
   前記複数の第１の冗長メモリセルは、前記複数の第１のワード線の少なくとも一つに接続された複数のメモリセルと同じセンスアンプに接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記複数の選択線はそれぞれビット線であり、前記第１の冗長選択線は冗長ビット線であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
9. 前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第２のヒット信号を生成する第２のヒット信号生成回路と、
   複数の第２の冗長メモリセルに接続され、前記第２のヒット信号の活性化に応答して選択される第２の冗長選択線と、をさらに備え、
   前記第２のヒット信号生成回路は、前記欠陥のある選択線のアドレスが前記第１のアドレス範囲とは異なる第２のアドレス範囲にある場合、前記比較の結果にかかわらず前記第２のヒット信号を非活性状態とすることを特徴とする請求項３に記載の半導体装置。
10. 前記第２のアドレス範囲に属するアドレスは、該アドレスを構成する複数ビットのうち一部のビットの値が共通であり、且つ、前記第１のアドレス範囲に属するアドレスの前記一部のビットの値とは異なる値であることを特徴とする請求項９に記載の半導体装置。
11. 欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、
    アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、
    前記複数の比較回路が全て一致を検出したことに応答してヒット信号を生成するヒット判定回路と、を備え、
    前記ヒット判定回路は、前記欠陥のある選択線のアドレスの一部のビットの値が所定の値を示していることに応答して非活性化されることを特徴とする半導体装置。
12. 前記所定の値は、対応する複数のヒューズ回路が全て未プログラム状態である場合に得られる値であることを特徴とする請求項１１に記載の半導体装置。
13. 複数の第１のメモリセルに接続され、第１の部分を含む第１のアドレス情報で指定される第１の選択線と、
    複数の第２のメモリセルに接続され、前記第１のアドレス情報の前記第１の部分と対応する第２の部分を含む第２のアドレス情報で指定される第２の選択線と、
    複数の冗長メモリセルに接続され、前記第１の選択線を置き換えることができ、かつ、前記第２の選択線を置き換えることを禁止された冗長選択線と、
    前記第１のアドレス情報の前記第１の部分に対応する第３の部分を含む冗長アドレス情報を保持する保持部を含み、入力アドレス情報を受け取り、当該冗長アドレス情報と当該入力アドレス情報とを比較して、比較結果に応じて前記冗長選択線を選択状態又は非選択状態に制御するヒット信号生成回路であって、前記冗長アドレス情報の前記第３の部分が、前記第２のアドレス情報の前記第２の部分と一致した場合には、前記冗長アドレス情報の残りの部分にかかわらず前記冗長選択線を前記非選択状態とするように構成される、前記ヒット信号生成回路と、
    を備えることを特徴とする半導体装置。
14. 前記第１のアドレス情報の前記第１の部分が前記第２のアドレス情報の前記第２の部分と一致しないことを特徴とする請求項１３に記載の半導体装置。
15. 複数の第３のメモリセルに接続され、前記第１のアドレス情報の前記第１の部分に対応する第４の部分を含む第３のアドレス情報で指定される第３の選択線であって、前記冗長選択線が当該第３の選択線を置き換えることを禁止された前記第３の選択線を更に備え、前記第３のアドレス情報の前記第４の部分が前記第２のアドレス情報の前記第２の部分と一致することを特徴とする請求項１３に記載の半導体装置。
16. 各々が、前記複数の第２のメモリセルのうちの対応する１つと、前記複数の冗長メモリセルのうちの対応する１つとに、共通に接続される複数のセンスアンプ回路を備えることを特徴とする請求項１３に記載の半導体装置。
17. 前記第１及び前記第２の選択線がワード線であり、前記冗長選択線が冗長ワード線であり、前記第１及び第２のアドレス情報、並びに、前記冗長アドレス情報及び前記入力アドレス情報が、ロウアドレスであることを特徴とする請求項１３に記載の半導体装置。
18. 前記第１及び前記第２の選択線がビット線であり、前記冗長選択線が冗長カラム線であり、前記第１及び第２のアドレス情報、並びに、前記冗長アドレス情報及び前記入力アドレス情報が、カラムアドレスであることを特徴とする請求項１３に記載の半導体装置。
19. 前記ヒット信号生成回路の前記保持部は、複数のヒューズ素子を含むことを特徴とする請求項１３に記載の半導体装置。

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