KR101385751B1 - 신호라인의 오픈 시에도 설정 전압레벨을 유지하는 반도체 장치 및 신호 라인의 플로팅 방지 방법 - Google Patents
신호라인의 오픈 시에도 설정 전압레벨을 유지하는 반도체 장치 및 신호 라인의 플로팅 방지 방법 Download PDFInfo
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Abstract
신호라인의 오픈 시에도 설정 전압레벨을 유지하는 반도체 장치가 개시된다.리페어 가능한 신호라인을 복수로 구비하는 반도체 장치는, 상기 신호라인이 스페어 신호라인으로 리페어된 경우에 상기 신호라인이 제1 전압레벨로 유지되도록 하는 제1 구동부와; 상기 신호라인에서 오픈이 발생한 경우에 상기 신호라인의 일부가 상기 제1 전압레벨로 유지되지 못하는 것을 방지하기 위해 상기 신호라인을 기준으로 상기 제1 구동부와 대향하여 배치되어 상기 신호라인의 일부를 상기 제1 전압레벨로 구동하는 제2 구동부를 구비함에 의해, 설정된 전압레벨을 유지하도록 되어 있는 신호라인에서 오픈이 발생된 경우에도 신호라인의 일부가 플로팅 되는 것을 방지하는 효과가 있다.
반도체 메모리 장치, 컬럼선택라인, 노말 워드라인 인에이블 신호라인, 플로팅.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 설정된 전압레벨을 유지하도록 되어 있는 신호라인에서 오픈이 발생된 경우에 신호라인의 일부가 플로팅되는 것을 방지할 수 있는 반도체 장치 및 그에 따른 플로팅 방지방법에 관한 것이다.
DRAM 등과 같은 반도체 장치에서는 결함 있는 메모리 셀을 스페어 메모리 셀로 대치하는 리던던시 스킴(scheme)을 통상적으로 채용하고 있다.
리던던시 스킴에서 리던던시 효율을 위해 컬럼선택라인(CSL) 또는 노말워드라인 인에이블 신호(NWEi)라인 단위로의 대치가 많이 이루어진다. 페일(fail)컬럼선택라인이 스페어 컬럼선택라인으로 대치되는 경우에 상기 페일 컬럼선택라인은 그라운드 레벨로 유지되어진다.
그러나, 페일 컬럼선택라인에 라인 오픈(open)이 발생된 경우에 페일 컬럼선택라인의 일부는 플로팅상태로 되기 때문에 인접 컬럼선택라인과 전기적 커플링이 유발될 소지가 있다.
통상적인 반도체 메모리 장치에서 리던던시 스킴을 포함하는 장치 블록을 보인 도 1을 참조하면, 노말 메모리 셀 어레이(41) 및 스페어 메모리 셀 어레이(42)를 포함하는 메모리 셀 어레이(40)가 복수의 디코더들(20,21,22,23,25,30,31,35)과 연결됨을 알 수 있다. 디코더들 중에서 로우 디코더들(20,21,22,23)과 컬럼 디코더들(30,31)은 상기 노말 메모리 셀 어레이(41)에 대한 행(row)과 열(column)을 각기 지정하기 위해 사용되고, 스페어 로우 디코더(25)와 스페어 컬럼 디코더(35)는 상기 스페어 메모리 셀 어레이(42)에 대한 리던던시 행과 리던던시 열을 각기 지정하기 위해 사용된다.
도 1에서, 리던던시 프로그램은 상기 리던던시 프로그램 회로로서 기능하는 로우 스페어 회로(10) 및 컬럼 스페어 회로(11)에 의해 구현된다. 로우 스페어 회로(10)는 로우 프리 디코더(6)의 프리 디코디드 로우 어드레스(DRAi)를 수신하여 행리던던시 인에이블 신호(X-RENi)를 생성하고 이를 스페어 로우 디코더(25)에 인가함에 의해, 행방향의 결함 구제가 수행되도록 한다. 한편, 컬럼 스페어 회로(11)는 컬럼 프리 디코더(7)의 프리 디코디드 컬럼 어드레스(DCAi)를 수신하여 열 리던던시 인에이블 신호(Y-RENi)를 생성하고 이를 스페어 컬럼 디코더(35)에 인가함에 의해, 열방향의 결함 구제가 수행되도록 한다.
예를 들어, 어드레스 버퍼(2)에 7비트의 외부 어드레스(EADDi)가 인가되는 경우에, 로우 또는 컬럼 내부 어드레스 발생기(4,5)는 인가되는 각 비트의 신호와 상기 각 비트의 논리 상태가 반전된 상보신호를 함께 생성하여, 각기 14비트의 내부 어드레스(IRAi,ICAi)가 생성되도록 한다. 물론, 여기서, 로우 및 컬럼 내부 어 드레스 발생기(4,5)를 하나로 통합하여 원하는 비트수의 내부 어드레스가 공통으로 생성되도록 할 수도 있다. 상기 로우 또는 컬럼 프리 디코더(6,7)는 상기 내부 어드레스를 프리(pre) 디코딩하여 프리 디코디드 어드레스를 생성한다.
따라서, 도 1의 로우 디코더(20)는 상기 프리 디코디드 로우 어드레스(DRAi)를 디코딩하여 노말 메모리 셀 어레이(41)의 워드라인들(WL0:n) 중의 하나를 선택하며, 로우 스페어 회로(10)는 상기 프리 디코디드 로우 어드레스(DRAi)에 응답하여 결함 메모리 셀의 행을 대체하는데 필요한 행 리던던시 인에이블 신호(X-RENi)를 생성한다. 유사하게, 도 1의 컬럼 디코더(30)는 상기 프리 디코디드 컬럼 어드레스(DCAi)를 디코딩하여 노말 메모리 셀 어레이(41)의 컬럼 선택라인들 중의 하나를 선택하며, 컬럼 스페어 회로(11)는 상기 프리 디코디드 컬럼 어드레스(DCAi)에 응답하여 결함 메모리 셀의 열을 대체하는데 필요한 열 리던던시 인에이블 신호(Y-RENi)를 생성한다.
도 1과 같은 반도체 메모리 장치에서, 결함있는 메모리 셀의 비트라인과 연결된 임의의 컬럼선택라인(CSL)은 스페어 컬럼선택라인(SCSL)으로 대치되고, 이에 따라 스페어 컬럼선택라인에 연결된 메모리 셀들이 결함 메모리 셀 대신에 동작된다.
페일(fail)컬럼선택라인이 스페어 컬럼선택라인으로 대치되는 경우에 상기 페일 컬럼선택라인은 도 2에서 보여지는 바와 같이 그라운드 레벨로 유지되어진다.
도 2는 컨벤셔날 기술에 따른 넌페일 및 페일 신호라인의 전압레벨 상태를 보여주는 개략적 도면이다. 도 2에서 상부에 보여지는 신호라인은 넌(non)페일 상 태의 컬럼선택라인(CSL)을 보인 것이고, 하부에 보여지는 신호라인은 페일 상태 즉 리페어 대상이 되는 컬럼선택라인(CSL)을 보인 것이다.
통상적으로, 페일(fail)컬럼선택라인이 스페어 컬럼선택라인으로 대치되는 경우에 상기 페일 컬럼선택라인은 도 2의 하부에 보여지는 바와 같이 그라운드 레벨로 유지되어진다. 이 경우에 컬럼선택라인신호(PCSL)는 인버터(IN1)의 입력과 연결되지 않으며, 상기 인버터(IN1)의 입력은 그라운드 레벨이 된다. 따라서, 페일된 임의의 컬럼선택라인(CSLi)은 그라운드 레벨로 유지된다.
그러나, 도 3에서와 같이 상기 페일 컬럼선택라인(CSL)이 오픈된 경우에 라인의 일부는 플로팅 상태가 된다.
도 3는 도 2중 페일 신호라인의 오픈 시 플로팅의 문제를 보여주는 도면이다. 도 3을 참조하면, 참조부호 A에서와 같이 씨닝(thining)현상 또는 오픈 현상이 라인에서 발생한 경우 일부의 라인은 그라운드 전압과는 전기적으로 격리되어 있기 때문에 플로팅 상태로 된다.
이와 같이, 컬럼선택라인(CSL)이나 노말워드라인 인에이블 신호라인이 그라운드 레벨을 갖지 못하고 플로팅 상태로 남게 될 경우, 반도체 제품에 치명적인 결함을 유발시킬 수 있다. 예를 들어, 인접 라인과의 전기적 커플링을 유발하여 리드나 라이트 동작 에러를 초래할 수 있다.
본 발명의 목적은 설정된 전압레벨을 유지하도록 되어 있는 신호라인에서 오픈이 발생된 경우에 신호라인의 일부가 플로팅되는 것을 방지할 수 있는 반도체 장치 및 그에 따른 플로팅 방지방법을 제공함에 있다.
본 발명의 다른 목적은 페일 컬럼선택라인의 오픈 현상 발생시에도 그라운드 레벨을 유지할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 페일 노말 워드라인 인에이블 신호 라인의 오픈 현상 발생시에도 그라운드 레벨을 유지할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 결함 신호라인을 스페어 신호라인으로 결함 신호라인의 플로팅 현상을 방지할 수 있는 반도체 장치를 제공함에 있다.
상기한 본 발명의 목적들을 달성하기 위하여 발명의 일 양상(aspect)에 따라. 리페어 가능한 신호라인을 복수로 구비하는 반도체 장치는,
상기 신호라인이 스페어 신호라인으로 리페어된 경우에 상기 신호라인이 제1 전압레벨로 유지되도록 하는 제1 구동부와; 상기 신호라인에서 오픈이 발생한 경우에 상기 신호라인의 일부가 상기 제1 전압레벨로 유지되지 못하는 것을 방지하기 위해 상기 신호라인을 기준으로 상기 제1 구동부와 대향하여 배치되어 상기 신호라인의 일부를 상기 제1 전압레벨로 구동하는 제2 구동부를 구비한다.
본 발명의 실시예에서, 상기 제2 구동부는 퓨즈 및 트랜지스터 소자를 포함 하여 이루어진다. 또한, 상기 신호라인은 컬럼선택라인 또는 워드라인 인에이블 신호 라인일 수 있다.
바람직하기로, 상기 제1 전압레벨은 그라운드 전압레벨일 수 있다.
본 발명의 실시예에서, 상기 퓨즈의 커팅은 리페어가 필요한 신호라인이 존재할 경우에는 마스터 퓨즈를 커팅하고, 리페어 하지 않는 신호라인에 연결된 퓨즈를 커팅하며, 리페어된 스페어 신호라인에 연결된 퓨즈를 커팅하는 방식으로 수행된다.
본 발명의 다른 기술적 양상에 따라, 리페어 가능한 신호라인을 복수로 구비하는 반도체 장치에서 신호라인의 플로팅 방지방법은,
상기 신호라인이 스페어 신호라인으로 리페어된 경우에 상기 신호라인을 제1 전압레벨로 유지하는 단계와; 상기 신호라인에서 오픈이 발생한 경우에 상기 신호라인의 일부가 플로팅되는 것을 방지하기 위해 상기 신호라인의 일부를 상기 제1 전압레벨로 구동하는 단계를 구비한다.
상기한 바와 같은 본 발명의 구성에 따르면, 설정된 전압레벨을 유지하도록 되어 있는 신호라인에서 오픈이 발생된 경우에도 신호라인의 일부가 플로팅 되는 것을 방지하는 효과가 있다. 따라서, 인접 신호라인과의 커플링이 방지되어 반도체 장치의 동작 신뢰성이 보장되는 이점이 있다.
이하에서는 본 발명에 따라, 설정된 전압레벨을 유지하도록 되어 있는 신호라인에서 오픈이 발생된 경우에 신호라인의 일부가 플로팅되는 것을 방지할 수 있는 반도체 장치 및 그에 따른 플로팅 방지방법에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
먼저, 본 발명의 기술적 특징은 페일 CSL(혹은 NWE)에 대하여 씬닝 혹은 오픈이 발생한다 하더라도 그라운드 레벨을 유지토록 하여 오동작 발생을 방지하는 것이다.
도 4는 본 발명에 따라 페일 신호라인들의 오픈 시에도 플로팅의 문제가 해결된 상태를 보여주는 도면이다.
도 4를 참조하면, 상부에 보여지는 신호라인은 페일 상태의 컬럼선택라인(CSL)에서 오픈 현상이 발생된 경우를 보인 것이고, 하부에 보여지는 신호라인은 페일 상태의 노말워드라인 인에이블 신호라인(NWE)에서 오픈 현상이 발생된 경우를 보인 것이다.
도 4을 통하여 알 수 있는 바와 같이, 오픈 현상에 의해 도 4의 드라이버(IN1,IN2)측과 전기적으로 격리된 신호라인들(DS2)은 플로팅됨이 없이 그라운드 레벨로 유지된다. 도 4와 같은 플로팅 방지 기능은 도 5와 같은 구동부를 채용함에 의해 달성된다.
도 5는 도 4의 전압레벨 상태를 유지하기 위해 제시된 구동부를 갖는 구체적 실시예도이다.
도 5를 참조하면, 드라이버 회로(100) 및 인버터 구동부(210)는 제1 구동부로서 기능한다. 상기 제1 구동부는 상기 신호라인이 스페어 신호라인으로 리페어된 경우에 상기 신호라인이 제1 전압레벨로 유지되도록 하는 역할을 한다. 제2 구동부는 라인 연결 퓨즈부(240), 트랜지스터부(250), 및 마스터 퓨즈부(110)를 포함하여 이루어진다.
상기 제2 구동부는, 상기 신호라인에서 오픈이 발생한 경우에 상기 신호라인의 일부가 상기 제1 전압레벨(그라운드 레벨)로 유지되지 못하는 것을 방지하기 위해 상기 신호라인을 기준으로 상기 제1 구동부(100)와 대향하여 배치되어 상기 신호라인의 일부를 상기 제1 전압레벨로 구동한다.
각각의 신호라인들에는 라인 연결 퓨즈(FU1)가 연결된다.
상기 마스터 퓨즈부(110)는, 파워 업 신호(PVCCHB)가 게이트로 각각 인가되는 피모오스 트랜지스터(PM1) 및 엔모오스 트랜지스터(NM1)와, 상기 피모오스 트랜지스터(PM1)의 드레인과 엔모오스 트랜지스터(NM1)의 드레인 사이에 연결된 퓨즈(MF1)와, 상기 엔모오스 트랜지스터(NM1)의 드레인과 접지사이에 연결된 엔모오스 트랜지스터(NM2)와, 노드(ND1)와 출력노드(OU)간에 연결된 인버터(INV1)를 포함한다.
이에 따라, 도 5의 회로에서는 CSL(혹은 NWE)드라이버(100)에서 페일 CSL을 그라운드 레벨을 갖도록 한다. 그리고, CSL이 오픈되었을 때를 대비하여 CSL 드라이버의 반대편에 마련된 퓨즈(FU2,FU4,FU9)를 이용하여 리페어 대상이 되는 CSL 및 사용하지 않는 스페어 CSL(SCSL)을 그라운드 레벨을 갖도록 한다.
퓨즈의 커팅은 다음과 같이 수행한다. 리페어가 필요한 CSL이 존재할 경우에는 마스터 퓨즈(MF1)를 커팅한다. 리페어 하지 않는 CSL의 퓨즈(FU1,FU3,FU6)를 커팅한다. 그리고, 리페어 하는데 사용할 SCSL의 퓨즈(FU7,FU8)를 커팅한다.
여기서, 드라이버 회로(100) 측의 리페어 방법은 기존 스킴을 그대로 유지한다.
따라서, 퓨즈들 FU2,3과 연결된 신호라인에 오픈이 발생된 경우에 마스터 퓨즈부(110)의 출력(OU)은 하이레벨이 되어 트랜지스터들(N11,N13)이 턴온되므로, 신호라인들의 일부는 플로팅 상태를 유지함이 없이 그라운드 레벨과 연결되어진다.
따라서, 인접 신호라인들과의 커플링 현상이 원천적으로 제거된다.
본 발명이 적용되는 반도체 장치는 디램등의 휘발성 반도체 메모리 장치 뿐만 아니라 플래시 메모리 등의 불휘발성 반도체 메모리 장치도 포함할 수 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 퓨즈 및 트랜지스터의 구성 및 커팅 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
도 1은 리던던시 스킴을 포함하는 통상적인 반도체 메모리 장치의 장치블록도
도 2는 컨벤셔날 기술에 따른 넌페일 및 페일 신호라인의 전압레벨 상태를 보여주는 개략적 도면
도 3은 도 2중 페일 신호라인의 오픈 시 플로팅의 문제를 보여주는 도면
도 4는 본 발명에 따라 페일 신호라인들의 오픈 시에도 플로팅의 문제가 해결된 상태를 보여주는 도면
도 5는 도 4의 전압레벨 상태를 유지하기 위해 제시된 구동부를 갖는 구체적 실시예도
Claims (21)
- 복수의 리페어 가능한 신호라인들을 구비하는 반도체 장치에 있어서:상기 리페어가능한 신호 라인들 중 결함있는 각각의 제1 부분을 제1 전압 레벨로 유지하기 위한 제1 구동부;상기 리페어가능한 신호 라인들 중 결함있는 각각의 제2 부분이 상기 제1 전압 레벨로 리페어되도록 구동하기 위한 제2 구동부; 및복수의 스페어 신호 라인들을 포함하고,리페어할 상기 리페어가능한 신호 라인들 중 결함있는 각각은 상기 스페어 신호 라인들 각각에 의하여 리페어되는 반도체 장치.
- 제1항에 있어서,상기 제2 구동부는 퓨즈 및 트랜지스터 소자를 포함하여 이루어짐을 특징으로 하는 반도체 장치.
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- 제1항에 있어서,상기 제1 전압레벨은 그라운드 전압레벨임을 특징으로 하는 반도체 장치.
- 삭제
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- 제1항에 있어서,상기 제1 구동부는 상기 리페어가능한 신호 라인들 각각의 제1 끝단에 연결되고,상기 제2 구동부는 상기 리페어가능한 신호 라인들 각각의 제2 끝단에 연결되고,상기 제1 끝단은 상기 리페어가능한 신호 라인 각각의 제2 끝단과 반대인 반도체 장치.
- 제 1 항에 있어서,상기 제2 구동부는 상기 리페어가능한 신호 라인들 각각과 마스터 퓨즈 사이, 그리고 상기 스페어 신호 라인들 각각과 상기 마스터 퓨즈 사이에 상기 마스터 퓨즈, 각각의 라인 퓨즈 및 각각의 트랜지스터 디바이스를 포함하는 반도체 장치.
- 제 16 항에 있어서,상기 리페어가능한 신호 라인들 중 상기 결함있는 하나를 리페어하기 위하여상기 마스터 퓨즈는 컷(cut)되고, 상기 레페어가능한 신호 라인들 중 컷되지 않은 하나들 중 상기 각각의 라인 퓨즈는 컷되고, 그리고 상기 리페어가능한 신호 라인들 중 결함있는 하나를 리페어하기 위하여 사용된 상기 스페어 신호 라인 중 각각의 라인 퓨즈는 컷되는 반도체 장치.
- 제 16 항에 있어서,상기 결함있는 리페어가능한 신호 라인은 컬럼 선택 라인이고,상기 스페어 신호 라인은 스페어 컬럼 선택 라인인 반도체 장치.
- 제 16 항에 있어서,상기 결함있는 리페어가능한 신호 라인은 노멀 워드 라인 활성화 신호 라인이고,상기 스페어 신호 라인은 스페어 노멀 워드 라인 활성화 신호 라인인 반도체 장치.
- 제 16 항에 있어서,상기 제1 구동부는 인버터 드라이버를 포함하고,리페어할 상기 리페어가능한 신호 라인들 중 결함있는 하나를 위하여 상기 인버터 드라이버의 각각의 인버터의 입력은 상기 제1 전압 레벨을 가지는 전원 소오스(power source)로 전기적으로 연결된 반도체 장치.
- 복수의 리페어 가능한 신호라인들을 구비하는 반도체 장치에서 신호라인의 플로팅 방지방법에 있어서:상기 리페어가능한 신호 라인들 중 결함있는 각각의 제1 부분을 제1 전압 레벨로 유지하는 단계; 그리고상기 리페어가능한 신호 라인의 제2 부분이 플로팅되는 것을 방지하기 위하여 리페어할 상기 리페어가능한 신호 라인들 중 결함있는 각각의 상기 제2 부분이 상기 제1 전압 레벨로 리페어되도록 구동하는 단계를 포함하고,상기 반도체 장치는 복수의 스페어 신호 라인들, 마스터 퓨즈, 복수의 라인 퓨즈들 및 복수의 트랜지스터들을 포함하고,상기 제2 부분을 구동하는 단계는,상기 마스터 퓨즈를 컷하는 단계;상기 리페어가능한 신호 라인들 중 컷되지 않은 각각과 관련된 상기 라인 퓨즈를 컷하는 단계; 및상기 리페어가능한 신호 라인들 중 상기 결함있는 하나를 리페어하기 위하여 사용된 상기 스페어 신호 라인들과 관련된 상기 라인 퓨즈를 컷하는 단계를 포함하는 플로팅 방지 방법.
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