JP2010182365A - アンチヒューズ回路及び半導体記憶装置 - Google Patents

アンチヒューズ回路及び半導体記憶装置 Download PDF

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Abstract

【課題】低電圧で動作する半導体集積回路においても十分動作マージンが確保できるアンチヒューズ回路及びアンチヒューズ回路を備えた半導体記憶装置を提供する。
【解決手段】書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源を使用するアンチヒューズ回路であって、第２乃至第４の電源に接続され、第３の電源電圧と第４の電源電圧との間で変化する第１の論理信号を第２の電源電圧と第４の電源電圧との間で変化する第２の論理信号に変換する第１のレベルシフト回路と、第１、第２及び第４の電源に接続され、第２の論理信号を第１の電源電圧と第４の電源電圧との間で変化する第３の論理信号に変換する第２のレベルシフト回路と、ソースに第１の電源が接続され、ゲートに第３の論理信号が接続されたトランジスタと、一端がトランジスタのドレインに接続され、他端が第５の電源に接続されたアンチヒューズ素子と、を備える。
【選択図】図３

Description

本発明は、アンチヒューズ回路及び半導体記憶装置に関する。
半導体装置の分野では、通常は絶縁状態にあり、書き込み工程で、高電圧を印加して絶縁状態を破壊すると導通状態になるアンチヒューズ回路が用いられている。アンチヒューズ回路は、プログラミングの方法が、絶縁状態を破壊させることにより行うので、書き込みは１回限りであり、一度書き込んだデータを元に戻すことはできない。しかし、他の不揮発性のプログラミング素子に比べると導通抵抗が低いため、フィールドプログラマブルゲートアレイやその他の半導体装置の不揮発性プログラムマブル回路として広く用いられるようになってきている。
特に半導体メモリ等の不良ビット救済用の冗長回路の置換アドレスを指定する回路やトリミング回路としては、レーザヒューズが一般的であるが、レーザヒューズは、半導体装置をパッケージに組み立てた後は、プログラミングができないのに対して、アンチヒューズ回路は、電気的に書き込みを行うため、半導体装置をパッケージに組み立てた後も、プログラミングが可能であることから、注目されている。
図１は、特許文献１の図３に記載されている従来のアンチヒューズ回路を備えた半導体装置である。図１において、アンチヒューズ素子をプログラムミングする際には、アンチヒューズ素子３２の一端に高電圧（ｖｐｇｍ）を印加し、アンチヒューズ素子の他端は、Ｎチャンネル保護トランジスタ３４とＮチャンネルドライバトランジスタ３８を介してグランドＧＮＤ電位に接続し、アドレス等で選択されるＮチャンネルドライバトランジスタ３８のゲートに与える電圧によって、アンチヒューズ素子を絶縁破壊させるか否かをプログラムする半導体装置が記載されている。
また、図２は、特許文献２の図７に記載されている従来のアンチヒューズ回路である。図２において、アンチヒューズ素子ＡＦ１をプログラミングする際は、端子Ｎ１１に書き込み電圧を印加し、選択信号ＡＦＳＥｌにハイレベルを与える。すると、Ｑ１３がオンし、アンチヒューズ素子ＡＦ１に高電圧が印加されてゲート酸化膜が絶縁破壊され導通する。また、トランジスタＱ１１、Ｑ１２は、プログラミング時にトランジスタＱ１３がオンしない場合、キャパシタ構造のアンチヒューズ素子ＡＦ１によるカップリング作用によりトランジスタＱ１３やＮ１２に接続される他の回路に高い電圧Ｖｒｒが直接印加させないように、分圧する機能を有している。
また、特許文献３には、２系統の電源電圧のみで動作可能であり、かつ、大きなレベルシフト能力を有するレベルシフト回路が記載されている。
特開２００２−１３４６２０号公報 特開２００８−４７２１５号公報 特開２００４−３６３８４３号公報
以下の分析は本発明において与えられる。アンチヒューズ回路が用いられる半導体記憶装置等の半導体集積回路の分野において、システムの大容量化、大規模化や低消費電力化の市場の要求がある。この市場の要求に答えるため、トランジスタをさらに微細加工するとともに、微細加工に伴う耐圧低下の問題に対処し、さらに低消費電力化を容易にするため、半導体集積回路自体の動作電圧をさらに低い電圧で動作させるようになってきている。一方、アンチヒューズ回路には、書き込みのプログラミング時に、ヒューズ素子に高電圧を印加する回路が必要である。
本発明の１つの側面によるアンチヒューズ回路は、書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源を使用するアンチヒューズ回路であって、前記第２乃至第４の電源に接続され、前記第３の電源電圧と第４の電源電圧との間で変化する第１の論理信号を前記第２の電源電圧と第４の電源電圧との間で変化する第２の論理信号に変換する第１のレベルシフト回路と、前記第１、第２及び第４の電源に接続され、前記第２の論理信号を前記第１の電源電圧と前記第４の電源電圧との間で変化する第３の論理信号に変換する第２のレベルシフト回路と、ソース・ドレインの一方に前記第１の電源が接続され、ゲートに前記第３の論理信号が接続されたトランジスタと、一端が前記トランジスタのソース・ドレインの他方に接続され、他端が前記第５の電源に接続されたアンチヒューズ素子と、を備える。
さらに、他の側面による半導体記憶装置は、メモリセルアレイと、書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源を使用するアンチヒューズ回路であって、前記第２乃至第４の電源に接続され、前記第３の電源電圧と第４の電源電圧との間で変化する第１の論理信号を前記第２の電源電圧と第４の電源電圧との間で変化する第２の論理信号に変換する第１のレベルシフト回路と、前記第１、第２及び第４の電源に接続され、前記第２の論理信号を前記第１の電源電圧と前記第４の電源電圧との間で変化する第３の論理信号に変換する第２のレベルシフト回路と、ソースに前記第１の電源が接続され、ゲートに前記第３の論理信号が接続されたトランジスタと、一端が前記トランジスタのドレインに接続され、他端が前記第５の電源に接続されたアンチヒューズ素子と、前記第２の電源を前記第１の電源と第２の電源との中間電圧まで昇圧し、昇圧した電圧を前記メモリセルアレイに供給する第１の昇圧回路と、前記アンチヒューズ回路の書き込み動作時に前記第１の昇圧回路が昇圧した電圧をさらに、第１の電源まで昇圧する第２の昇圧回路と、を含むアンチヒューズ回路と、を備える。
本発明によれば、低電圧で動作する回路にアンチヒューズが用いられる場合であっても、他の回路に余計なストレスを与えることなく確実にアンチヒューズ回路に書き込みを行うことができる。
特許文献１による従来のアンチヒューズプログラム回路のブロック図である。 特許文献２による別な従来のアンチヒューズ書き込み回路の回路図である。 本発明の一実施例によるアンチヒューズ書き込み回路の回路図である。 レベルシフト回路の一例を示す回路図である。 本発明の他の実施例による半導体記憶装置の全体を示すブロック図である。 本発明のさらに別な実施例における半導体記憶装置の電源経路図である。
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
本発明の一実施形態によるアンチヒューズ回路７は、例えば図３に示すように、書き込み時（プログラミング時）に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源（ＶＰＰＳＶＴ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴ）を使用するアンチヒューズ回路であって、第２乃至第４の電源（ＶＤＤ１、ＶＤＤ２、ＶＳＳ）に接続され、第３の電源電圧ＶＤＤ２と第４の電源電圧ＶＳＳとの間で変化する第１の論理信号Ｌ１を第２の電源電圧ＶＤＤ１と第４の電源電圧ＶＳＳとの間で変化する第２の論理信号Ｌ２に変換する第１のレベルシフト回路ＬＳ１と、第１、第２及び第４の電源（ＶＰＰＳＶＴ、ＶＤＤ１、ＶＳＳ）に接続され、第２の論理信号を第１の電源電圧ＶＰＰＳＶＴと第４の電源電圧ＶＳＳとの間で変化する第３の論理信号Ｌ３に変換する第２のレベルシフト回路と、ソースに第１の電源ＶＰＰＳＶＴが接続され、ゲートに第３の論理信号が接続されたトランジスタＰ３１と、一端がトランジスタＰ３１のドレインに接続され、他端が第５の電源ＶＢＢＳＶＴに接続されたアンチヒューズ素子Ｆｕｓｅと、を備える。上記構成によれば、第１のレベルシフト回路ＬＳ１と第２のレベルシフト回路ＬＳ２とを使用して２段階で第１の論理信号Ｌ１の論理振幅を昇圧させ、この昇圧した論理信号Ｌ３をアンチヒューズ素子Ｆｕｓｅと直列接続するトランジスタＰ３１のゲートに印加している。２段階でゲートに与える論理信号を昇圧しているので、元の論理信号の論理振幅が小さい場合でも十分動作マージンを確保することができる。さらに、アンチヒューズ素子Ｆｕｓｅに対する書き込み動作時に、高電圧電源ＶＰＰＳＶＴと低電圧電源ＶＢＢＳＶＴとの電位差を利用して、大きな電位差を生成して書き込みを行うので、上記高電圧電源より低く、かつ、上記低電圧電源より高い範囲の電源電圧で動作する周辺回路に加わる電圧ストレスを低減することができる。
また、本発明の一実施形態によるアンチヒューズ回路は、例えば図３に示すように、トランジスタＰ３１を第１トランジスタＰ３１としたときに、ソースドレインの一方がアンチヒューズ素子Ｆｕｓｅの一端に、ソースドレインの他方が読み出し回路Ｉ１に接続され、ゲートには、書き込み時にオフさせ読み出し時にオンさせる制御信号ＶＲＥＡＤＢが接続された第２トランジスタＰ３２をさらに含む。この第２のトランジスタによって、読み出し回路Ｉ１を書き込み時にアンチヒューズから切り離し過大な電圧が印加されるのを防ぐと共に、読み出し時には、読み出し回路をアンチヒューズに接続してアンチヒューズの導通／非導通を検出することができる。なお、読み出し回路Ｉ１は、ＶＤＤ２系の回路であり、電源ＶＤＤ２とＶＳＳが供給されている。
また、本発明の一実施形態によるアンチヒューズ回路７は、例えば図３に示すように、ドレインが第４の電源ＶＳＳに接続され、ソースが第１トランジスタＰ３１のドレインに接続され、書き込み動作時に、第１のトランジスタＰ３１がオンするときにオフし、第１のトランジスタＰ３１がオフするときにオンするようにゲート電圧が制御される第３トランジスタＰ３３をさらに含む。
また、本発明の一実施形態によるアンチヒューズ回路７は、例えば図３に示すように、ソースが第１の電源ＶＰＰＳＶＴに、ゲートが第３の論理信号Ｌ３に、ドレインが第３トランジスタＰ３３のゲートに接続された第４トランジスタＰ３４と、ソースが第４の電源ＶＳＳに、ゲートが第３の論理信号に接続された第５トランジスタＮ３２と、ソースが第５トランジスタＮ３２のドレインに、ゲートが前記第２の電源ＶＤＤ１に、ドレインが前記第４トランジスタのドレイン及び第３トランジスタのゲートに接続された第６トランジスタＮ３１をさらに含み、第１乃至第４トランジスタ（Ｐ３１〜Ｐ３４）が、第一導電型のＭＯＳトランジスタであり、第５及び第６トランジスタ（Ｎ３２、Ｎ３１）が、第一導電型とは逆導電型のＭＯＳトランジスタである。
また、本発明の一実施形態によるアンチヒューズ回路は、第１の電源ＶＰＰＳＶが、読み出し時には電源が供給されず、第１トランジスタＰ３１、第３トランジスタＰ３３はいずれもオフする。
また、本発明の一実施形態による半導体記憶装置は、例えば図３、図５、図６に示すように、メモリセルアレイ１０と、アンチヒューズ回路７と、を備え、アンチヒューズ回路７が、書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源（ＶＰＰＳＶＴ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴ）を使用するアンチヒューズ回路７であって、第２乃至第４の電源（ＶＤＤ１、ＶＤＤ２、ＶＳＳ）に接続され、第３の電源電圧ＶＤＤ２と第４の電源電圧ＶＳＳとの間で変化する第１の論理信号Ｌ１を第２の電源電圧ＶＤＤ１と第４の電源電圧ＶＳＳとの間で変化する第２の論理信号Ｌ２に変換する第１のレベルシフト回路ＬＳ１と、第１、第２及び第４の電源（ＶＰＰＳＶＴ、ＶＤＤ１、ＶＳＳ）に接続され、第２の論理信号Ｌ２を第１の電源電圧ＶＰＰＳＶと第４の電源電圧ＶＳＳとの間で変化する第３の論理信号Ｌ３に変換する第２のレベルシフト回路ＬＳ２と、ソースに第１の電源ＶＰＰＳＶが接続され、ゲートに第３の論理信号Ｌ３が接続されたトランジスタＰ３１と、一端がトランジスタＰ３１のドレインに接続され、他端が第５の電源ＶＢＢＳＶＴに接続されたアンチヒューズ素子Ｆｕｓｅと、を有し、第１の昇圧回路２０が、第２の電源ＶＤＤ１を第１の電源ＶＰＰＳＶＴと第２の電源ＶＤＤ１との中間電圧ＶＨまで昇圧し、昇圧した電圧ＶＨをメモリセルアレイ１０と第２の昇圧回路２２に供給し、第２の昇圧回路２２が、アンチヒューズ回路７の書き込み動作時に第１の昇圧回路２０が昇圧した電圧ＶＨをさらに、第１の電源ＶＰＰＳＶＴまで昇圧する。すなわち、第１の昇圧回路によりメモリセルアレイの通常動作に必要な電圧まで昇圧し、その昇圧した電圧をさらに第２の昇圧回路によりアンチヒューズの書き込みに必要な電圧まで昇圧することができる。
また、本発明の一実施形態による半導体記憶装置は、例えば図５に示すように、メモリセルアレイ１０は冗長セルを含み、アンチヒューズ回路７が、冗長セルの選択に用いられるものであってもよい。以下、実施例について、図面を参照して詳しく説明する。
図３は、実施例１によるアンチヒューズ書き込み回路の回路図である。その構成と動作について説明する。図３のアンチヒューズ書き込み回路には、書き込み動作時に、電源電圧が高いほうから、ＶＰＰＳＶＴ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴの５種類の電源が供給される。好ましくは、ＶＰＰＳＶＴは、６．５Ｖ、ＶＤＤ１は、１．８Ｖ、ＶＤＤ２は１．２Ｖ、ＶＳＳは０Ｖ、ＶＢＢＳＶＴは、−３．５Ｖである。
ＳＴＯＲＥ信号は、アンチヒューズ回路７に対するＶＤＤ２系の書き込みデータ信号である。書き込み動作時に、ＳＴＯＲＥ信号がローレベルであれば、アンチヒューズ素子Ｆｕｓｅが導通し、オン状態となる。ＳＴＯＲＥ信号がハイレベルであればアンチヒューズ素子Ｆｕｓｅが導通せず、ハイインピーダンス状態を維持する。レベルシフタＬＳ１は、電源としてＶＤＤ１、ＶＤＤ２、ＶＳＳが供給され、ＶＤＤ２系の論理信号であるＳＴＯＲＥ信号をＶＤＤ１系の論理信号Ｌ２に昇圧する。また、レベルシフタＬＳ２は、電源として、ＶＰＰＳＶ、ＶＤＤ１、ＶＳＳが供給され、ＶＤＤ１系の論理信号Ｌ２をさらに、ＶＰＰＳＶ系の論理信号Ｌ３に昇圧する。論理信号Ｌ３は、ＰＭＯＳトランジスタＰ３１のゲートに接続される。ＰＭＯＳトランジスタＰ３１のソースは、電源ＶＰＰＳＶＴに、ドレインは、アンチヒューズ素子Ｆｕｓｅの一端に接続される。アンチヒューズ素子Ｆｕｓｅの他端は、電源ＶＢＢＳＶＴに接続される。
さらに、論理信号Ｌ３は、ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２のゲートにも接続される。ＰＭＯＳトランジスタＰ３４のソースは、電源ＶＰＰＳＶＴに、ドレインは、ＰＭＯＳトランジスタＰ３３のゲートとＮＭＯＳトランジスタＮ３１のドレインに接続される。ＮＭＯＳトランジスタＮ３１のゲートは電源ＶＤＤ１に接続され、ソースは、ＮＭＯＳトランジスタＮ３２のドレインに接続される。ＮＭＯＳトランジスタＮ３２のソースは、電源ＶＳＳに接続される。さらに、ＰＭＯＳトランジスタＰ３３のソースは電源ＶＳＳに、ドレインは、ＰＭＯＳトランジスタＰ３１のドレインとアンチヒューズ素子Ｆｕｓｅの一端とＰＭＯＳトランジスタＰ３２のソースドレインの一方に接続される。ＰＭＯＳトランジスタＰ３２のソースドレインの他方は読み出し回路となるインバータＩ１のゲートに接続される。なお、インバータＩ１は、電源ＶＤＤ２系の回路であり、図示は省略しているが、インバータＩ１には、電源ＶＤＤ２とＶＳＳが接続されている。
なお、レベルシフタＬＳ１の内部回路の一例を図４に示す。この図４に示すレベルシフタの内部回路自体は周知の回路であるので、詳細な説明は省略する。また、レベルシフタＬＳ２についても、電源ＶＤＤ２が電源ＶＤＤ１に、電源ＶＤＤ１が電源ＶＰＰＳＶに置き換わるだけで、回路の構成自体は、図４のレベルシフタＬＳ１と同一の回路で実現できる。
次に、図３の動作について説明する。アンチヒューズ回路７に対する書き込み動作時には、すでに述べたとおり、電源電圧が高いほうから、ＶＰＰＳＶ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴの５種類の電源には、それぞれ、６．５Ｖ、１．８Ｖ、１．２Ｖ、０Ｖ、−３．５Ｖが供給される。書き込み動作時には、ＶＲＥＡＤＢ信号はハイレベル（電源ＶＰＰＳＶＴ同電位）が与えられ、インバータＩ１はアンチヒューズ素子Ｆｕｓｅから切り離される。ＳＴＯＲＥ信号がローレベル（０Ｖ）であれば、第３の論理信号Ｌ３もローレベル（０Ｖ）となる。第３の論理信号Ｌ３がローレベルであるので、ＰＭＯＳトランジスタＰ３１が導通する。このとき、ＰＭＯＳトランジスタＰ３４も導通し、ＮＭＯＳトランジスタＮ３２がオフするので、ＰＭＯＳトランジスタＰ３３のゲートには、ＶＰＰＳＶＴが印加され、ＰＭＯＳトランジスタＰ３３はオフする。なお、このとき、ＮＭＯＳトランジスタＮ３１のゲートには、ＶＤＤ１が印加されているので、ＶＰＰＳＶＴの電圧が直接ＮＭＯＳトランジスタＮ３２のドレインに印加されることはなく、ＮＭＯＳトランジスタＮ３１によって、ＮＭＯＳトランジスタＮ３２のドレインに印加される電界が緩和されている。
このとき、ＰＭＯＳトランジスタＰ３１がオンし、ＰＭＯＳトランジスタＰ３３がオフするので、アンチヒューズ素子Ｆｕｓｅの端子間には、ＶＰＰＳＶＴとＶＢＢＳＶＴの電位差が印加される。すると、アンチヒューズ素子Ｆｕｓｅには絶縁耐圧を超える電圧が印加されることになり、アンチヒューズ素子Ｆｕｓｅの端子間が破壊され、アンチヒューズ素子Ｆｕｓｅは導通する。このアンチヒューズ素子の導通は、不可逆的であり、一度導通状態になると、再び絶縁状態に戻ることはない。
このアンチヒューズ素子Ｆｕｓｅを導通させるときに、ＰＭＯＳトランジスタＰ３３のソース、ＰＭＯＳトランジスタＰ３２のソースドレイン端の一方にも高電圧ＶＰＰＳＶＴが印加されるが、ＰＭＯＳトランジスタＰ３３、Ｐ３２のソースドレイン間の電圧より、アンチヒューズ素子Ｆｕｓｅの端子間に印加される電圧の方が大きい。アンチヒューズ素子の他端には、負の電源電圧ＶＢＢＳＶＴが印加されるからである。従って、アンチヒューズ素子Ｆｕｓｅを絶縁破壊させるときであっても、ＰＭＯＳトランジスタＰ３２やＰ３３が過大な電圧ストレスを受けることはない。
一方、ＳＴＯＲＥ信号がハイレベル（ＶＤＤ２）であれば、レベルシフタＬＳ１、ＬＳ２により２段階に昇圧され、第３の論理信号Ｌ３はハイレベル（ＶＰＰＳＶ）となる。図４に示すレベルシフト回路は、昇圧すべき電源間の電位差が大きい場合には、動作マージンが狭くなるが、ここでは、２段階の昇圧回路により、２段階に昇圧しているので、元の論理信号の電圧レベルと昇圧した後の論理信号の電圧レベルの電位差が大きくても確実に動作させることができる。必要があれば、レベルシフト回路を３段以上重ねても良い。第３の論理信号Ｌ３がハイレベルであれば、ＰＭＯＳトランジスタＰ３１はオフする。また、ＰＭＯＳトランジスタＰ３４もオフする一方、ＮＭＯＳトランジスタＮ３２はオンする。ＮＭＯＳトランジスタＮ３１にも固定バイアスが与えられているので、ＰＭＯＳトランジスタＰ３３のゲート電圧はローレベルとなり、ＰＭＯＳトランジスタＰ３３がオンし、アンチヒューズ素子Ｆｕｓｅの一端の電圧はＶＳＳとなる。アンチヒューズ素子Ｆｕｓｅの他端に負電圧ＶＢＢＳＶＴが与えられたとしても、アンチヒューズ素子Ｆｕｓｅの端子間の電圧はアンチヒューズ素子Ｆｕｓｅの絶縁耐圧を超えないため、アンチヒューズ素子Ｆｕｓｅは絶縁状態を維持する。
読み出し動作時には、電源ＶＰＰＳＶＴには、電源が供給されず、電源ＶＢＢＳＶＴには、電源ＶＳＳと同じ電圧が供給される。電源ＶＰＰＳＶＴが供給されないので、ＰＭＯＳトランジスタＰ３１、Ｐ３３は共にオフ状態となる。読み出し動作の初期時には、ＶＲＥＡＤＢ信号はハイレベルが印加され、ＰＭＭＯＳトランジスタＰ３２はオフ状態となる。この状態で、ＰＭＯＳトランジスタＰ３２の読み出し回路側は図示しないプリチャージ回路よりＶＤＤ２にプリチャージされる。その後、ＶＲＥＡＤＢはローレベルとなり、ＰＭＯＳトランジスタＰ３２はオフからオン状態になる。アンチヒューズ素子Ｆｕｓｅがオン状態であれば、プリチャージしたＶＤＤ２レベルの電荷は、ＰＭＯＳトランジスタＰ３２とアンチヒューズ素子Ｆｕｓｅを介してＶＳＳ（ＶＢＢＳＶＴ＝ＶＳＳ）へ抜け、インバータＩ１には、ローレベルが入力される。一方、アンチヒューズ素子Ｆｕｓｅがオフ状態であれば、プリチャージしたＶＤＤ２レベルの電荷は維持され、インバータＩ１には、ハイレベルが入力される。この様にして、アンチヒューズ素子Ｆｕｓｅのオン／オフ状態を検出することができる。なお、アンチヒューズ素子Ｆｕｓｅへの書き込みプログラム動作以外のときは、レベルシフタＬＳ１、レベルシフタＬＳ２はいずれもオフし、消費電力を低減することができる。
次に、アンチヒューズ回路をＤＲＡＭメモリ等の半導体記憶装置に適用した実施例について説明する。図５は、実施例２による半導体記憶装置全体のブロック図である。図５の半導体記憶装置３１は、同期式のＤＲＡＭである。図５の半導体記憶装置３１の構成について、概略を説明する。クロックジェネレータ１は外部からクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、半導体記憶装置３１全体にクロックを供給する。アドレスバス３は、外部からアドレス信号Ａ０〜Ａ１３、バンクアドレス信号ＢＡ０〜ＢＡ２を入力し、モードレジスタ２、ロウアドレスバッファ・リフレッシュカウンタ６、カラムアドレスバッファ・バーストカウンタ８へ伝える。モードレジスタ２はアドレスバス３からアドレスデータを受けて内部の動作モードを設定する。コマンドデコーダ４は、外部からチップセレクト信号／ＣＳ、ロウアドレスストーブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、外部から与えられるコマンドをデコードする。コントロールロジック５は、コマンドデコーダでデコードしたコマンドに基づいて、半導体記憶装置３１全体を制御する。ロウアドレスバッファ・リフレッシュカウンタ６はアドレスバス３からロウアドレスを受け付けると共に、リフレッシュアドレスをカウントする。カラムアドレスバッファ・バーストカウンタ８はアドレスバス３からカラムアドレスを受け付けると共にバースト転送のカラムアドレスをカウントする。メモリセルアレイ１０には、行列上にＤＲＡＭセルが配列され、そのアドレスは、ロウデコーダ１１とカラムデコーダにより指定される。なお、メモリセルアレイ１０は、Ｂａｎｋ０からＢａｎｋ７の８つのバンクを有している。センスアンプ１２は、メモリセルアレイからデータを読み出す場合やリフレッシュを行うときに、メモリセルアレイからビット線を介して読み出したデータを増幅する。データコントロール回路１４はメモリセルアレイに対して入出力を行うデータを制御する。ラッチ回路１５は、外部と入出力を行うデータを一時的に保持する。ＤＬＬ１６は、クロック信号ＣＫ、／ＣＫから外部と同期を取るためのクロック信号を生成し、入出力バッファ１７へ供給する。入出力バッファ１７は、外部のデータバスＤＱに接続され、データストローズ信号ＤＱＳ、／ＤＱＳ、差動データストローブ信号ＲＤＱＳ、／ＲＤＱＳに同期してデータの入出力を行う。また、入出力バッファ１７へは、終端抵抗制御信号ＯＤＴ、データマスク信号ＤＭが入力される。
各バンクのメモリセルアレイ１０には、図示しない冗長メモリセルロウ、冗長メモリセルカラムが含まれる。メモリセルアレイ１０をテストした結果、一部のメモリセルに欠陥が見つかった場合には、その不良メモリセルが含まれるロウまたは、カラムを単位に、冗長メモリセルロウ、冗長メモリセルカラムに置き換えられる。ロウデコーダ１１、カラムデコーダ１３にそれぞれ対応して設けられたアンチヒューズ回路７は、それぞれ不良メモリセルが含まれるロウ、カラムを冗長メモリセルロウ、冗長メモリセルカラムに置き換えるべきロウアドレス、カラムアドレスを記憶し、ロウアドレスバッファ・リフレッシュカウンタ６、カラムアドレスバッファ・バーストカウンタ８から不良メモリセルが含まれるロウアドレス、カラムアドレスが指定された場合にそのロウアドレス、カラムアドレスに代えて、冗長メモリセルロウ、冗長メモリセルカラムをロウアドレス、カラムアドレスとして出力する。従って、アンチヒューズ回路７は、置き換えるロウアドレス、カラムアドレスのビット数に対応したビット数を有している。また、冗長メモリセルロウ、冗長メモリセルカラムを複数設ける場合は、それぞれに対応して設けられる。また、図５では図示を省略しているが、アンチヒューズ回路７はバンク毎に設けられる。なお、アンチヒューズ回路７の回路構成は、実施例１で説明したアンチヒューズ回路をそのまま用いることができる。
また、電源電圧発生回路１８は、外部から供給される第一の電源ＶＤＤ、第二の電源ＶＳＳからアンチヒューズ回路の書き込みや、メモリセルアレイのリードライト動作に必要な電源ＶＰＰＳＶＴ、ＶＨ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴが生成される。なお、外部から供給される電源ＶＤＤがＶＤＤ１又はＶＤＤ２と同電位である場合は、外部から供給させない電圧を外部から供された電圧から生成すればよい。なお、電源ＶＨは、通常２．７Ｖの電圧であるＶＰＰＳＶＴとＶＤＤ１の中間電位の高電圧電源であり、メモリセルアレイのデコード回路等の電源に使用される。なお、電源電圧発生回路１８は、半導体記憶装置３１の１箇所に配置されてもよいし、必要な電源に同じて半導体記憶装置３１の各部に分散して配置してもよい。なお、電源電圧発生回路１８が生成する電源ＶＰＰＳＶＴ、ＶＨ、ＶＤＤ１、ＶＤＤ２、ＶＳＳ、ＶＢＢＳＶＴはそれぞれ必要なときに必要な電源を生成すればよく、必要がないときは、電源毎に電源電圧生成を停止することにより消費電力を低減することができる。たとえば、ＶＰＰＳＶＴ、ＶＢＢＳＶＴはいずれもアンチヒューズ素子Ｆｕｓｅへの書き込みプログラミング動作時にしか使用しない場合は、書き込みプログラミング動作時以外電源電圧の生成を中止することにより、消費電力を低減することができる。
図６は、実施例３の半導体記憶装置における電源供給の経路を示す電源経路図である。実施例３は、実施例２の電源電圧発生回路１８を半導体記憶装置３１の各部に分散して配置した実施例である。図６では、ＶＤＤ２、ＶＤＤ１、ＶＨ、ＶＰＰＳＶＴ系の電源経路のみを図示している。図６では、外部端子ＶＤＤ１とＶＤＤ２により外部からＶＤＤ１とＶＤＤ２の両方の電源が与えられている。ただし、これは一例であり、ＶＤＤ１又はＶＤＤ２の一方のみの電源が外部から供給され、残りの電源は半導体記憶装置３１の内部で電源を生成してもよい。なお、実施例３においても実施例１、２と同様に、ＶＤＤ２、ＶＤＤ１、ＶＨ、ＶＰＰＳＶＴの電圧はそれぞれ、好ましくは、１．２Ｖ、１．８Ｖ、２．７Ｖ、６．５Ｖである。
外部電源端子ＶＤＤ１から与えられた電源は、メモリセル用昇圧回路２０とスイッチＳＷ１に供給される。メモリセル用昇圧回路２０は、与えられた電源ＶＤＤ１を昇圧し、ＶＨ電源を生成し、通常動作時にメモリセルアレイ１０に供給するために生成されているが、さらに、アンチヒューズ回路７にも供給されている。アンチヒューズ回路７は、図３の構成に加え、内部にアンチヒューズ回路専用の昇圧回路２２を備えており、与えられた電源ＶＨから書き込み用電源ＶＰＰＳＶＴを生成している。このアンチヒューズ回路専用の昇圧回路２２はアンチヒューズ素子Ｆｕｓｅへの書き込みプログラミング動作時のみ機能し、書き込みプログラミング動作時以外のときは、動作を停止し、消費電力を低減している。また、メモリセルアレイ１０、周辺回路１９、アンチヒューズ回路７の動作に必要な電源ＶＤＤ２は、それぞれ、外部端子ＶＤＤ２から各部に供給されている。さらに、周辺回路１９からアンチヒューズ回路７には、制御信号（例えば、ＳＴＯＲＥ信号）が与えられる。
ここで、メモリセルアレイ用の高電圧電源ＶＨ（２．７Ｖ系）は、メモリセルアレイへのアクセス時に使用される電源であって、アンチヒューズ回路７では、直接は使用しない電源であるが、高電圧電源ＶＨよりさらに高電圧な電源ＶＰＰＳＶＴをアンチヒューズ回路７内部で生成するためにメモリセル用昇圧回路２０から供給されている。アンチヒューズ回路７内の昇圧回路２２は、このメモリセル用昇圧回路２０から供給された高電圧電源ＶＨを基にさらに高電圧な電源ＶＰＰＳＶＴを内部で生成することにより、高電圧電源生成の効率を高めている。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１：クロックジェネレータ
２：モードレジスタ
３：アドレスバス
４：コマンドデコーダ
５：コントロールロジック
６：ロウアドレスバッファ・リフレッシュカウンタ
７：アンチヒューズ回路
８：カラムアドレスバッファ・バーストカウンタ
１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムデコーダ
１４：データコントロール回路
１５：ラッチ回路
１６：ＤＬＬ
１７：入出力バッファ
１８：電源電圧発生回路
１９：周辺回路
２０：メモリセル用昇圧回路
２２：昇圧回路
３１：半導体記憶装置
３２、ＡＦ１、ＡＦ２、Ｆｕｓｅ：アンチヒューズ素子
Ｉ１、Ｉ２：インバータ
Ｌ１：第１の論理信号
Ｌ２：第２の論理信号
Ｌ３：第３の論理信号
ＬＳ１、ＬＳ２：レベルシフタ
Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４、Ｐ３５、Ｐ４１、Ｐ４２：ＰＭＯＳトランジスタ
Ｎ３１、Ｎ３２、Ｎ４１、Ｎ４２：ＮＭＯＳトランジスタ
ＳＷ１：スイッチ

Claims (9)

  1. 書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源を使用するアンチヒューズ回路であって、
    前記第２乃至第４の電源に接続され、前記第３の電源電圧と第４の電源電圧との間で変化する第１の論理信号を前記第２の電源電圧と第４の電源電圧との間で変化する第２の論理信号に変換する第１のレベルシフト回路と、
    前記第１、第２及び第４の電源に接続され、前記第２の論理信号を前記第１の電源電圧と前記第４の電源電圧との間で変化する第３の論理信号に変換する第２のレベルシフト回路と、
    ソース・ドレインの一方に前記第１の電源が接続され、ゲートに前記第３の論理信号が接続されたトランジスタと、
    一端が前記トランジスタのソース・ドレインの他方に接続され、他端が前記第５の電源に接続されたアンチヒューズ素子と、
    を備えたことを特徴とするアンチヒューズ回路。
  2. 前記トランジスタを第１トランジスタとしたときに、
    ソースドレインの一方が前記アンチヒューズ素子の一端に、ソースドレインの他方が読み出し回路に接続され、ゲートには、書き込み時にオフさせ読み出し時にオンさせる制御信号が接続された第２トランジスタをさらに含むことを特徴とする請求項１記載のアンチヒューズ回路。
  3. ドレインが第４の電源に接続され、ソースが前記第１トランジスタのドレインに接続され、書き込み動作時に、前記第１のトランジスタがオンするときにオフし、前記第１のトランジスタがオフするときにオンするようにゲート電圧が制御される第３トランジスタをさらに含むことを特徴とする請求項２記載のアンチヒューズ回路。
  4. ソースが前記第１の電源に、ゲートが前記第３の論理信号に、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
    ソースが前記第４の電源に、ゲートが前記第３の論理信号に接続された第５トランジスタと、
    ソースが前記第５トランジスタのドレインに、ゲートが前記第２の電源に、ドレインが前記第４トランジスタのドレイン及び第３トランジスタのゲートに接続された第６トランジスタをさらに含み、前記第１乃至第４トランジスタが、第一導電型のＭＯＳトランジスタであり、前記第５及び第６トランジスタが、前記第一導電型とは逆導電型のＭＯＳトランジスタであることを特徴とする請求項３記載のアンチヒューズ回路。
  5. 前記第１の電源は、読み出し時には電源が供給されず、前記第１トランジスタ、第３トランジスタはいずれもオフすることを特徴とする請求項４記載のアンチヒューズ回路。
  6. メモリセルアレイと、
    書き込み時に電位が高いほうから順番に第１乃至第５の電源電圧となる第１乃至第５の電源を使用するアンチヒューズ回路であって、前記第２乃至第４の電源に接続され、前記第３の電源電圧と第４の電源電圧との間で変化する第１の論理信号を前記第２の電源電圧と第４の電源電圧との間で変化する第２の論理信号に変換する第１のレベルシフト回路と、前記第１、第２及び第４の電源に接続され、前記第２の論理信号を前記第１の電源電圧と前記第４の電源電圧との間で変化する第３の論理信号に変換する第２のレベルシフト回路と、ソースに前記第１の電源が接続され、ゲートに前記第３の論理信号が接続されたトランジスタと、一端が前記トランジスタのドレインに接続され、他端が前記第５の電源に接続されたアンチヒューズ素子と、前記第２の電源を前記第１の電源と第２の電源との中間電圧まで昇圧し、昇圧した電圧を前記メモリセルアレイに供給する第１の昇圧回路と、前記アンチヒューズ回路の書き込み動作時に前記第１の昇圧回路が昇圧した電圧をさらに、第１の電源まで昇圧する第２の昇圧回路と、を含むアンチヒューズ回路と、を備えることを特徴とする半導体記憶装置。
  7. 前記メモリセルアレイは冗長セルを含み、前記アンチヒューズ回路が、前記冗長セルの選択に用いられることを特徴とする請求項６記載の半導体記憶装置。
  8. 第１の電源電圧によって動作する周辺回路と、
    前記第１の電源電圧及び前記第１の電源電圧とは異なる第２の電源電圧によって動作するメモリセルアレイと、
    前記第２の電源電圧とは異なる第３の電源電圧に基づいて前記第２の電源電圧を生成するメモリセル用昇圧回路と、
    前記第２の電源電圧に基づいて前記第２の電源電圧とは異なる第４の電源電圧を生成するアンチヒューズ用昇圧回路と、
    前記第１の電源電圧に基づいて前記周辺回路から出力された制御信号を受けてアンチヒューズのプログラミングを行うアンチヒューズ回路であって、前記第１の電源電圧に基づく制御信号を前記第４の電源電圧に基づいてレベルシフトするレベルシフト回路を含むアンチヒューズ回路と、を備えることを特徴とする半導体記憶装置。
  9. 前記レベルシフト回路は、前記第１の電源電圧の制御信号を前記第３の電源電圧の制御信号にレベルシフトする第１のレベルシフト回路と、前記第３の電源電圧の制御信号を前記第４の電源電圧の制御信号にレベルシフトする第２のレベルシフト回路を備えることを特徴とする請求項８記載の半導体記憶装置。
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