JP4946260B2 - アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 - Google Patents

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Description

本発明は，アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置に関し，特に，アンチヒューズ書込電圧発生回路の回路規模を小さくした半導体メモリ装置に関する。
大容量の半導体メモリ，特にＤＲＡＭでは，歩留まり向上のために冗長メモリを備え，不良ビットが存在するコラムやワードを冗長メモリに置き換える。また，半導体メモリにおいて，内部で発生する高電位内部電源のレベルを微調整したり，出力トランジスタのインピーダンスを微調整したりすることが行われる。冗長メモリへの置き換えは，どの不良ビットを置き換えるかのアドレス情報をＲＯＭに書き込むことで行われ，レベルやインピーダンスの微調整も，微調整情報をＲＯＭに書き込むことで行われる。
製造工程の最終段階で情報が書き込まれるＲＯＭは，従来からヒューズＲＯＭが広く利用されている。たとえば，特許文献１，２などに記載されている。つまり，ヒューズ素子にレーザを照射しヒューズ素子をブローして切断することで，必要な情報が書き込まれる。
かかるヒューズ素子のＲＯＭは，大規模なレーザ照射装置が必要であること，ウエハ段階でなければヒューズの溶断ができないことなど様々な制約がある。
そこで，近年においてヒューズＲＯＭの代わりに，アンチヒューズ素子のＲＯＭが提案されている。アンチヒューズは，基本的にコンデンサと同等の構成であり，書き込まれない状態では両端子間がオープンであり，書き込まれるとコンデンサの誘電体層が短絡され両端子間が短絡状態になる。アンチヒューズを利用することで，ヒューズよりも面積を低減でき，大がかりなレーザ照射装置が不要になり，内部で発生する高電圧により書込を行うことができ，よってアセンブリ工程後においても書込が可能になり，歩留まり向上に寄与することができる。かかるアンチヒューズを利用したメモリ装置は，例えば特許文献３に記載されている。
特開平０７−２８７９９２号公報 特開２００４−１３９３０号公報 特開平１１−３２８９９１号公報
アンチヒューズの書込には比較的高い電圧を印加する必要がある。したがって，メモリ装置内にアンチヒューズ書き込み用の高電圧発生回路を設けることが必要になる。この高電圧発生回路は，書き込みに必要な電圧が外部から供給される外部電源のレベルより高いため，発振器により生成したクロックでポンプ回路を駆動し外部電源から昇圧された高い電圧を発生する。
しかしながら，アンチヒューズ書き込み電圧は外部電源よりかなり高いので，ポンプ回路の規模を大きくする必要があり，集積度の点でデメリットになる。しかも，このアンチヒューズ書き込み電圧は，製造工程で必要だが通常動作では必要ない。したがって，かかる書き込み電圧発生回路の回路規模が大規模化することは好ましくない。
そこで，本発明の目的は，アンチヒューズ書き込み用の高電圧発生回路の回路規模を小さくした半導体メモリ装置を提供することにある。
また，本発明の他の目的は，アンチヒューズ書き込み用の高電圧発生回路の発生電圧を安定化させた半導体メモリ装置を提供することにある。
さらに，本発明の別の目的は，アンチヒューズ書き込み用の高電圧発生回路の昇圧時間を短くし，それに伴う内部のメモリへの影響を回避した半導体メモリ装置を提供することにある。
上記の目的を達成するために，本発明の第１の側面によれば，半導体メモリ装置は，外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，前記第１の内部電源が供給されるメモリコアと，所定の情報が書き込まれるアンチヒューズメモリとを有し，さらに，前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路を有する。
これによれば，書き込み電圧発生回路は，メモリコアで使用するために生成される外部電源より高い第１の内部電源を利用して，それより高い書き込み電圧を生成するので，その回路規模を小さくすることができる。アンチヒューズメモリには，冗長セルに置き換えられる不良セルの情報，内部電源発生回路のレベル調整の情報，出力回路のインピーダンス調整の情報など，様々な情報が記憶される。そのうち，不良セル救済のための不良セル情報の書き込みは，ウエハ試験時に加えてアセンブリ後のパッケージ試験時においても行われる。
上記の第１の側面において，好ましい態様によれば，第１の内部電源発生回路は，メモリがスタンバイ時には，昇圧される第１の内部電源レベルを所望レベルに追従させる応答動作を低速化する低速モードに制御され，メモリがアクティブ時には，前記応答動作を高速化して第１の内部電源レベルを所望レベルに安定化させる高速モードに制御され，アンチヒューズ書き込み時には，強制的に高速モードに制御される。これにより，アンチヒューズ書き込み時において第１の内部電源レベルが安定化し，それを昇圧して生成される書き込み電圧も安定化し，アンチヒューズ書き込みの信頼性を高めることができる。
上記の第１の側面において，別の好ましい態様によれば，第１の内部電源発生回路は，メモリがアクティブ時は第１の内部電源を第１の電位に昇圧し，アンチヒューズ書き込み時において当該第１の電位より高い第２の電位に昇圧するよう制御される。これにより，昇圧動作の元の電圧である第１の内部電源が通常動作時より高く設定されるので，書き込み電圧発生回路が短時間で書き込み電圧まで昇圧することができ，また回路規模も小さくすることができる。
ただし，第１の内部電源がメモリコア内のワード線駆動電源に使用され，電源投入により所定の周期でリフレッシュを実行するセルフリフレッシュ制御回路が設けられたメモリ装置においては，アンチヒューズ書き込み時に，セルフリフレッシュ制御回路の動作を禁止するよう制御する。第１の内部電源をより高い第２の電位に昇圧しても，セルフリフレッシュ制御回路の動作を禁止することで，第２の電位にワード線が駆動されてセルトランジスタが破壊されるなどの悪影響を回避することができる。
上記の第１の側面において，別の好ましい態様によれば，アンチヒューズ書き込み用の高電圧を印加する高電圧外部端子を設け，ウエハ試験では書き込み電圧発生回路の出力をハイインピーダンス状態にし，高電圧外部端子から書き込み用の高電圧を印加してアンチヒューズの書き込みを行い，アセンブリ後のパッケージ試験では書き込み電圧発生回路が発生する書き込み用高電圧を印加してアンチヒューズの書き込みを行う。
上記の目的を達成するために，本発明の第２の側面によれば，外部電源電圧を印加される半導体メモリ装置において，
前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
前記第１の内部電源が供給されるメモリコアと，
所定の情報が書き込まれるアンチヒューズメモリと，
前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われることを特徴とする。
さらに，上記の目的を達成するために，本発明の第３の側面によれば，外部電源電圧を印加される半導体メモリ装置において，
前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
前記外部電源電圧から前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源発生回路と，
前記第１の内部電源によりワード線が駆動され，前記第２の内部電源がメモリセルのキャパシタに接続されるメモリアレイを有するメモリコアと，
前記メモリアレイ内の不良ビット救済情報が書き込まれるアンチヒューズメモリと，
前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われることを特徴とする。
本発明によれば，アンチヒューズメモリの書き込み時に印加される電圧を生成する書き込み電圧発生回路の回路規模を小さくすることができる。
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１は，本実施の形態における半導体メモリ装置の構成図である。メモリコア１０内には，通常メモリセルＭＣを有する通常メモリセルアレイ１２と冗長メモリセルＲＭＣを有する冗長メモリセルアレイ１３と，行デコーダ１４と，行デコーダで選択されたワード線ＷＬを駆動するワード線駆動回路１６と，ビット線ＢＬをプリチャージし読み出しレベルを検出するプリチャージ・センスアンプ回路１８と，ビット線を選択しデータの入出力を行うコラム選択・入出力回路２０とを有する。入出力回路２０は，データ入出力端子ＤＱに接続される。また，メモリセルアレイ１２，１３は，複数のワード線ＷＬと複数のビット線ＢＬとを有し，それらの交差位置に１トランジスタと１キャパシタからなるメモリセルＭＣ，ＲＭＣを有する。
また，メモリ装置は，メモリコアを動作させるために，外部電源Ｖｄｄを昇圧して第１の内部電源Ｖｐｐを生成する第１の内部電源発生回路２２と，外部電源Ｖｄｄから安定した第２の内部電源Ｖｉｉを生成する第２の内部電源発生回路２４とを有する。後述するとおり，ワード線ＷＬが選択されると第１の内部電源Ｖｐｐに駆動される。また，メモリセルのキャパシタの対向電極は第２の内部電源Ｖｉｉの中間電位Vii/2に接続される。さらに，プリチャージ回路１８は，ビット線ＢＬをＶｉｉ／２のレベルにプリチャージする。
メモリコア制御回路２６は，メモリコア１０の書き込み，読み出しなどの動作を制御する。また，セルフリフレッシュ制御回路２８は，発振器３０が所定の周期で生成するトリガ信号に応答して，メモリコア制御回路２６を介して，順次ワード線の駆動，センスアンプの活性化および再書き込みによるリフレッシュ動作を制御する。通常，外部電源Ｖｄｄが起動するとセルフリフレッシュ起動信号ＳＲｅｎが活性化レベルになり，発振器３０を起動し，所定の周期毎にリフレッシュ動作が繰り返される。
図２は，本実施の形態の半導体メモリ装置における内部電源を説明する図である。横軸が時間，縦軸が電圧であり，電源起動時に外部電源Ｖｄｄが時間経過と共に上昇している。図１に示した第１の内部電源発生回路２２は，外部電源Ｖｄｄを昇圧して第１の内部電源Ｖｐｐを生成し，第２の内部電源発生回路２４は，外部電源Ｖｄｄから生成される。そして，破線の範囲２５が規格上許容されている外部電源Ｖｄｄの電圧範囲であり，その範囲内において第１，第２の内部電源Ｖｐｐ，Ｖｉｉの電位が一定になることが求められている。
図３は，メモリコアの回路とその動作波形を示す図である。図３（Ｂ）の動作波形を参照してメモリの動作を説明する。まず，プリチャージ回路ＰＲＥがビット線ＢＬ，／ＢＬをプリチャージレベルＶｉｉ／２にプリチャージする。そのプリチャージ状態で，ワードドライバ１６がワード線ＷＬを駆動して第１の内部電源Ｖｐｐに立ち上げる。これにより，メモリセルＭＣのトランジスタが導通し，キャパシタ内の電荷がビット線ＢＬに流れ出る。この図ではメモリセルＭＣにＨレベルが記憶されている場合であり，メモリセルトランジスタが導通することでビット線ＢＬの電位がわずかに上昇する。そこで，センスアンプＳＡを活性化すると，Ｈ側のビット線ＢＬが第２の内部電源Ｖｉｉまで駆動され，レファレンス側のビット線／ＢＬがグランド電位Ｖｓｓまで引き下げられる。そして，ワード線ＷＬを再度グランド電位Ｖｓｓに下げることで，ビット線ＢＬのＨレベル状態がメモリセルＭＣ内のキャパシタに記憶される。
このように，メモリセルＭＣのキャパシタに書き込むＨ側の書き込みレベルを内部電源Ｖｉｉにし，読み出し時に書き込まれたレベルＶｉｉを十分にビット線ＢＬに出力するために，ワード線ＷＬが第１の内部電源Ｖｐｐの高いレベルまで駆動される。つまり，セル内の電源である第２の内部電源Ｖｉｉよりもワード線を駆動する第１の内部電源Ｖｐｐのほうが高く設定されている。
図１に戻り，本実施の形態では，半導体メモリ装置が複数のアンチヒューズを有するアンチヒューズメモリ回路４０を有する。このアンチヒューズメモリ回路４０には，冗長メモリセルを利用して救済するための不良メモリセルのアドレス情報が書き込まれる。それ以外に，内部電源発生回路２２，２４が生成する内部電源レベルを微調整するための設定情報や，入出力回路２０のインピーダンスを微調整するための設定情報なども，アンチヒューズメモリ回路４０に記憶される場合もある。
アンチヒューズは，基本的にはキャパシタ構造であり，２端子間がオープン状態であるが，２端子間に高電圧を印加してキャパシタの誘電体層を破壊することで２端子間が短絡する。このアンチヒューズを短絡するために印加される書き込み電圧Ｖｒｒが内部の書き込み電圧発生回路４４により生成される。この書き込み電圧Ｖｒｒは，例えば数Ｖから１０数Ｖ程度の電位が必要である。よって，書き込み電圧発生回路４４により生成されるアンチヒューズ書き込み電圧Ｖｒｒは，第１の内部電源Ｖｐｐよりも高い電位である。
また，本実施の形態では，外部電源Ｖｄｄが印加される電源端子２１に加えて，外部書き込み電圧ＥＶｒｒが印加される外部端子４５を有し，ウエハ試験時においてこの外部端子４５から外部書き込み電圧ＥＶｒｒを印加することができる。
本実施の形態では，アンチヒューズ書き込み電圧発生回路４４が，昇圧された第１の内部電源Ｖｐｐを昇圧して，それより高いアンチヒューズ書き込み電圧Ｖｒｒを生成する。第１の内部電源Ｖｐｐは，第１の内部電源発生回路２２により外部電源Ｖｄｄを昇圧して生成される。したがって，書き込み電圧発生回路４４が，外部電源Ｖｄｄではなく，それより高い第１の内部電源Ｖｐｐを昇圧して書き込み電圧Ｖｒｒを生成するので，内蔵の昇圧用のポンピング回路の昇圧キャパシタ容量を小さくし数を少なくして，その回路規模を小さくすることができる。
このように，本実施の形態では，第１の内部電源発生回路２２は外部電源Ｖｄｄを昇圧して第１の内部電圧Ｖｐｐを生成し，書き込み電圧発生回路４４は第１の内部電圧Ｖｐｐを昇圧してアンチヒューズ書き込み電圧Ｖｒｒを生成する。
さらに，メモリ装置は，アンチヒューズメモリの書き込み時において，アンチヒューズ書き込み電圧発生回路４４を活性化し，第１の内部電源発生回路２２を特別の動作モードに制御するアンチヒューズメモリ書き込み制御回路４２を有する。書き込み用外部端子４１に所定のレベルを有するアンチヒューズ書き込みモード信号ＡＦＭｅが印加されると，アンチヒューズメモリ書き込み制御回路４２が起動する。アンチヒューズメモリ書き込み制御回路４２は，それに応答して，Ｖｐｐ内部電源発生回路２２を特定のモードに設定し，アンチヒューズ書き込み電圧発生回路４４を起動する。特定のモードとは，第１に，Ｖｐｐ内部電源発生回路２２の高速モードであり，高速モード信号ＶｐｐＡにより制御される。また，特定のモードは，第２に，内部電源Ｖｐｐをメモリの通常動作時より高くするモードであり，高電圧モード信号ＶｐｐＨにより制御される。また，Ｖｐｐ内部電源発生回路２２を特定のモードに設定して内部電源Ｖｐｐをより高くしたこと伴って，そのような高い内部電源Ｖｐｐによってワード線ＷＬが駆動されてメモセルトランジスタが破壊されることを防止するために，アンチヒューズメモリ書き込み制御回路４２は，セルフリフレッシュ動作を停止するセルフリフレッシュ停止信号ＳＲdisを出力する。これにより，セルフリフレッシュ動作が禁止され，ワードドライバによるワード線ＷＬを駆動する動作が禁止される。
さらに，アンチヒューズ書き込み電圧発生回路４４は，アンチヒューズメモリ書き込み制御回路４２からのアンチヒューズモード信号ＡＦＭｉにより，昇圧動作の起動制御される。また，このアンチヒューズモード信号ＡＦＭｉにより，書き込み電圧発生回路４４は，その出力Ｖｒｒを，アンチヒューズの読み出しレベルＶｐｐ，グランドレベル，ハイインピーダンス状態に，それぞれ制御する。
アンチヒューズメモリ回路４０に書き込み電圧Ｖｒｒが印加され，選択信号ＡＦｓｅｌに応じて選択されたアンチヒューズに書き込みが行われる。書き込まれたデータＷＤａｔａは，コラム選択回路２０に供給され，冗長メモリセルへの切り替え情報に利用される。または，図示しないが，書き込まれたデータが内部電源発生回路２２，２４の電位レベル調整用の設定情報として，または書き込み電圧発生回路４４の電位レベル調整用の設定情報としても利用される。
図４は，本実施の形態におけるアンチヒューズメモリ書き込み制御回路の動作のフローチャート図である。外部端子４１に外部アンチヒューズモード信号ＡＦＭｅが印加されると，アンチヒューズメモリ書き込み制御回路４２がアンチヒューズの書き込み動作を開始する。まず，アンチヒューズメモリに書き込む書込情報を外部のテスタ装置から抽出する（Ｓ１）。そして，書き込み電圧発生回路４４の昇圧動作を開始させる（Ｓ５）前に，破線で囲まれた工程Ｓ２，Ｓ３，Ｓ４を実行する。
まず，書き込み制御回路４２は，Ｖｐｐ内部電源発生回路２２にアクティブモード信号ＶｐｐＡを供給して，Ｖｐｐ内部電源発生回路２２をアクティブモード，つまり高速モードに制御する。Ｖｐｐ内部電源発生回路２２は，メモリがアクティブ状態の時はアクティブモードに制御され，応答特性の速いモードで動作する。応答特性の速いモードとは，昇圧内部電源Ｖｐｐがメモリコアの動作に伴って低下するとそれに高速に応答して昇圧内部電源Ｖｐｐの昇圧動作を行い，低下しないようにし，逆に電源Ｖｐｐが昇圧動作に伴って上昇するとそれに高速に応答して電源Ｖｐｐの昇圧動作を停止し，必要以上に上昇しないようにする。一方，Ｖｐｐ内部電源発生回路２２は，メモリがスタンバイ状態のときは非アクティブモードに制御され，応答特性の遅いモードで動作する。これにより省電力化を図っている。
そして，アンチヒューズ書き込み動作は，試験工程において行われるので，メモリはスタンバイ状態である。しかし，昇圧内部電源Ｖｐｐから書き込み電圧Ｖｒｒが生成されるので，書き込み電圧Ｖｒｒのレベルが十分に保たれるようにして書き込み不良が生じないようにするために，アンチヒューズ書き込み時は，Ｖｐｐ内部電源発生回路２２がアクティブモード，つまり応答動作を高速化する高速モードに制御される。
次に，アンチヒューズメモリ書き込み制御回路４２は，セルフリフレッシュ停止信号ＳＲdisを出力して，セルフリフレッシュ動作を強制的に停止モードにする（Ｓ３）。つまり，アンチヒューズ書き込み時に，外部電源Ｖｄｄが起動されているが，メモリ装置は，外部電源Ｖｄｄが起動すると自動的にセルフリフレッシュイネーブル信号ＳＲｅｎがイネーブル状態になる。それに伴って，発振器３０が発振動作を開始し，一定の周期毎にトリガ信号を出力して，セルフリフレッシュ制御回路２８がセルフリフレッシュ動作を実行する。そこで，本実施の形態では，書き込み制御回路４２が，このセルフリフレッシュ動作が行われないように強制的に停止モードにする。停止信号は，セルフリフレッシュ制御回路２８に与えられてもよい。
そして，書き込み制御回路４２は，高電圧モード信号ＶｐｐＨにより，Ｖｐｐ内部電源発生回路２２のＶｐｐレベルを通常より高く設定する（Ｓ４）。この高電圧モード信号ＶｐｐＨにより，Ｖｐｐ内部電源発生回路２２のＶｐｐレベルが微調整され通常より高くなる。Ｖｐｐレベルを高くすることで，書き込み電圧発生回路４４による昇圧電圧の幅を小さくすることができ，回路規模を小さくできるまたは昇圧までの時間を短くできる。内部電源Ｖｐｐは，メモリコア１０に供給され，ワード線ＷＬの駆動電源に利用される。したがって，メモリセルトランジスタのゲート電極には，内部電源Ｖｐｐの高い電圧が印加される。しかし，セルフリフレッシュ動作が停止しているので，メモリコア内でワード線が駆動されることはなく，Ｖｐｐレベルを高くしたことによるメモリコアへの影響をなくすことができる。
そして，最後に，書き込み制御回路４２は，アンチヒューズモード信号ＡＦＭｉにより，書き込み電圧発生回路４４の昇圧動作を起動制御する（Ｓ５）。これにより，書き込み電圧発生回路４４は，昇圧内部電源Ｖｐｐを昇圧して書き込み電圧Ｖｒｒを生成する。そして，アンチヒューズメモリ４０への書き込みを実行する（Ｓ６）。昇圧された書き込み電圧Ｖｒｒが印加されてアンチヒューズメモリ４０内の選択されたアンチヒューズに書き込みが行われる。書き込み動作には，書き込み電圧Ｖｒｒによる書き込みと，書き込まれたデータを確認する読み出しとが含まれる。
以上のように，Ｖｐｐ内部電源発生回路２２が高速応答モードにされているので，Ｖｐｐレベルは安定したレベルに維持される。さらに，Ｖｐｐレベルが通常よりも高いレベルに設定されているので，書き込み電圧発生回路４４の昇圧動作が容易になる。そして，Ｖｐｐレベルが通常より高く設定されても，その前にセルフリフレッシュ動作が停止されているので，高いＶｐｐによりワード線経由でセルトランジスタが破壊されることは回避される。
以下，アンチヒューズ書き込み電圧発生回路４４と，アンチヒューズメモリ回路４０と，Ｖｐｐ内部電源発生回路２２について詳述する。
図５は，アンチヒューズ書き込み電圧発生回路の構成図である。書き込み電圧発生回路４４は，Ｖｒｒ昇圧回路４４０と，Ｖｒｒ制御回路４５０と，Ｖｒｒｈ発生回路４５２とを有する。Ｖｒｒ昇圧回路４４０は，オペアンプ４４２とフィードバック抵抗Ｒａと調整可能な抵抗Ｒｂとからなるリミッター回路４４１と，オペアンプ４４２からのイネーブル信号ＥＮに応答して発振する発振回路４４４と，発振回路４４４が生成するクロックから４相クロックを生成し，そのクロックを電源Ｖｄｄレベルから昇圧電源Ｖｐｐレベルにレベル変換する４相クロック生成回路４４６と，４相クロックＣＬＫで昇圧される昇圧ポンプ回路４４８とを有する。昇圧ポンプ回路４４８には昇圧内部電源Ｖｐｐが供給され，Ｖｐｐレベルの４相クロックＣＬＫによりアンチヒューズ書き込み電圧レベルまで昇圧動作を行う。昇圧ポンプ回路４４８は，後述する図８で示すとおり，ダイオードとキャパシタにより構成される通常のポンプ回路である。ただし，昇圧内部電源Ｖｐｐから昇圧されるので，キャパシタの個数や容量を小さくすることができ，回路規模を小さくすることができる。
リミッター回路４４１では，昇圧された書き込み電圧Ｖｒｒが抵抗Ｒａを介してフィードバックされ，書き込み電圧Ｖｒｒを抵抗ＲａとＲｂで分圧されたノードＮ１のレベルがオペアンプ４４２に入力される。オペアンプ４４２のもう一つの入力には，所定のレファレンス電圧Ｖｒeｆが入力される。オペアンプ４４２の動作により，ノードＮ１の電位はレファレンス電圧Ｖｒｅｆに一致するように制御される。つまり，ノードＮ１の電位がレファレンス電圧Ｖｒｅｆより低くなると，イネーブル信号ＥＮがＨレベルになり発振回路４４の発振動作を開始する。これにより昇圧ポンプ回路４４８による昇圧動作が開始される。これに伴って書き込み電圧Ｖｒｒが上昇すると，ノードＮ１の電位も上昇し，レファレンス電圧Ｖｒｅｆを超えると，イネーブル信号ＥＮがＬレベルになり発振回路４４の発振動作が停止する。
調整可能な抵抗Ｒｂは，試験時に調整信号ＴＥＳＴにより所望の値に調整され，それにより生成される書き込み電圧Ｖｒｒのレベルが監視され，最適なレベルになる調整信号がアンチヒューズメモリ回路４４３に書き込まれる。そして，一旦調整が終わると，アンチヒューズメモリ回路４４３からの調整信号により抵抗Ｒｂの抵抗値が設定される。
書き込み電圧発生回路４４では，Ｖｒｒ昇圧回路４４０が，出力電圧Ｖｒｒを昇圧された書き込み電圧レベルにすると共に，Ｖｒｒ制御回路４５０が，出力電圧Ｖｒｒを，第１にアンチヒューズメモリを読み出すための電圧Ｖｐｐに制御し，第２にアンチヒューズ書き込み時以外で出力電圧Ｖｒｒをグランドに制御し，第３にウエハ試験において外部端子４５から印加される外部アンチヒューズ書き込み電圧ＥＶｒｒを生かすために出力電圧Ｖｒｒの端子をハイインピーダンスに制御する。Ｖｒｒ制御回路４５０は，アンチヒューズ書き込みモード信号ＡＦＭｉの状態に応じて，上記の制御を行う。
また，Ｖｒｒｈ発生回路４５０は，書き込み電圧Ｖｒｒと昇圧内部電源Ｖｐｐとを抵抗分割してその中間電圧Ｖｒｒｈを生成する。そして，Ｖｒｒｈ発生回路４５０は，電源投入時の信号Ｐｏｎに応答して，書き込み電圧Ｖｒｒが未だ昇圧していない期間において，中間電圧Ｖｒｒｈとして昇圧内部電源Ｖｐｐを出力する。
図６は，Ｖｒｒ制御回路の回路図である。Ｖｒｒ制御回路４５０は，Ｖｒｒ昇圧回路４４０の出力端子Ｖｒｒを，（１）アンチヒューズ書き込み時に昇圧された書き込み電圧Ｖｒｒにする，（２）アンチヒューズ読み出し時（書き込みの確認）に電圧Ｖｐｐ−Ｖｔｈにする，（３）ウエハ試験の時など外部端子４５からの外部書き込み電圧ＥＶｒｒの印加時にハイインピーダンスにする，（４）メモリの通常動作時にグランド電位にする。
トランジスタＱ１，Ｑ２，Ｑ３からなる回路は，上記の（４）の状態を生成する。トランジスタＱ１のゲートにはＶｒｒｈ(Vpp<Vrrh<Vrr)電圧が，トランジスタＱ２のゲートにはＶｐｐ電圧が，そして，トランジスタＱ３のゲートには，アンチヒューズモード信号ＡＦＭｉから生成される制御信号ＣＮＴ１が印加される。制御信号ＣＮＴ１がＬレベルでトランジスタＱ３がオフのときに，高い電圧Ｖｒｒが直接トランジスタＱ３に印加されるとトランジスタＱ３の破壊を招くことがあるので，トランジスタＱ１，Ｑ２により電圧Ｖｒｒを分圧している。そして，制御信号ＣＮＴ１がＨレベルになるとトランジスタＱ３がオンして出力端子Ｖｒｒをグランド電位Ｖｓｓに引き下げる。
トランジスタＱ４の回路は，上記の（２）の状態を生成する。制御信号ＣＮＴ２はアンチヒューズヒューズモード信号ＡＦＭｉから生成され，ＨレベルになるとトランジスタＱ４がオンして出力端子ＶｒｒをＶｐｐ−Ｖｔｈ電圧にする。これにより，書き込まれたアンチヒューズの読み出しが行われ，書き込み済みの確認が行われる。
トランジスタＱ３，Ｑ４がオフ状態で，Ｖｒｒ昇圧回路４４０が昇圧動作をすることで，出力端子Ｖｒｒに昇圧電圧が生成され（上記（１）の状態），Ｖｒｒ昇圧回路４４０が停止すれば出力端子Ｖｒｒはハイインピーダンス状態になる（上記（３）の状態）。
図７は，アンチヒューズメモリ回路の回路図である。図７には２ビットのアンチヒューズＡＦ１，ＡＦ２が示されている。アンチヒューズＡＦ１は，ＭＯＳトランジスタのソース，ドレイン端子を接続した第１の端子Ｎ１１と，ゲートの第２の端子で構成され，第１の端子Ｎ１１に書き込み電圧発生回路４４の出力端子Ｖｒｒが接続される。そして，アンチヒューズＡＦ１のゲート電極とグランドＶｓｓとの間には，トランジスタＱ１１，Ｑ１２，Ｑ１３が直列に接続される。トランジスタＱ１１のゲートにはＶｒｒｈ電圧が，トランジスタＱ１２のゲートにはＶｐｐ電圧が，トランジスタＱ１３のゲートには選択信号ＡＦｓｅｌがそれぞれ印加される。
アンチヒューズＡＦ１を例にして説明すると，書き込み時において，端子Ｎ１１には書き込み電圧Ｖｒｒが印加され，選択信号ＡＦｓｅｌがＨレベルになるとトランジスタＱ１３がオンして，アンチヒューズＡＦ１のゲートとソース・ドレイン間に書き込み電圧Ｖｒｒが印加されて，そのゲート酸化膜が破壊される。トランジスタＱ１１，Ｑ１２は，選択信号ＡＦｓｅｌがＬレベルでトランジスタＱ１３がオフのときに，キャパシタ構造のアンチヒューズＡＦ１によるカップリング作用によりトランジスタＱ１３に高い電圧Ｖｒｒが直接印加されないように，分圧する機能を有する。つまり，トランジスタＱ１３がオフの時は，トランジスタＱ１１のゲート・ドレイン間にはVrr-Vrrhの電圧が印加され，トランジスタＱ１２のゲート・ドレイン間には，Vrrh-Vth-Vppの電圧が印加され，トランジスタＱ１３のゲート・ドレイン間には，Vpp-Vth-Vssの電圧が印加されるので，それぞれのトランジスタには高い電圧が印加されない。
読み出し時において，端子Ｎ１１には読み出し時の電圧Ｖｐｐが印加され，ノードＮ１２の電圧がチェックされる。書き込みが完了していればノードＮ１２は高い電圧に，書き込みが完了していなければノードＮ１２は低い電圧になる。
アンチヒューズＡＦ２も同じ動作であり，選択信号ＡＦｓｅｌがアンチヒューズＡＦ１とは異なる。この選択信号ＡＦｓｅｌは，図４の書込情報（Ｓ１）に対応するデータ信号である。
図８，図９は，第１の内部電源発生回路の回路図である。図８は概略図を示し，図９は高速，低速モードに関する回路図である。図８に示したＶｐｐ内部電源発生回路２２は，リミッター回路２２１と，リミッター回路内のオペアンプ２２２の出力により動作制御される発振器２２４と，発振器の出力クロックＣＬＫにより昇圧動作を行うポンプ回路２２８とで構成される。オペアンプ２２２は，高速モード信号ＶｐｐＡにより高速モードまたは低速モードに制御される。また，リミッター回路２２１内の抵抗Ｒ２は，高電圧モード信号ＶｐｐＨにより小さい抵抗値に調節され昇圧電圧Ｖｐｐが高めに設定される。
図５の書き込み電圧発生回路と同様に，ポンプ回路２２８の昇圧電圧Ｖｐｐは，リミッター回路２２１にフィードバックされ，昇圧電圧Ｖｐｐが抵抗Ｒ１，Ｒ２により分圧され，ノードＮ２の電圧がオペアンプ２２２の一方の入力端子に与えられる。オペアンプ２２２の他方の入力端子には基準電圧Ｖｒｅｆが与えられる。抵抗Ｒ２は，複数の抵抗Ｒ２１〜Ｒ２４で構成され，トランジスタＱ３１〜Ｑ３３により選択されることで，可変設定可能になっている。そして，デコーダ２２９に与えられる２ビットの設定信号のデコード結果によりいずれかのトランジスタＱ３１〜Ｑ３３がオンして，抵抗Ｒ２の抵抗値が設定される。
オペアンプ２２２の入力ノードＮ２はレファレンス電圧Ｖｒｅｆに一致するように動作する。そして，昇圧電圧Ｖｐｐが高くなればオペアンプ出力のイネーブル信号ＥＮがディセーブル状態（Ｌレベル）になり，発振器２２４を停止し昇圧動作が停止し，メモリコアで昇圧電圧Ｖｐｐが使用されて低下すると，再びオペアンプ出力のイネーブル信号ＥＮがイネーブル状態（Ｈレベル）になり，発振器２２４が動作し昇圧動作が最下位する。よって，昇圧電圧Ｖｐｐは基準レベルの上下に変動する。
可変設定可能な抵抗Ｒ２の抵抗値が小さく設定されると，ノードＮ２の分圧レベルが下がるので，昇圧電圧Ｖｐｐが高くなるように制御される。一方，抵抗Ｒ２の抵抗値が小さく設定されると，ノードＮ２の分圧レベルが上がるので，昇圧電圧Ｖｐｐが低くなるように制御される。
デコーダ２２９には，３種類の設定信号が与えられる。第１に試験時の調整信号ＴＥＳＴと，第２にアンチヒューズメモリ回路２２３からの調整信号ＡＤＪと，第３にアンチヒューズ書き込み時の高電圧モード信号ＶｐｐＨとのいずれかである。試験工程において，第１の調整信号ＴＥＳＴで生成される昇圧電圧Ｖｐｐが所望の値になる状態が検出され，その調整信号ＡＤＪがメモリ回路２２３に記憶される。そして，通常動作ではこの調整信号ＡＤＪにより抵抗Ｒ２の抵抗値が設定される。一方，アンチヒューズ書き込み時は，高電圧モード信号ＶｐｐＨにより抵抗Ｒ２が通常時よりも小さく設定され，昇圧電圧Ｖｐｐが通常時よりも高めに設定される。
上記のデコーダ２２９とトランジスタＱ３１〜Ａ３３と，抵抗Ｒ２（Ｒ２１〜Ｒ２４）の構成は，図５の書き込み電圧発生回路においても同様である。
ポンプ回路２２８は，図８中に示したとおり，２つのダイオードＤ１，Ｄ２とキャパシタＣｂとで構成される回路を基本形にしていて，外部電源Ｖｄｄレベルが発振器２２４の出力クロックＣＬＫにより昇圧される。このポンプ回路の構成は，図５の書き込み電圧発生回路のポンプ回路にも適用される。ただし，昇圧の元になる電源は外部電源Ｖｄｄではなく昇圧済みの第１の内部電源Ｖｐｐである。
図９には，内部電源発生回路２２の高速モード（アクティブモード）と低速モード（ノンアクティブモード）とに対応した構成が示されている。リミッター回路２２１は，低速モード用のリミッター回路２２２ｓ，Ｒ１ｓ，Ｒ２ｓと，高速モード用のリミッター回路２２２ｆ，Ｒ１ｆ，Ｒ２ｆとで構成され，発振器も低速モード用２２４ｓと高速モード用２２４ｆとで構成される。そして，高速モード信号ＶｐｐＡに基づいて，選択回路２２０がいずれかのオペアンプ２２２ｓ，２２２ｆを活性化することで，低速モードまたは高速モードに切り替えられる。調整可能な抵抗Ｒ２ｓ，Ｒ２ｆは図８に示した通りある。
低速モード用のリミッター回路では，抵抗Ｒ１ｓが大きく設定され，昇圧電圧Ｖｐｐの変化に対する応答が遅くなっていて，さらに，後述するとおりオペアンプ２２２ｓの動作速度も遅い構成になっている。逆に，高速モード用のリミッター回路では，抵抗Ｒ１ｆが小さく設定され，昇圧電圧Ｖｐｐの変化に対する応答が速くなっていて，オペアンプ２２２ｆの動作速度も速い構成になっている。高速モード信号ＶｐｐＡが高速モード（アクティブモード）であれば，オペアンプ２２２ｆが動作し，オペアンプ２２２ｓは停止する。逆に，高速モード信号ＶｐｐＡが低速モード（ノンアクティブモード）であれば，オペアンプ２２２ｓが動作し，オペアンプ２２２ｆは停止する。
さらに，低速側の発振器２２４ｓは低周波数のクロックを生成し，高速側の発振器２２４ｆは高周波数のクロックを生成する。
図１０は，オペアンプの回路図である。オペアンプ２２２ｓ，２２２ｆは，電流源のＮチャネルトランジスタＱ４０と，検出電圧であるノードＮ２ｓ，Ｎ２ｆとレファレンス電圧Ｖｒｅｆとが与えられるＮチャネルトランジスタＱ４１，Ｑ４２と，ミラー回路を構成するＰチャネルトランジスタＱ４３，Ｑ４４と，出力インバータを構成するトランジスタＱ４５，Ｑ５６とを有する。検出電圧Ｎ２ｓ，Ｎ２ｆがレファレンス電圧Ｖｒｅｆより低くなると，出力ＥＮがＨレベル（イネーブル）になり，逆に検出電圧がレファレンス電圧Ｖｒｅｆより高くなると，出力ＥＮがＬレベル（ディセーブル）になる。
そして，電流源トランジスタＱ４０は，高速側オペアンプでは電流値が大きく，低速側オペアンプでは電流値が小さい。これにより，高速側オペアンプのほうがより高速に動作する。そして，高速モード信号ＶｐｐＡにより生成された選択信号ＶｐｐＡ−ｓ，ＶｐｐＡ−ｆが，この電流源トランジスタＱ４０のゲートに供給され，電流源が導通したオペアンプが動作状態，電流源が非導通したオペアンプが停止状態になる。停止状態では出力ＥＮがＬレベルになりその先の発振器は停止する。
図１１は，内部電源発生回路２２の昇圧電圧Ｖｐｐの波形を示す図である。図１１（Ａ）は応答速度が低速モードの場合，図１１（Ｂ）は応答速度が高速モードの場合を示す。図１１（Ａ）の低速モードでは，リミッター回路の応答速度が遅く，発振器の周波数も低いので，昇圧電圧Ｖｐｐが基準値ＶＲよりも大きく低下して初めて昇圧動作が開始し，大きく超えて初めて昇圧動作が停止し，しかもその昇圧時の上昇の傾きは小さい。その結果，昇圧電圧Ｖｐｐは基準値ＶＲを中心に大きく上下する。
一方，図１１（Ｂ）の高速モードでは，リミッター回路の応答速度が速く，発振器の周波数も高いので，昇圧電圧Ｖｐｐが基準値ＶＲからわずかに低下するとすぐに昇圧動作が開始し，わずかに超えるとすぐに昇圧動作が停止し，しかもその昇圧時の上昇の傾きは大きい。その結果，昇圧電圧Ｖｐｐは基準値ＶＲを中心に小さく上下する。このように，高速モードでは，昇圧電圧Ｖｐｐのレベルは，基準値ＶＲの近傍に維持されるので，電圧Ｖｐｐから生成される書き込み電圧Ｖｒｒも規定値近傍に維持され，電圧低下による書き込み不良が回避される。
図１２は，本実施の形態におけるリフレッシュ動作を禁止する構成図である。図１に示した，セルフリフレッシュ起動信号ＳＲｅｎにより起動する発振器３０と，発振器が生成するクロックをトリガ信号として，セルフリフレッシュ動作を実行するセルフリフレッシュ制御回路２８と，メモリコア制御回路２６が示されている。そして，図１とは異なり，図１２の例では，アンチヒューズメモリ書き込み制御回路４２からのセルフリフレッシュ停止信号ＳＲdisにより，ＡＮＤゲート３３によりセルフリフレッシュ制御回路２８から制御信号が停止され，メモリコア１０でのセルフリフレッシュ動作が禁止される。
図１３は，本実施の形態におけるウエハ試験とパッケージ試験との関係を示すフローチャート図である。近年において，ウエハ段階での動作試験に加えて，アセンブリ後のパッケージ状態での動作試験が重要になっている。特に，同じチップを２枚積層して収納し両方のチップの端子がパッケージの外部端子に接続されるマルチ・チップ・パッケージ（ＭＣＰ）や，異なるチップを積層し，一方のチップの端子は他方のチップに接続されるだけでパッケージの外部端子には接続されないシステム・イン・パッケージ（ＳｉＰ）が提案されている。これらのデバイスは，アセンブリ工程で複数のチップをマウントしなければならず，アセンブリコストは高く且つパッケージ化された完成品の単価が高い。よって，アセンブリ後のパッケージ試験で不良が検出された場合，それを救済する手段が求められる。
本実施の形態のアンチヒューズメモリの場合は，パッケージ化された後も内部で書き込み電圧Ｖｒｒを発生してアンチヒューズメモリへの書き込みが可能である。よって，上記のような付加価値が高いデバイスには，アンチヒューズメモリの搭載は有用である。
図１３の示した試験工程によれば，ウエハ試験Ｓ２１により不良が検出されると，外部端子４５から外部書き込み電圧ＥＶｒｒを印加し，内蔵するアンチヒューズメモリ書き込み制御回路４２や書き込み電圧発生回路４４を利用することなく，アンチヒューズメモリへの不良アドレス情報の書き込みを行う（Ｓ２２）。そして，救済された良品チップを，前述のＭＣＰやＳｉＰのパッケージとしてアセンブリする（Ｓ２３）。このアセンブリ工程でのストレス印加によりメモリセルアレイ内に単ビット不良などが発生することがある。そこで，パッケージ試験Ｓ２４で動作試験を行い不良を検出し（Ｓ２５），不良が検出されると，外部端子４１からアンチヒューズ書き込みモード信号ＡＦＭｅを印加して，アンチヒューズメモリに不良アドレスの書き込みを行う（Ｓ２６）。このとき，内蔵される書き込み電圧発生回路４４により生成された書き込み電圧Ｖｒｒによりアンチヒューズへの書き込みが行われ，不良が救済される。そして，救済されたパッケージが良品として出荷される（Ｓ２７）。
以上のとおり，本実施の形態によれば，アンチヒューズメモリ書き込みのための書き込み電圧発生回路が，メモリコアで使用される昇圧電圧Ｖｐｐを昇圧して書き込み電圧Ｖｒｒを生成するので，外部電源Ｖｄｄから昇圧する場合に比較して，その回路規模を小さくすることができる。しかも，書き込みモードでは，昇圧電圧Ｖｐｐを生成する内部電源発生回路２２の応答速度を高速モード（アクティブモード）に設定して，昇圧電圧Ｖｐｐのレベルを安定化され，セルフリフレッシュ動作を停止した状態で昇圧電圧Ｖｐｐを通常よりも高めに設定することで，書き込み電圧発生回路の規模をより小さくでき，昇圧レベルまでの時間を短縮することができる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）外部電源電圧を印加される半導体メモリ装置において，
前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
前記第１の内部電源が供給されるメモリコアと，
所定の情報が書き込まれるアンチヒューズメモリと，
前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われることを特徴とする半導体メモリ装置。
（付記２）付記１において，
前記第１の内部電源発生回路は，メモリがスタンバイ時は昇圧される第１の内部電源レベルを所望レベルに追従させる応答動作を低速化する低速モードに制御され，メモリがアクティブ時は前記応答動作を高速化する高速モードに制御され，
さらに，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を前記高速モードに制御するアンチヒューズ書き込み制御回路を有することを特徴とする半導体メモリ装置。
（付記３）付記１において，
前記第１の内部電源発生回路は，メモリがアクティブ時は第１の内部電源を第１の電位に昇圧し，
さらに，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を，前記第１の内部電源が前記第１の電位より高い第２の電位に昇圧するように制御するアンチヒューズ書き込み制御回路を有することを特徴とする半導体メモリ装置。
（付記４）付記３において，
第１の内部電源がメモリコア内のワード線駆動電源に使用され，
さらに，電源投入により所定の周期で順次メモリセルのリフレッシュ動作を実行するセルフリフレッシュ制御回路を有し，
前記アンチヒューズ書き込み制御回路は，アンチヒューズ書き込み時に，前記セルフリフレッシュ制御回路のリフレッシュ動作を禁止するよう制御することを特徴とする半導体メモリ装置。
（付記５）付記１において，
さらに，前記第１の内部電源レベルより高い外部アンチヒューズ書き込み電圧が印加される高電圧外部端子を有し，
ウエハ試験では書き込み電圧発生回路の出力をハイインピーダンス状態にし，前記高電圧外部端子から外部アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリの書き込みを行い，アセンブリ後のパッケージ試験では前記書き込み電圧発生回路が発生するアンチヒューズ書き込み高電圧を印加して前記アンチヒューズメモリの書き込みを行うことを特徴とする半導体メモリ装置。
（付記６）付記１において，
さらに，前記外部電源電圧から一定レベルの第２の内部電源を生成する第２の内部電源発生回路を有し，当該第２の内部電源が前記メモリコアに供給され，
前記第１の内部電源は前記第２の内部電源より高いレベルであることを特徴とする半導体メモリ装置。
（付記７）付記２において，
前記第１の内部電源発生回路は，発振器と，当該発振器が生成するクロックにより前記第１の内部電源を前記アンチヒューズ書き込み電圧に昇圧するポンプ回路と，前記第１の内部電源の電位を監視し，当該監視電位が所定の基準値より低下すると前記発振器を動作状態にし，前記基準値を超えると前記発振器を非動作状態にするリミッター回路とを有し，
前記低速モードでは，前記リミッター回路の応答速度が低速化され，前記高速モードでは，前記リミッター回路の応答速度が前記低速モードより高速化されることを特徴とする半導体メモリ装置。
（付記８）付記３において，
前記第１の内部電源発生回路は，発振器と，当該発振器が生成するクロックにより前記第１の内部電源を前記アンチヒューズ書き込み電圧に昇圧するポンプ回路と，前記第１の内部電源の電位を監視し，当該監視電位が所定の基準値より低下すると前記発振器を動作状態にし，前記基準値を超えると前記発振器を非動作状態にするリミッター回路とを有し，
前記リミッター回路の所定の基準値の実効レベルが，前記メモリがアクティブ時よりも前記アンチヒューズ書き込み時のほうが高く設定されることを特徴とする半導体メモリ装置。
（付記９）付記１において，
前記アンチヒューズメモリのアンチヒューズが，ＭＯＳトランジスタのソースとゲートを短絡した第１の端子と，ゲートの第２の端子とで構成され，第１，第２の端子間に，前記書き込み電圧が印加されて書き込みが行われることを特徴とする半導体メモリ装置。
（付記１０）付記９において，
前記アンチヒューズの書き込み後に，前記第１及び第２の端子間に前記第１の内部電源電圧が印加されて書き込み状態が読み出されることを特徴とする半導体メモリ装置。
（付記１１）外部電源電圧を印加される半導体メモリ装置において，
前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
前記外部電源電圧から前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源発生回路と，
前記第１の内部電源によりワード線が駆動され，前記第２の内部電源がメモリセルのキャパシタに接続されるメモリアレイを有するメモリコアと，
前記メモリアレイ内の不良ビット救済情報が書き込まれるアンチヒューズメモリと，
前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われることを特徴とする半導体メモリ装置。
（付記１２）付記１１において，
さらに，アンチヒューズ書き込みモード信号に応答して，前記書き込み電圧発生回路を起動するアンチヒューズ書き込み制御回路を有し，
ウエハ試験では，外部端子から供給される外部書き込み電圧を使用して，前記アンチヒューズの書き込みが行われ，パッケージ試験では，前記アンチヒューズ書き込み制御回路が前記書き込み電圧発生回路を起動して，生成される内部書き込み電圧を使用して，前記アンチヒューズの書き込みが行われることを特徴とする半導体メモリ装置。
（付記１３）付記１２において，
前記第１の内部電源発生回路は，メモリがスタンバイ時は昇圧される第１の内部電源レベルを所望レベルに追従させる応答動作を低速化する低速モードに制御され，メモリがアクティブ時は前記応答動作を高速化する高速モードに制御され，
前記アンチヒューズ書き込み制御回路は，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を前記高速モードに制御することを特徴とする半導体メモリ装置。
（付記１４）付記１２において，
前記第１の内部電源発生回路は，メモリがアクティブ時は第１の内部電源を第１の電位に昇圧し，
さらに，前記アンチヒューズ書き込み制御回路は，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を，前記第１の内部電源が前記第１の電位より高い第２の電位に昇圧するように制御することを特徴とする半導体メモリ装置。
（付記１５）付記１４において，
さらに，電源投入により所定の周期で順次メモリセルのリフレッシュ動作を実行するセルフリフレッシュ制御回路を有し，
前記アンチヒューズ書き込み制御回路は，アンチヒューズ書き込み時に，前記セルフリフレッシュ制御回路のリフレッシュ動作を禁止するよう制御することを特徴とする半導体メモリ装置。
本実施の形態における半導体メモリ装置の構成図である。 本実施の形態の半導体メモリ装置における内部電源を説明する図である。 メモリコアの回路とその動作波形を示す図である。 本実施の形態におけるアンチヒューズメモリ書き込み制御回路の動作のフローチャート図である。 アンチヒューズ書き込み電圧発生回路の構成図である。 Ｖｒｒ制御回路の回路図である。 アンチヒューズメモリ回路の回路図である。 第１の内部電源発生回路の回路図である。 第１の内部電源発生回路の回路図である。 内部電源発生回路２２の昇圧電圧Ｖｐｐの波形を示す図である。 本実施の形態におけるリフレッシュ動作を禁止する構成図である。 内部電源発生回路２２の昇圧電圧Ｖｐｐの波形を示す図である。 本実施の形態におけるウエハ試験とパッケージ試験との関係を示すフローチャート図である。
符号の説明
１０：メモリコア ２２：第１の内部電源発生回路
２４：第２の内部電源発生回路 ４０：アンチヒューズメモリ回路
４４：アンチヒューズメモリ書き込み電圧発生回路
Ｖｐｐ：第１の内部電源 Ｖｉｉ：第２の内部電源
Ｖｄｄ：外部電源

Claims (5)

  1. 外部電源電圧を印加される半導体メモリ装置において，
    前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
    前記第１の内部電源が供給されるメモリコアと，
    所定の情報が書き込まれるアンチヒューズメモリと，
    前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
    前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われ，
    前記第１の内部電源発生回路は，メモリがスタンバイ時は昇圧される第１の内部電源レベルを所望レベルに追従させる応答動作を低速化する低速モードに制御され，メモリがアクティブ時は前記応答動作を高速化する高速モードに制御され，
    さらに，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を前記高速モードに制御するアンチヒューズ書き込み制御回路を有することを特徴とする半導体メモリ装置。
  2. 外部電源電圧を印加される半導体メモリ装置において，
    前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
    前記第１の内部電源が供給されるメモリコアと，
    所定の情報が書き込まれるアンチヒューズメモリと，
    前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
    前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われ，
    前記第１の内部電源発生回路は，メモリがアクティブ時は第１の内部電源を第１の電位に昇圧し，
    さらに，アンチヒューズ書き込み時に，前記第１の内部電源発生回路を，前記第１の内部電源が前記第１の電位より高い第２の電位に昇圧するように制御するアンチヒューズ書き込み制御回路を有することを特徴とする半導体メモリ装置。
  3. 請求項２において，
    第１の内部電源がメモリコア内のワード線駆動電源に使用され，
    さらに，電源投入により所定の周期で順次メモリセルのリフレッシュ動作を実行するセルフリフレッシュ制御回路を有し，
    前記アンチヒューズ書き込み制御回路は，アンチヒューズ書き込み時に，前記セルフリフレッシュ制御回路のリフレッシュ動作を禁止するよう制御することを特徴とする半導体メモリ装置。
  4. 外部電源電圧を印加される半導体メモリ装置において，
    前記外部電源電圧を昇圧して第１の内部電源を生成する第１の内部電源発生回路と，
    前記第１の内部電源が供給されるメモリコアと，
    所定の情報が書き込まれるアンチヒューズメモリと，
    前記第１の内部電源を昇圧してアンチヒューズ書き込み電圧を生成する書き込み電圧発生回路とを有し，
    前記アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリのアンチヒューズに書き込みが行われ，
    さらに，前記第１の内部電源レベルより高い外部アンチヒューズ書き込み電圧が印加される高電圧外部端子を有し，
    ウエハ試験では書き込み電圧発生回路の出力をハイインピーダンス状態にし，前記高電圧外部端子から外部アンチヒューズ書き込み電圧を印加して前記アンチヒューズメモリの書き込みを行い，アセンブリ後のパッケージ試験では前記書き込み電圧発生回路が発生するアンチヒューズ書き込み高電圧を印加して前記アンチヒューズメモリの書き込みを行うことを特徴とする半導体メモリ装置。
  5. 請求項１乃至４のいずれかにおいて，
    さらに，前記外部電源電圧から前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源発生回路を有し，
    前記メモリコアが，前記第１の内部電源によりワード線が駆動され，前記第２の内部電源がメモリセルのキャパシタに接続されるメモリアレイを有し，
    前記所定の情報に前記メモリアレイ内の不良ビット救済情報が含まれることを特徴とする半導体メモリ装置。
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