JPH0685180A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0685180A JPH0685180A JP4231845A JP23184592A JPH0685180A JP H0685180 A JPH0685180 A JP H0685180A JP 4231845 A JP4231845 A JP 4231845A JP 23184592 A JP23184592 A JP 23184592A JP H0685180 A JPH0685180 A JP H0685180A
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Abstract
(57)【要約】
【目的】 多様な長さのゲート長を有するＭＯＳトラン
ジスタを備えながらも、各ＭＯＳトランジスタを確実に
動作させることが可能な半導体装置を提供すること。 【構成】 内部回路Ｅ（３７）にはゲート長が短いＭＯ
Ｓトランジスタが形成され、内部回路Ｄ（３５）にはゲ
ート長が長いＭＯＳトランジスタが形成されている。ゲ
ート長が短くても、しきい値を高く設定すればゲート長
が設計値より多少ずれてもしきい値の変動量を小さくす
ることができる。昇圧回路Ａ（３９）によって内部電源
電圧が第１電圧レベルに昇圧され、第１電圧レベルは内
部回路Ｄ（３５）に印加される。内部回路Ｅ（３７）内
に形成されたＭＯＳトランジスタはしきい値が高く設定
されているので、第１電圧レベルを昇圧回路Ｂ（４１）
によって第２電圧レベルに昇圧し、第２電圧レベルを内
部回路Ｅ（３７）に印加している。
ジスタを備えながらも、各ＭＯＳトランジスタを確実に
動作させることが可能な半導体装置を提供すること。 【構成】 内部回路Ｅ（３７）にはゲート長が短いＭＯ
Ｓトランジスタが形成され、内部回路Ｄ（３５）にはゲ
ート長が長いＭＯＳトランジスタが形成されている。ゲ
ート長が短くても、しきい値を高く設定すればゲート長
が設計値より多少ずれてもしきい値の変動量を小さくす
ることができる。昇圧回路Ａ（３９）によって内部電源
電圧が第１電圧レベルに昇圧され、第１電圧レベルは内
部回路Ｄ（３５）に印加される。内部回路Ｅ（３７）内
に形成されたＭＯＳトランジスタはしきい値が高く設定
されているので、第１電圧レベルを昇圧回路Ｂ（４１）
によって第２電圧レベルに昇圧し、第２電圧レベルを内
部回路Ｅ（３７）に印加している。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に内部電源電圧の値と外部電源電圧の値と
が異なる半導体装置に関するものである。
のであり、特に内部電源電圧の値と外部電源電圧の値と
が異なる半導体装置に関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置のブロック図で
ある。半導体装置１は、半導体チップ上に内部電源電圧
によって動作する内部電源回路３と、外部電源電圧によ
って動作し、外部電源回路である入力初段回路５と、外
部電源電圧を内部電源電圧の値まで降圧する降圧回路７
と、を形成したものである。外部電源電圧とは、電池等
の外部電源の電圧のことである。内部電源電圧とは、内
部電源回路３に印加される電圧のことである。
ある。半導体装置１は、半導体チップ上に内部電源電圧
によって動作する内部電源回路３と、外部電源電圧によ
って動作し、外部電源回路である入力初段回路５と、外
部電源電圧を内部電源電圧の値まで降圧する降圧回路７
と、を形成したものである。外部電源電圧とは、電池等
の外部電源の電圧のことである。内部電源電圧とは、内
部電源回路３に印加される電圧のことである。
【０００３】降圧回路７が設けられているのは次の理由
からである。図８は、電圧とＭＯＳ（Metal Oxide Semi
conductor ）トランジスタのゲート長との関係を示すグ
ラフである。□は、ゲート長と内部電源電圧との関係を
示している。すなわち、ゲート長をある値になるように
設計したとき、そのゲート長における最適な内部電源電
圧の値を示している。半導体装置の微細化により、ＭＯ
Ｓトランジスタのゲート長が短くなってきている。ゲー
ト長が短くなるにつれ、スケーリング則により内部電源
電圧の値も小さくなってきている。
からである。図８は、電圧とＭＯＳ（Metal Oxide Semi
conductor ）トランジスタのゲート長との関係を示すグ
ラフである。□は、ゲート長と内部電源電圧との関係を
示している。すなわち、ゲート長をある値になるように
設計したとき、そのゲート長における最適な内部電源電
圧の値を示している。半導体装置の微細化により、ＭＯ
Ｓトランジスタのゲート長が短くなってきている。ゲー
ト長が短くなるにつれ、スケーリング則により内部電源
電圧の値も小さくなってきている。
【０００４】一方、△はゲート長と外部電源電圧との関
係を示している。すなわち、ゲート長をある値になるよ
うに設計したとき、そのゲート長において用いる外部電
源電圧を示している。外部電源電圧は電池等の外部電源
なので、５Ｖ→３．３Ｖと段階的にしか下げられない。
このため、ゲート長によっては外部電源電圧と内部電源
電圧との間にずれが生じる。この状態で外部電源電圧を
直接図７に示す内部電源回路３に印加すると、内部電源
回路３が故障するので、半導体チップ上に降圧回路７を
設け、外部電源電圧の値が内部電源電圧の値と一致する
ように外部電源電圧の値を降圧回路で下げている。以上
が降圧回路７を設けた理由である。
係を示している。すなわち、ゲート長をある値になるよ
うに設計したとき、そのゲート長において用いる外部電
源電圧を示している。外部電源電圧は電池等の外部電源
なので、５Ｖ→３．３Ｖと段階的にしか下げられない。
このため、ゲート長によっては外部電源電圧と内部電源
電圧との間にずれが生じる。この状態で外部電源電圧を
直接図７に示す内部電源回路３に印加すると、内部電源
回路３が故障するので、半導体チップ上に降圧回路７を
設け、外部電源電圧の値が内部電源電圧の値と一致する
ように外部電源電圧の値を降圧回路で下げている。以上
が降圧回路７を設けた理由である。
【０００５】次に、内部電源回路３について詳細に説明
していく。図７を参照して、内部電源回路３は、内部回
路Ａ（９）、内部回路Ｂ（１３）、内部回路Ｃ（１
５）、内部回路Ｄ（１７）、内部回路Ｅ（１９）を備え
ている。内部回路Ｅ（１９）内に形成されたＭＯＳトラ
ンジスタのゲート長は、内部回路Ｄ（１７）内に形成さ
れたＭＯＳトランジスタのゲート長より短い。また、内
部回路Ｂ（１３）内に形成されたＭＯＳトランジスタの
デューティ比は、内部回路Ｃ（１５）内に形成されたＭ
ＯＳトランジスタのデューティ比よりも大きい。デュー
ティ比とは、１サイクル中にＭＯＳトランジスタがＯＮ
している時間をいう。
していく。図７を参照して、内部電源回路３は、内部回
路Ａ（９）、内部回路Ｂ（１３）、内部回路Ｃ（１
５）、内部回路Ｄ（１７）、内部回路Ｅ（１９）を備え
ている。内部回路Ｅ（１９）内に形成されたＭＯＳトラ
ンジスタのゲート長は、内部回路Ｄ（１７）内に形成さ
れたＭＯＳトランジスタのゲート長より短い。また、内
部回路Ｂ（１３）内に形成されたＭＯＳトランジスタの
デューティ比は、内部回路Ｃ（１５）内に形成されたＭ
ＯＳトランジスタのデューティ比よりも大きい。デュー
ティ比とは、１サイクル中にＭＯＳトランジスタがＯＮ
している時間をいう。
【０００６】内部回路Ａ（９）には内部電源電圧が印加
される。一方、内部回路Ｂ（１３）、内部回路Ｃ（１
５）、内部回路Ｄ（１７）、内部回路Ｅ（１９）には、
内部電源電圧の値を昇圧回路１１によって昇圧させ、そ
の昇圧させた電圧が印加される。昇圧回路１１を設けた
理由を説明する。
される。一方、内部回路Ｂ（１３）、内部回路Ｃ（１
５）、内部回路Ｄ（１７）、内部回路Ｅ（１９）には、
内部電源電圧の値を昇圧回路１１によって昇圧させ、そ
の昇圧させた電圧が印加される。昇圧回路１１を設けた
理由を説明する。
【０００７】図８を参照して、ゲート長がたとえば０．
６μｍのとき外部電源電圧が５．０Ｖ、内部電源電圧が
４．０Ｖとなっている。つまり、内部電源電圧の値と外
部電源電圧の値との不一致が生じている。ゲート長が
０．６μｍのとき、入力初段回路５には外部電源電圧
５．０Ｖが印加されるので、入力手段回路５内のＭＯＳ
トランジスタのゲート酸化膜の厚みは５Ｖに耐え得る厚
みがなくてはならない。内部電源回路３と入力初段回路
５とは同時に形成されるので、内部電源回路３内のＭＯ
Ｓトランジスタのゲート酸化膜の厚みも入力初段回路５
内のＭＯＳトランジスタのゲート酸化膜の厚みと同じ値
になる。
６μｍのとき外部電源電圧が５．０Ｖ、内部電源電圧が
４．０Ｖとなっている。つまり、内部電源電圧の値と外
部電源電圧の値との不一致が生じている。ゲート長が
０．６μｍのとき、入力初段回路５には外部電源電圧
５．０Ｖが印加されるので、入力手段回路５内のＭＯＳ
トランジスタのゲート酸化膜の厚みは５Ｖに耐え得る厚
みがなくてはならない。内部電源回路３と入力初段回路
５とは同時に形成されるので、内部電源回路３内のＭＯ
Ｓトランジスタのゲート酸化膜の厚みも入力初段回路５
内のＭＯＳトランジスタのゲート酸化膜の厚みと同じ値
になる。
【０００８】ところで、ＭＯＳトランジスタに印加する
電圧が大きくなると、ゲート酸化膜が絶縁破壊しないよ
うに、ゲート酸化膜の厚みを大きくしなければならな
い。一方、図９は、ゲート酸化膜の厚みとＭＯＳ電界効
果トランジスタのしきい値電圧との関係を示すグラフで
ある。ゲート酸化膜の厚みが大きくなるとしきい値電圧
の値も大きくなる。先ほど説明したように内部電源回路
３内に形成されるＭＯＳトランジスタのゲート酸化膜の
厚みは５Ｖに耐え得る厚みに形成されているので、内部
電源電圧４Ｖを印加しただけでは動作しない場合があ
る。
電圧が大きくなると、ゲート酸化膜が絶縁破壊しないよ
うに、ゲート酸化膜の厚みを大きくしなければならな
い。一方、図９は、ゲート酸化膜の厚みとＭＯＳ電界効
果トランジスタのしきい値電圧との関係を示すグラフで
ある。ゲート酸化膜の厚みが大きくなるとしきい値電圧
の値も大きくなる。先ほど説明したように内部電源回路
３内に形成されるＭＯＳトランジスタのゲート酸化膜の
厚みは５Ｖに耐え得る厚みに形成されているので、内部
電源電圧４Ｖを印加しただけでは動作しない場合があ
る。
【０００９】そこで内部電源電圧だけでは動作しないＭ
ＯＳトランジスタを備えた内部回路には、昇圧回路１１
を用いて昇圧させた電圧を印加している。昇圧回路１１
によって昇圧させる量は、ゲート酸化膜にダメージを与
えないように最小限度にされている。また、内部回路
Ｂ、Ｃ、Ｄ、Ｅには昇圧した電圧を印加しているが、内
部回路Ｂ、Ｃ、Ｄ、Ｅに印加される電圧の値は同じにさ
れている。
ＯＳトランジスタを備えた内部回路には、昇圧回路１１
を用いて昇圧させた電圧を印加している。昇圧回路１１
によって昇圧させる量は、ゲート酸化膜にダメージを与
えないように最小限度にされている。また、内部回路
Ｂ、Ｃ、Ｄ、Ｅには昇圧した電圧を印加しているが、内
部回路Ｂ、Ｃ、Ｄ、Ｅに印加される電圧の値は同じにさ
れている。
【００１０】
【発明が解決しようとする課題】従来の半導体装置の問
題点を、ゲート長に着目した場合、デューティ比に着目
した場合それぞれについて説明する。まず、ゲート長に
着目した場合を説明する。
題点を、ゲート長に着目した場合、デューティ比に着目
した場合それぞれについて説明する。まず、ゲート長に
着目した場合を説明する。
【００１１】図１０は、ＭＯＳトランジスタのゲート長
としきい値との関係を示すグラフである。（ａ）はゲー
ト長が短い場合を示し、（ｂ）はゲート長が長い場合を
示している。図１０を見ればわかるように、ゲート長が
短いと、ゲート長が設計値から少しでもずれると、しき
い値電圧が大きく変化する。しきい値電圧が大きく変化
するとＭＯＳトランジスタが動作しないことが起きる。
すなわち、ゲート長が短いと長い場合に比べ、ゲート長
の設計値からのずれ量の余裕が小さくなる。
としきい値との関係を示すグラフである。（ａ）はゲー
ト長が短い場合を示し、（ｂ）はゲート長が長い場合を
示している。図１０を見ればわかるように、ゲート長が
短いと、ゲート長が設計値から少しでもずれると、しき
い値電圧が大きく変化する。しきい値電圧が大きく変化
するとＭＯＳトランジスタが動作しないことが起きる。
すなわち、ゲート長が短いと長い場合に比べ、ゲート長
の設計値からのずれ量の余裕が小さくなる。
【００１２】先ほど説明したようにゲート酸化膜にダメ
ージを与えないように内部電源電圧の昇圧量を小さくし
ているので、ゲート長が短いＭＯＳトランジスタが形成
されている内部回路Ｅ（１９）では、ゲート長の設計値
からのずれ量が大きくなると、ＭＯＳトランジスタが動
作しないことが起きる。
ージを与えないように内部電源電圧の昇圧量を小さくし
ているので、ゲート長が短いＭＯＳトランジスタが形成
されている内部回路Ｅ（１９）では、ゲート長の設計値
からのずれ量が大きくなると、ＭＯＳトランジスタが動
作しないことが起きる。
【００１３】次にデューティ比に着目した場合の問題点
を説明する。デューティ比とは１サイクル中にＭＯＳト
ランジスタがＯＮしている時間であるので、デューティ
比が大きくなるとゲート電圧が印加されている時間が長
くなり、ゲート酸化膜のダメージが与えられやすい。し
たがって昇圧回路１１によって昇圧する電圧レベルはデ
ューティ比の大きい内部回路Ｂ（１３）を基準に定める
必要がある。このためデューティ比が小さい内部回路Ｃ
（１５）では、その回路内のゲート酸化膜にダメージを
与えない電圧の最大値よりも低い値の電圧が印加される
ことになる。ところで電圧の値が小さいと数１に示すよ
うにドレイン電流Ｉd の値が小さくなり、Ｉd が大きい
場合に比べ回路の動作が遅くなる。
を説明する。デューティ比とは１サイクル中にＭＯＳト
ランジスタがＯＮしている時間であるので、デューティ
比が大きくなるとゲート電圧が印加されている時間が長
くなり、ゲート酸化膜のダメージが与えられやすい。し
たがって昇圧回路１１によって昇圧する電圧レベルはデ
ューティ比の大きい内部回路Ｂ（１３）を基準に定める
必要がある。このためデューティ比が小さい内部回路Ｃ
（１５）では、その回路内のゲート酸化膜にダメージを
与えない電圧の最大値よりも低い値の電圧が印加される
ことになる。ところで電圧の値が小さいと数１に示すよ
うにドレイン電流Ｉd の値が小さくなり、Ｉd が大きい
場合に比べ回路の動作が遅くなる。
【００１４】
【数１】
【００１５】 ｔOX ゲート酸化膜の厚み Ｌ ゲート長 ＶCC 電源電圧（ここでは昇圧回路によって昇圧された
電圧値） Ｖth しきい値 Ｋ 定数 この発明はかかる従来の問題点を解決するためになされ
たものである。この発明の目的は、多様な長さのゲート
長を有する電界効果トランジスタを備えながらも各電界
効果トランジスタを確実に動作させることが可能な半導
体装置を提供することである。
電圧値） Ｖth しきい値 Ｋ 定数 この発明はかかる従来の問題点を解決するためになされ
たものである。この発明の目的は、多様な長さのゲート
長を有する電界効果トランジスタを備えながらも各電界
効果トランジスタを確実に動作させることが可能な半導
体装置を提供することである。
【００１６】この発明の他の目的は、デューティ比が大
きい電界効果トランジスタを含む回路を有しながらもデ
ューティ比が小さい電界効果トランジスタを含む回路の
動作を速くできる半導体装置を提供することである。
きい電界効果トランジスタを含む回路を有しながらもデ
ューティ比が小さい電界効果トランジスタを含む回路の
動作を速くできる半導体装置を提供することである。
【００１７】
【課題を解決するための手段】この発明に従った半導体
装置の第１の局面は、外部電源電圧によって動作する外
部電源回路と、外部電源電圧を所定の電圧レベルに降下
する降圧手段と、降圧手段によって降下した内部電源電
圧を受ける内部電源回路とを備えている。
装置の第１の局面は、外部電源電圧によって動作する外
部電源回路と、外部電源電圧を所定の電圧レベルに降下
する降圧手段と、降圧手段によって降下した内部電源電
圧を受ける内部電源回路とを備えている。
【００１８】内部電源回路は、内部電源電圧によって動
作する第１内部回路と、第１トランジスタを含む第２内
部回路と、第１トランジスタよりもゲート長が短く、か
つしきい値電圧が高い第２トランジスタを含む第３内部
回路と、内部電源電圧を第１電圧レベルまで昇圧させて
第１トランジスタに印加する第１昇圧手段と、内部電源
電圧を第１電圧レベルより高い第２電圧レベルまで昇圧
させて第２トランジスタに印加する第２昇圧手段とを含
んでいる。
作する第１内部回路と、第１トランジスタを含む第２内
部回路と、第１トランジスタよりもゲート長が短く、か
つしきい値電圧が高い第２トランジスタを含む第３内部
回路と、内部電源電圧を第１電圧レベルまで昇圧させて
第１トランジスタに印加する第１昇圧手段と、内部電源
電圧を第１電圧レベルより高い第２電圧レベルまで昇圧
させて第２トランジスタに印加する第２昇圧手段とを含
んでいる。
【００１９】この発明に従った半導体装置の第２の局面
は、外部電源電圧によって動作する外部電源回路と、外
部電源電圧を所定の電圧レベルに降下する降圧手段と、
降圧手段によって降下した内部電源電圧を受ける内部電
源回路とを備えている。
は、外部電源電圧によって動作する外部電源回路と、外
部電源電圧を所定の電圧レベルに降下する降圧手段と、
降圧手段によって降下した内部電源電圧を受ける内部電
源回路とを備えている。
【００２０】この発明に従った半導体装置の第２の局面
の内部電源回路は、内部電源電圧によって動作する第１
内部回路と、第１トランジスタを含む第２内部回路と、
第１トランジスタよりもデューティ比が小さい第２トラ
ンジスタを含む第３内部回路と、内部電源電圧を第１電
圧レベルまで昇圧させて第１トランジスタに印加する第
１昇圧手段と、内部電源電圧を第１電圧レベルより高い
第２電圧レベルまで昇圧させて第２トランジスタに印加
する第２昇圧手段とを含んでいる。
の内部電源回路は、内部電源電圧によって動作する第１
内部回路と、第１トランジスタを含む第２内部回路と、
第１トランジスタよりもデューティ比が小さい第２トラ
ンジスタを含む第３内部回路と、内部電源電圧を第１電
圧レベルまで昇圧させて第１トランジスタに印加する第
１昇圧手段と、内部電源電圧を第１電圧レベルより高い
第２電圧レベルまで昇圧させて第２トランジスタに印加
する第２昇圧手段とを含んでいる。
【００２１】
【作用】この発明に従った半導体装置の第１の局面に備
えられる第２のトランジスタは、第１のトランジスタよ
りゲート長が短い。よって第２のトランジスタはゲート
長が設計値より少しでもずれればしきい値が大きく変わ
る。しかし、しきい値を大きく設定しておけばたとえゲ
ート長が短くてもゲート長が設計値よりずれた場合、し
きい値の変動量は小さい（このことは実施例で説明す
る）。
えられる第２のトランジスタは、第１のトランジスタよ
りゲート長が短い。よって第２のトランジスタはゲート
長が設計値より少しでもずれればしきい値が大きく変わ
る。しかし、しきい値を大きく設定しておけばたとえゲ
ート長が短くてもゲート長が設計値よりずれた場合、し
きい値の変動量は小さい（このことは実施例で説明す
る）。
【００２２】しきい値の変動量を小さくするために第２
のトランジスタは第１のトランジスタよりもしきい値を
高く設定しているので、昇圧手段によって昇圧する電圧
レベルを２種類にし、第１電圧レベルを第１トランジス
タに印加し、第１電圧レベルより高い第２電圧レベルを
第２トランジスタに印加している。
のトランジスタは第１のトランジスタよりもしきい値を
高く設定しているので、昇圧手段によって昇圧する電圧
レベルを２種類にし、第１電圧レベルを第１トランジス
タに印加し、第１電圧レベルより高い第２電圧レベルを
第２トランジスタに印加している。
【００２３】この発明に従った半導体装置の第２の局面
も、昇圧手段によって昇圧する電圧レベルを第１電圧レ
ベル、第２電圧レベルの２種類にしている。第２トラン
ジスタは第１トランジスタよりもデューティ比が小さい
ので、高い電圧を印加してもゲート絶縁膜にダメージが
与えられにくい。したがって、第２トランジスタに印加
する第２電圧レベルは第１トランジスタに印加する第１
電圧レベルよりも高くしている。
も、昇圧手段によって昇圧する電圧レベルを第１電圧レ
ベル、第２電圧レベルの２種類にしている。第２トラン
ジスタは第１トランジスタよりもデューティ比が小さい
ので、高い電圧を印加してもゲート絶縁膜にダメージが
与えられにくい。したがって、第２トランジスタに印加
する第２電圧レベルは第１トランジスタに印加する第１
電圧レベルよりも高くしている。
【００２４】
【実施例】（第１実施例）図１はこの発明に従った半導
体装置の第１実施例のブロック図である。半導体装置２
１は、半導体チップ上に内部電源電圧によって動作する
内部電源回路２３と、外部電源電圧によって動作し、外
部電源回路である入力初段回路２５と、外部電源電圧を
内部電源電圧の値まで降圧する降圧回路２７とを形成し
たものである。内部電源回路２３は、内部回路Ａ（２
９）、内部回路Ｂ（３１）、内部回路（Ｃ）３３、内部
回路（Ｄ）３５、内部回路Ｅ（３７）を備えている。内
部回路Ｂ（３１）内にはデューティ比が大きいＭＯＳト
ランジスタが形成され、内部回路（Ｃ）３３内にはデュ
ーティ比が小さいＭＯＳトランジスタが形成されてい
る。内部回路Ｄ（３５）内にはゲート長が長いＭＯＳト
ランジスタが形成され、内部回路Ｅ（３７）内にはゲー
ト長が短いＭＯＳトランジスタが形成されている。
体装置の第１実施例のブロック図である。半導体装置２
１は、半導体チップ上に内部電源電圧によって動作する
内部電源回路２３と、外部電源電圧によって動作し、外
部電源回路である入力初段回路２５と、外部電源電圧を
内部電源電圧の値まで降圧する降圧回路２７とを形成し
たものである。内部電源回路２３は、内部回路Ａ（２
９）、内部回路Ｂ（３１）、内部回路（Ｃ）３３、内部
回路（Ｄ）３５、内部回路Ｅ（３７）を備えている。内
部回路Ｂ（３１）内にはデューティ比が大きいＭＯＳト
ランジスタが形成され、内部回路（Ｃ）３３内にはデュ
ーティ比が小さいＭＯＳトランジスタが形成されてい
る。内部回路Ｄ（３５）内にはゲート長が長いＭＯＳト
ランジスタが形成され、内部回路Ｅ（３７）内にはゲー
ト長が短いＭＯＳトランジスタが形成されている。
【００２５】内部回路Ａ（２９）には内部電源電圧が印
加される。一方、内部回路Ｂ（３１）、内部回路Ｃ（３
３）、内部回路Ｄ（３５）、内部回路Ｅ（３７）には内
部電源電圧の値を昇圧回路によって昇圧させ、その昇圧
させた電圧を印加している。第１実施例では４種類の電
圧レベルを発生させている。
加される。一方、内部回路Ｂ（３１）、内部回路Ｃ（３
３）、内部回路Ｄ（３５）、内部回路Ｅ（３７）には内
部電源電圧の値を昇圧回路によって昇圧させ、その昇圧
させた電圧を印加している。第１実施例では４種類の電
圧レベルを発生させている。
【００２６】２種類の電圧レベルは昇圧回路Ａ（３
９）、昇圧回路Ｂ（４１）によって発生させている。す
なわち、内部電源電圧は昇圧回路Ａ（３９）によって第
１電圧レベルまで昇圧される。ゲート長が長いＭＯＳト
ランジスタが形成された内部回路Ｄ（３５）には第１電
圧レベルが印加される。第１電圧レベルは昇圧回路Ｂ
（４１）によって第１電圧レベルより高い第２電圧レベ
ルまで昇圧される。ゲート長が短いＭＯＳトランジスタ
が形成された内部回路Ｅ（３７）には第２電圧レベルが
印加される。
９）、昇圧回路Ｂ（４１）によって発生させている。す
なわち、内部電源電圧は昇圧回路Ａ（３９）によって第
１電圧レベルまで昇圧される。ゲート長が長いＭＯＳト
ランジスタが形成された内部回路Ｄ（３５）には第１電
圧レベルが印加される。第１電圧レベルは昇圧回路Ｂ
（４１）によって第１電圧レベルより高い第２電圧レベ
ルまで昇圧される。ゲート長が短いＭＯＳトランジスタ
が形成された内部回路Ｅ（３７）には第２電圧レベルが
印加される。
【００２７】ゲート長が短くてもしきい値を高く設定す
れば、ゲート長が設計値よりも多少ずれてもしきい値の
変動量が小さくなることを説明する。図２はゲート長が
短い場合におけるゲート長としきい値との関係を示すグ
ラフである。イオン注入の注入量を変える等によりしき
い値をＶth1 からＶth2 まで上げると、ゲート長が設計
値よりも多少ずれてもしきい値の変動量が小さいことが
わかる。第１実施例ではゲート長が短い内部回路Ｅ（３
７）内のＭＯＳトランジスタのしきい値を高く設定する
ことによりしきい値の変動量を小さくしている。内部回
路Ｅ（３７）のしきい値を高く設定したので、内部回路
Ｅには第１電圧レベルより高い第２レベルを印加してい
る。
れば、ゲート長が設計値よりも多少ずれてもしきい値の
変動量が小さくなることを説明する。図２はゲート長が
短い場合におけるゲート長としきい値との関係を示すグ
ラフである。イオン注入の注入量を変える等によりしき
い値をＶth1 からＶth2 まで上げると、ゲート長が設計
値よりも多少ずれてもしきい値の変動量が小さいことが
わかる。第１実施例ではゲート長が短い内部回路Ｅ（３
７）内のＭＯＳトランジスタのしきい値を高く設定する
ことによりしきい値の変動量を小さくしている。内部回
路Ｅ（３７）のしきい値を高く設定したので、内部回路
Ｅには第１電圧レベルより高い第２レベルを印加してい
る。
【００２８】他の２種類の電圧レベルは昇圧回路Ｃ（４
３）、昇圧回路Ｄ（４５）によって発生させている。す
なわち、内部電源電圧は昇圧回路Ｃ（４３）によって第
３電圧レベルまで昇圧される。デューティ比が大きいＭ
ＯＳトランジスタが形成された内部回路Ｂ（３１）には
第３電圧レベルが印加される。第３電圧レベルは昇圧回
路Ｃ（３３）によって第３電圧レベルより高い第４電圧
レベルまで昇圧される。デューティ比が小さいＭＯＳト
ランジスタが形成された内部回路Ｃ（３３）には第４電
圧レベルが印加される。内部回路Ｃ（３３）に形成され
たＭＯＳトランジスタはデューティ比が小さいので、第
３電圧レベルより高い第４電圧レベルを印加してもゲー
ト絶縁膜の絶縁破壊を防ぐことができる。内部回路Ｃ
（３３）には第３電圧レベルより高い第４電圧レベルが
印加されるので、内部回路Ｃ（３３）内のＭＯＳトラン
ジスタのドレイン電流を大きくすることができる。した
がって、内部回路Ｃ（３３）においては、第３電圧レベ
ルを印加した場合に比べ回路の動作を高速にすることが
できる。
３）、昇圧回路Ｄ（４５）によって発生させている。す
なわち、内部電源電圧は昇圧回路Ｃ（４３）によって第
３電圧レベルまで昇圧される。デューティ比が大きいＭ
ＯＳトランジスタが形成された内部回路Ｂ（３１）には
第３電圧レベルが印加される。第３電圧レベルは昇圧回
路Ｃ（３３）によって第３電圧レベルより高い第４電圧
レベルまで昇圧される。デューティ比が小さいＭＯＳト
ランジスタが形成された内部回路Ｃ（３３）には第４電
圧レベルが印加される。内部回路Ｃ（３３）に形成され
たＭＯＳトランジスタはデューティ比が小さいので、第
３電圧レベルより高い第４電圧レベルを印加してもゲー
ト絶縁膜の絶縁破壊を防ぐことができる。内部回路Ｃ
（３３）には第３電圧レベルより高い第４電圧レベルが
印加されるので、内部回路Ｃ（３３）内のＭＯＳトラン
ジスタのドレイン電流を大きくすることができる。した
がって、内部回路Ｃ（３３）においては、第３電圧レベ
ルを印加した場合に比べ回路の動作を高速にすることが
できる。
【００２９】次に昇圧回路Ａ（３９）、昇圧回路Ｂ（４
１）の構造について詳しく説明していく。図３は昇圧回
路Ａ（３９）および昇圧回路Ｂ（４１）のブロック図で
ある。昇圧回路Ａ（３９）はパルス発生回路４７とＶpp
発生回路４９とを備えている。昇圧回路Ｂ（４１）も同
じくパルス発生回路５１とＶpp発生回路５３とを備えて
いる。Ｖccは内部電源電圧を示している。
１）の構造について詳しく説明していく。図３は昇圧回
路Ａ（３９）および昇圧回路Ｂ（４１）のブロック図で
ある。昇圧回路Ａ（３９）はパルス発生回路４７とＶpp
発生回路４９とを備えている。昇圧回路Ｂ（４１）も同
じくパルス発生回路５１とＶpp発生回路５３とを備えて
いる。Ｖccは内部電源電圧を示している。
【００３０】パルス発生回路４７（たとえばリングオス
シレータ）で発生したパルスはＶpp発生回路４９に導か
れ、電圧Ｖpp1 （第１電圧レベル）に昇圧される。この
仕組みを図４を用いて説明する。図４はＶpp発生回路４
９の等価回路図である。Ｖpp発生回路４９はＰＭＯＳト
ランジスタ１、ＰＭＯＳトランジスタ２およびキャパシ
タンスＣとを備えている。ＰＭＯＳトランジスタ１のＶ
th1 を０．８Ｖとし、ＰＭＯＳトランジスタ２のＶth2
を０．８Ｖとする。Ｖccを３．３Ｖとする。
シレータ）で発生したパルスはＶpp発生回路４９に導か
れ、電圧Ｖpp1 （第１電圧レベル）に昇圧される。この
仕組みを図４を用いて説明する。図４はＶpp発生回路４
９の等価回路図である。Ｖpp発生回路４９はＰＭＯＳト
ランジスタ１、ＰＭＯＳトランジスタ２およびキャパシ
タンスＣとを備えている。ＰＭＯＳトランジスタ１のＶ
th1 を０．８Ｖとし、ＰＭＯＳトランジスタ２のＶth2
を０．８Ｖとする。Ｖccを３．３Ｖとする。
【００３１】ここでパルス発生回路４７で発生したパル
スのＶss（０Ｖ）がＮo 地点に印加され、ＰＭＯＳトラ
ンジスタ１および２がＯＦＦしている状態を考える。Ｎ
1 地点の電圧Ｖ1 、Ｎ2 地点の電圧Ｖ2 はそれぞれ以下
のようになる。
スのＶss（０Ｖ）がＮo 地点に印加され、ＰＭＯＳトラ
ンジスタ１および２がＯＦＦしている状態を考える。Ｎ
1 地点の電圧Ｖ1 、Ｎ2 地点の電圧Ｖ2 はそれぞれ以下
のようになる。
【００３２】 Ｖ1 ＝Ｖcc−Ｖth1 Ｖ2 ＝Ｖcc−Ｖth1 −Ｖth2 次にパルス発生回路４７で発生したパルスのＶccがＮo
地点に印加されると、キャパシタンスＣによる容量結合
効果により、Ｎ1 地点の電圧はαＶccだけ上昇する。し
たがって、Ｎ1 地点の電圧Ｖ1 、Ｎ2 地点の電圧Ｖ2 は
それぞれ次のようになる。
地点に印加されると、キャパシタンスＣによる容量結合
効果により、Ｎ1 地点の電圧はαＶccだけ上昇する。し
たがって、Ｎ1 地点の電圧Ｖ1 、Ｎ2 地点の電圧Ｖ2 は
それぞれ次のようになる。
【００３３】 Ｖ1 ＝（１＋α）Ｖcc−Ｖth1 Ｖ2 ＝（１＋α）Ｖcc−（Ｖth1 ＋Ｖth2 ） ここで、αはこの回路の効率のようなもので、０＜α＜
１である。ここではα＝０．８５とする。このときＶ2
の値は約４．５Ｖとなり、内部電源電圧Ｖcc（３．３
Ｖ）より高くなる。４．５ＶがＶpp1 （第１電圧レベ
ル）となる。
１である。ここではα＝０．８５とする。このときＶ2
の値は約４．５Ｖとなり、内部電源電圧Ｖcc（３．３
Ｖ）より高くなる。４．５ＶがＶpp1 （第１電圧レベ
ル）となる。
【００３４】パルス発生回路４７とＶpp発生回路４９だ
けでは、たとえα＝１であっても、Ｖ2 ＝５Ｖにしかな
らない。Ｖpp2 （第２電圧レベル）がこれ以上必要な場
合は次のような昇圧を行なう。図３を参照して、Ｖpp発
生回路４９で発生したＶpp1（第１電圧レベル）をパル
ス発生回路４７と同じ構成をしたパルス発生回路５１に
導く。これによりＶss→Ｖpp1 →Ｖssのパルスが発生す
る。このパルスをＶpp発生回路４９と同じ構成をしたＶ
pp発生回路５３へ導く。
けでは、たとえα＝１であっても、Ｖ2 ＝５Ｖにしかな
らない。Ｖpp2 （第２電圧レベル）がこれ以上必要な場
合は次のような昇圧を行なう。図３を参照して、Ｖpp発
生回路４９で発生したＶpp1（第１電圧レベル）をパル
ス発生回路４７と同じ構成をしたパルス発生回路５１に
導く。これによりＶss→Ｖpp1 →Ｖssのパルスが発生す
る。このパルスをＶpp発生回路４９と同じ構成をしたＶ
pp発生回路５３へ導く。
【００３５】パルス発生回路５１で発生したパルスのＶ
pp1 がＮo 地点に印加されたとき、Ｎ2 地点の電圧Ｖ2
は次のようになる。
pp1 がＮo 地点に印加されたとき、Ｎ2 地点の電圧Ｖ2
は次のようになる。
【００３６】 Ｖ2 ＝（１＋α）Ｖpp1 −（Ｖth1 ＋Ｖth2 ） このときＶ2 の値がＶpp2 （第２電圧レベル）となる。
Ｖ2 の値は具体的には約６．７Ｖとなる。
Ｖ2 の値は具体的には約６．７Ｖとなる。
【００３７】（第２実施例）図５はこの発明に従った半
導体装置の第２実施例のブロック図である。第１実施例
と同じものについては同一符号を付すことにより説明を
省略する。内部電源電圧は昇圧回路Ｃ（５９）によって
第１電圧レベルに昇圧され、第１電圧レベルはゲート長
が長いＭＯＳトランジスタが形成された内部回路Ｄ（３
５）に印加される。内部電源電圧は昇圧回路Ｄ（６１）
によって第１電圧レベルより高い第２電圧レベルに昇圧
され、ゲート長が短く、かつしきい値が高く設定された
ＭＯＳトランジスタが形成された内部回路Ｅ（３７）に
印加される。図１に示す第１実施例では第２電圧レベル
を昇圧回路Ａ（３９）と昇圧回路Ｂ（４１）を用い発生
させていたが、第２実施例では昇圧回路Ｄ（６１）１つ
だけで発生させている。
導体装置の第２実施例のブロック図である。第１実施例
と同じものについては同一符号を付すことにより説明を
省略する。内部電源電圧は昇圧回路Ｃ（５９）によって
第１電圧レベルに昇圧され、第１電圧レベルはゲート長
が長いＭＯＳトランジスタが形成された内部回路Ｄ（３
５）に印加される。内部電源電圧は昇圧回路Ｄ（６１）
によって第１電圧レベルより高い第２電圧レベルに昇圧
され、ゲート長が短く、かつしきい値が高く設定された
ＭＯＳトランジスタが形成された内部回路Ｅ（３７）に
印加される。図１に示す第１実施例では第２電圧レベル
を昇圧回路Ａ（３９）と昇圧回路Ｂ（４１）を用い発生
させていたが、第２実施例では昇圧回路Ｄ（６１）１つ
だけで発生させている。
【００３８】内部電源電圧は昇圧回路Ａ（５５）によっ
て第３電圧レベルに昇圧され、デューティ比が大きいＭ
ＯＳトランジスタが形成された内部回路Ｂ（３１）に印
加される。内部電源電圧は昇圧回路Ｂ（５７）によって
第３電圧レベルより高い第４電圧レベルに昇圧され、デ
ューティ比が小さいＭＯＳトランジスタが形成された内
部回路Ｃ（３３）に印加される。図１に示すように第１
実施例では第４電圧レベルを昇圧回路Ｃ（４３）と昇圧
回路Ｄ（４５）によって発生させていたが、第２実施例
では昇圧回路Ｂ（５７）１つで発生させている。
て第３電圧レベルに昇圧され、デューティ比が大きいＭ
ＯＳトランジスタが形成された内部回路Ｂ（３１）に印
加される。内部電源電圧は昇圧回路Ｂ（５７）によって
第３電圧レベルより高い第４電圧レベルに昇圧され、デ
ューティ比が小さいＭＯＳトランジスタが形成された内
部回路Ｃ（３３）に印加される。図１に示すように第１
実施例では第４電圧レベルを昇圧回路Ｃ（４３）と昇圧
回路Ｄ（４５）によって発生させていたが、第２実施例
では昇圧回路Ｂ（５７）１つで発生させている。
【００３９】（第３実施例）図６はこの発明に従った半
導体装置の第３実施例のブロック図である。第３実施例
はＤＲＡＭ（Dynamic Random Access Memory）に本発明
を適用したものである。ＤＲＡＭ６３は、半導体チップ
上に内部電源回路６２と、外部電源回路である入力初段
回路９１と、降圧回路８９とを形成したものである。ｅ
ｘｔ．Ｖccが外部電源電圧であり、ｉｎｔ．Ｖccが内部
電源電圧である。
導体装置の第３実施例のブロック図である。第３実施例
はＤＲＡＭ（Dynamic Random Access Memory）に本発明
を適用したものである。ＤＲＡＭ６３は、半導体チップ
上に内部電源回路６２と、外部電源回路である入力初段
回路９１と、降圧回路８９とを形成したものである。ｅ
ｘｔ．Ｖccが外部電源電圧であり、ｉｎｔ．Ｖccが内部
電源電圧である。
【００４０】内部電源回路６２は、記憶情報のデータ信
号を蓄積するためのメモリセルアレイ６５と、単位記憶
回路を構成するメモリセルを選択するためのＸアドレス
信号を外部から受けるためのＸアドレスバッファ６７
と、Ｙアドレス信号を外部から受けるためのＹアドレス
バッファ６９と、Ｘアドレス信号を解読することによっ
てメモリセルを指定するめのＸアドレスデコーダ７１
と、Ｙアドレス信号を解読することによってメモリセル
を指定するためのＹアドレスデコーダ７３と、指定され
たメモリセルに蓄積された信号を増幅して読出すセンス
アンプ７５と、データ出力のためのデータアウトプット
バッファ７７と、外部Ｒ／Ｗ制御信号に応答して読出／
書込動作を制御するためのＲ／Ｗコントロール回路７９
と、外部ＲＡＳ信号を受けるためのＲＡＳバッファ８１
と、外部ＣＡＳ信号を受けるためのＣＡＳバッファ８３
と、Ｘアドレスデコーダ７１を介してワード線を駆動す
るためのワード線ドライブ回路８５と、トランスファー
ゲート回路を制御するためのトランスファーゲートコン
トロール回路８７とを備えている。２７の回路は外部ア
ドレス信号が２７の回路に入力されると、このアドレス
信号がＣＡＳかＲＡＳかを判別する信号が２７の回路に
入り、たとえばＲＡＳを判別する信号が入るとこの外部
アドレス信号は２７の回路でＸアドレス信号と判断され
る。
号を蓄積するためのメモリセルアレイ６５と、単位記憶
回路を構成するメモリセルを選択するためのＸアドレス
信号を外部から受けるためのＸアドレスバッファ６７
と、Ｙアドレス信号を外部から受けるためのＹアドレス
バッファ６９と、Ｘアドレス信号を解読することによっ
てメモリセルを指定するめのＸアドレスデコーダ７１
と、Ｙアドレス信号を解読することによってメモリセル
を指定するためのＹアドレスデコーダ７３と、指定され
たメモリセルに蓄積された信号を増幅して読出すセンス
アンプ７５と、データ出力のためのデータアウトプット
バッファ７７と、外部Ｒ／Ｗ制御信号に応答して読出／
書込動作を制御するためのＲ／Ｗコントロール回路７９
と、外部ＲＡＳ信号を受けるためのＲＡＳバッファ８１
と、外部ＣＡＳ信号を受けるためのＣＡＳバッファ８３
と、Ｘアドレスデコーダ７１を介してワード線を駆動す
るためのワード線ドライブ回路８５と、トランスファー
ゲート回路を制御するためのトランスファーゲートコン
トロール回路８７とを備えている。２７の回路は外部ア
ドレス信号が２７の回路に入力されると、このアドレス
信号がＣＡＳかＲＡＳかを判別する信号が２７の回路に
入り、たとえばＲＡＳを判別する信号が入るとこの外部
アドレス信号は２７の回路でＸアドレス信号と判断され
る。
【００４１】Ｘアドレスバッファ６７内には、昇圧回路
が設けられており、電圧Ｖccの信号はこの昇圧回路で電
圧Ｖpp1 （Ｖpp1 ＞Ｖcc）にされ、Ｘアドレスデコーダ
７１内のＭＯＳトランジスタを動作させる。
が設けられており、電圧Ｖccの信号はこの昇圧回路で電
圧Ｖpp1 （Ｖpp1 ＞Ｖcc）にされ、Ｘアドレスデコーダ
７１内のＭＯＳトランジスタを動作させる。
【００４２】一方、ワードドライブ回路８５内には昇圧
回路が設けられており、電圧Ｖccの信号はこの昇圧回路
によって電圧Ｖpp2 （Ｖpp2 ＞Ｖcc）に昇圧され、メモ
リセルアレイ３内のＭＯＳトランジスタを動作させる。
ワード線ドライブ回路８５を流れる信号はＸアドレスデ
コーダ７１内のＭＯＳトランジスタを動作させるのでは
なく、Ｘアドレスデコーダ７１内を流れるだけである。
メモリセルアレイ６５内のＭＯＳトランジスタのデュー
ティ比は、Ｘアドレスデコーダ７１内のＭＯＳトランジ
スタのデューティ比より小さいので、電圧Ｖpp2 の値は
電圧Ｖpp1 の値よりも大きくされている。デューティ比
が小さいＭＯＳトランジスタを有する回路はこのほかＲ
ＡＳバッファ８１、ＣＡＳバッファ８３、データアウト
プットバッファ７７、Ｒ／Ｗコントロール回路７９があ
る。なおこれらの回路はゲート長が短いＭＯＳトランジ
スタを有する回路でもある。
回路が設けられており、電圧Ｖccの信号はこの昇圧回路
によって電圧Ｖpp2 （Ｖpp2 ＞Ｖcc）に昇圧され、メモ
リセルアレイ３内のＭＯＳトランジスタを動作させる。
ワード線ドライブ回路８５を流れる信号はＸアドレスデ
コーダ７１内のＭＯＳトランジスタを動作させるのでは
なく、Ｘアドレスデコーダ７１内を流れるだけである。
メモリセルアレイ６５内のＭＯＳトランジスタのデュー
ティ比は、Ｘアドレスデコーダ７１内のＭＯＳトランジ
スタのデューティ比より小さいので、電圧Ｖpp2 の値は
電圧Ｖpp1 の値よりも大きくされている。デューティ比
が小さいＭＯＳトランジスタを有する回路はこのほかＲ
ＡＳバッファ８１、ＣＡＳバッファ８３、データアウト
プットバッファ７７、Ｒ／Ｗコントロール回路７９があ
る。なおこれらの回路はゲート長が短いＭＯＳトランジ
スタを有する回路でもある。
【００４３】一方、デューティ比が大きい回路として
は、Ｘアドレスデコーダ７１のほか、Ｘアドレスバッフ
ァ６７、Ｙアドレスバッファ６９、Ｙアドレスデコーダ
７３がある。なお、これらの回路はゲート長が長いＭＯ
Ｓトランジスタを有する回路でもある。
は、Ｘアドレスデコーダ７１のほか、Ｘアドレスバッフ
ァ６７、Ｙアドレスバッファ６９、Ｙアドレスデコーダ
７３がある。なお、これらの回路はゲート長が長いＭＯ
Ｓトランジスタを有する回路でもある。
【００４４】
【発明の効果】この発明に従った半導体装置の第１の局
面によれば、第１トランジスタよりゲート長が短い第２
トランジスタは第１トランジスタよりしきい値が大きく
なるように制御し、ゲート長が設計値よりずれた場合、
しきい値の変動量が小さくなるようにしている。そし
て、第１の局面では昇圧手段によって昇圧する電圧レベ
ルを第１電圧レベル、第２電圧レベルの２種類にし、第
１トランジスタに第１電圧レベルを印加し、第２トラン
ジスタはしきい値を高く設定したので、第１電圧レベル
より高い第２電圧レベルを印加している。このため多様
な長さのゲート長を有するトランジスタを有しながら
も、各トランジスタを確実に動作させることが可能とな
る。
面によれば、第１トランジスタよりゲート長が短い第２
トランジスタは第１トランジスタよりしきい値が大きく
なるように制御し、ゲート長が設計値よりずれた場合、
しきい値の変動量が小さくなるようにしている。そし
て、第１の局面では昇圧手段によって昇圧する電圧レベ
ルを第１電圧レベル、第２電圧レベルの２種類にし、第
１トランジスタに第１電圧レベルを印加し、第２トラン
ジスタはしきい値を高く設定したので、第１電圧レベル
より高い第２電圧レベルを印加している。このため多様
な長さのゲート長を有するトランジスタを有しながら
も、各トランジスタを確実に動作させることが可能とな
る。
【００４５】また、第２トランジスタに印加される第２
電圧レベルは、第１トランジスタに印加される第１電圧
レベルよりも大きいので、第２トランジスタを流れる電
流は第１トランジスタを流れる電流よりも大きくなり、
したがって、第２トランジスタを含む回路は第１トラン
ジスタを含む回路よりも動作速度が速くなる。
電圧レベルは、第１トランジスタに印加される第１電圧
レベルよりも大きいので、第２トランジスタを流れる電
流は第１トランジスタを流れる電流よりも大きくなり、
したがって、第２トランジスタを含む回路は第１トラン
ジスタを含む回路よりも動作速度が速くなる。
【００４６】この発明に従った半導体装置の第２の局面
も、第１の局面と同じように昇圧手段によって昇圧する
電圧レベルを第１電圧レベル、第２電圧レベルの２種類
にしている。そして、第１トランジスタよりも１サイク
ル中に占めるデューティ比が小さい第２トランジスタに
印加する第２電圧レベルを、第１トランジスタに印加す
る第１電圧レベルよりも高くしている。このため、第２
トランジスタを流れる電流は第１トランジスタを流れる
電流よりも大きくなり、第２トランジスタを含む回路は
第１トランジスタを含む回路よりも高速に動作させるこ
とが可能となる。
も、第１の局面と同じように昇圧手段によって昇圧する
電圧レベルを第１電圧レベル、第２電圧レベルの２種類
にしている。そして、第１トランジスタよりも１サイク
ル中に占めるデューティ比が小さい第２トランジスタに
印加する第２電圧レベルを、第１トランジスタに印加す
る第１電圧レベルよりも高くしている。このため、第２
トランジスタを流れる電流は第１トランジスタを流れる
電流よりも大きくなり、第２トランジスタを含む回路は
第１トランジスタを含む回路よりも高速に動作させるこ
とが可能となる。
【図１】この発明の第１実施例のブロック図である。
【図２】ゲート長としきい値との関係を示すグラフを表
わす図である。
わす図である。
【図３】この発明の第１実施例に備えられる昇圧回路の
ブロック図である。
ブロック図である。
【図４】Ｖpp発生回路の等価回路図である。
【図５】この発明の第２実施例のブロック図である。
【図６】この発明の第３実施例のブロック図である。
【図７】従来の半導体装置のブロック図である。
【図８】ゲート長との電圧との関係を示すグラフを表わ
す図である。
す図である。
【図９】ゲート酸化膜厚としきい値との関係を示すグラ
フを表わす図である。
フを表わす図である。
【図１０】ゲート長としきい値との関係を示すグラフを
表わす図である。
表わす図である。
２１ 半導体装置 ２３ 内部電源回路 ２５ 入力初段回路 ２７ 降圧回路 ２９ 内部回路Ａ ３１ 内部回路Ｂ ３３ 内部回路Ｃ ３５ 内部回路Ｄ ３７ 内部回路Ｅ ３９ 昇圧回路Ａ ４１ 昇圧回路Ｂ ４３ 昇圧回路Ｃ ４５ 昇圧回路Ｄ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (2)
- 【請求項１】 外部電源電圧によって動作する外部電源
回路と、 前記外部電源電圧を所定の電圧レベルに降下する降圧手
段と、 前記降圧手段によって降下した内部電源電圧を受ける内
部電源回路と、 を備え、 前記内部電源回路は、 前記内部電源電圧によって動作する第１内部回路と、 第１トランジスタを含む第２内部回路と、 前記第１トランジスタよりもゲート長が短く、かつしき
い値電圧が高い第２トランジスタを含む第３内部回路
と、 前記内部電源電圧を第１電圧レベルまで昇圧させて前記
第１トランジスタに印加する第１昇圧手段と、 前記内部電源電圧を前記第１電圧レベルより高い第２電
圧レベルまで昇圧させて前記第２トランジスタに印加す
る第２昇圧手段と、 を含む、半導体装置。 - 【請求項２】 外部電源電圧によって動作する外部電源
回路と、 前記外部電源電圧を所定の電圧レベルに降下する降圧手
段と、 前記降圧手段によって降下した内部電源電圧を受ける内
部電源回路と、 を備え、 前記内部電源回路は、 前記内部電源電圧によって動作する第１内部回路と、 第１トランジスタを含む第２内部回路と、 前記第１トランジスタよりもデューティ比が小さい第２
トランジスタを含む第３内部回路と、 前記内部電源電圧を第１電圧レベルまで昇圧させて前記
第１トランジスタに印加する第１昇圧手段と、 前記内部電源電圧を前記第１電圧レベルよりも高い第２
電圧レベルまで昇圧させて前記第２トランジスタに印加
する第２昇圧手段と、 を含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231845A JPH0685180A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231845A JPH0685180A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685180A true JPH0685180A (ja) | 1994-03-25 |
Family
ID=16929917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231845A Withdrawn JPH0685180A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047215A (ja) * | 2006-08-16 | 2008-02-28 | Fujitsu Ltd | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
-
1992
- 1992-08-31 JP JP4231845A patent/JPH0685180A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047215A (ja) * | 2006-08-16 | 2008-02-28 | Fujitsu Ltd | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
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