KR100493599B1 - 워드선활성화전압의안정화회로를가지는반도체기억장치 - Google Patents

워드선활성화전압의안정화회로를가지는반도체기억장치 Download PDF

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Abstract

차지펌핑회로에 의하여 발생한 승압전압을, 정전위(定電位)강하회로 또는 레퍼런스전압에 추종하는 볼티지폴로어를 사용하여, 메모리셀의 최저동작전압 근방의 전압으로 조정하여 워드선 선택시의 전압을 공급하는 내부 정전압원(定電壓源)을 가지는 반도체기억장치.

Description

워드선 활성화전압의 안정화회로를 가지는 반도체기억장치
본 발명은, 예를 들면 SRAM 등의 반도체기억장치에 관한 것이다. SRAM등의 반도체장치에 있어서는, 소비전력의 절감 또는 게이트산화막의 신뢰성확보 등을 위하여, 전원전압의 저전압화가 요구되고 있다. 종래 이들의 문제에 관해서는, ①풀CMOS형 (6트랜지스터형)의 메모리셀을 사용하는 방법, 또는 TFT부하형 메모리셀에 있어서 워드선전압을 2단계로 전환하거나, 또한 고저항부하형 메모리셀 또는 TFT부하형 메모리셀에 있어서 워드선을 단순히 승압하는 경우에 있어서, 전원전압이 메모리셀의 동작에 지장이 없는 높은 전압이라도 메모리셀에의 기입하이레벨이 전원전압과 같게 되기까지 워드선을 승압하는 등의 방법이 사용되고 있다.
그러나, 전술한 방법에서는 여러가지 문제가 생긴다. 예를 들면, 풀CMOS형 메모리셀은 TFT부하형 메모리셀 또는 고저항부하형 메모리셀에 비교하여 메모리셀의 면적이 크고, 또 TFT부하형 메모리셀에 있어서 워드선전압을 2단계로 승압할 경우에는, 워드선전압의 승압레벨 또는 승압타이밍 등의 제어가 복잡하고, 또한 TFT부하형 메모리셀 또는 고저항부하형 메모리셀에 있어서 워드선전압을 승압할 경우는, 전원전압이 높아도 워드선전압을 승압하기 위하여 트랜지스터의 게이트산화막에 과잉의 전압이 인가되어, 산화막의 신뢰성을 손상할 가능성이 있다.
본 발명의 목적은, 메모리의 고집적화와 저전압화를 도모하고, 또한 제어가 간단하며 액세스의 고속화와 대기시의 저소비전력화를 도모할 수 있는 반도체장치를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명은, 제1의 기억노드와 기준전원과의 사이에 접속되고, 게이트전극이 제2의 기억노드에 접속된 제1의 드라이버트랜지스터와, 제2의 기억노드와 기준전원과의 사이에 접속되고, 게이트전극이 상기 제1의 기억노드에 접속된 제2의 드라이버트랜지스터와를 가지고, 상기 각 기억노드에 동작전원전압이 공급되는 메모리셀과, 상기 제1의 기억노드와 제1의 비트선과의 사이에 접속된 제1의 액세스트랜지스터와, 상기 제2의 기억노드와 제2의 비트선과의 사이에 접속된 제2의 액세스트랜지스터와를 구비하고, 상기 제1 및 제2의 액세스트랜지스터의 게이트전극이 공통의 워드선에 접속되고, 활성화시에 당해 워드선에 소정의 전압을 인가하여, 상기 각 액세스트랜지스터를 도통상태로 제어하는 반도체기억장치로서, 전원전압을 승압하는 승압회로와, 상기 승압회로의 출력전압을 상기 메모리셀의 최저동작전원전압으로 안정화시켜, 상기 워드선에 인가하는 전압안정화회로와를 가진다.
또한, 본 발명의 반도체기억장치에서는, 전원전압을 승압하는 승압회로와, 당해 승압회로의 출력레벨을 메모리셀의 최저동작전원전압을 포함하는 그 근방치로 외부로부터 설정가능하고, 설정된 전압을 상기 워드선에 인가하는 전압조정회로와를 가진다.
본 발명에 의하면, 예를 들면, 저전압으로 동작하는 반도체기억장치의 워드선에, 액세스시에 전압안정화회로에 의하여 안정화된 승압전압이 인가된다.
전압안정화회로는, 예를 들면, 메모리셀을 구성하는 액세스트랜지스터와 드라이버트랜지스터와로 이루어지는 인버터와 동일한 구성을 가지는 직렬접속된 2개의 트랜지스터에 의하여 구성되고, 이들의 트랜지스터의 게이트전극과 드레인전극이 접속되어, 즉 다이오드접속으로 된다. 이 결과, 전압안정화회로에 의하여, 승압된 전압이 이들 직렬접속된 트랜지스터의 스레숄드치전압의 합에 제한되어, 승압전압의 안정화가 도모된다.
또, 본 발명에 의하면, 전압안정화회로의 출력전압이, 웨이퍼프로세스 또는 조립종료 후에 있어서 조정가능하게 되고, 예를 들면, 직렬접속된 2개의 트랜지스터에, 예를 들면, 전류원에 의하여 발생된 전류가 입력되어, 기준전압이 발생된다. 전류원에 의하여 발생된 전류치를, 예를 들면, 가변저항소자 등을 사용하여, 조정함으로써 기준전압치가 제어된다. 이로써, 전압안정화회로의 출력전압도 가변으로 할 수 있으므로, 웨이퍼프로세스 및 조립종료 후에 있어서, 사용목적에 따라서 각 반도체기억장치마다에 전압안정화회로의 출력전압을 설정할 수 있다.
다음에, 본 발명의 실시예에 대하여 도면에 따라서 상세히 나타낸다.
도 1은 고저항부하형 SRAM의 메모리셀 MC의 구성을 나타낸 회로도이다.
도 1에 있어서, R1,R2은 저항소자, TR1,TR2은 nMOS트랜지스터에 의하여 구성된 드라이버트랜지스터, TR3,TR4은 nMOS트랜지스터에 의하여 구성된 액세스트랜지스터, N1,N2은 기억노드, WL은 워드선, BL,/BL은 비트선, BUF는 워드선버퍼를 각각 나타내고 있다. 또, VCC1는 메모리셀 MC에 공급되는 전원전압, VCC2는 버퍼 BUF에 공급된 전원전압을 각각 나타내고 있다.
도 1에 나타낸 바와 같이, 저항소자 R1와 드라이버트랜지스터 TR1가 전원전압 VCC1의 공급선과 기준전원(접지선)과의 사이에 직렬접속되고, 이들의 접속점에의하여 기억노드 N1가 구성되고, 저항소자 R2와 드라이버트랜지스터 TR2가 전원전압 VCC1의 공급선과 접지선과의 사이에 직렬접속되고, 이들의 접속점에 의하여 기억노드 N2가 구성되어 있다. 드라이버트랜지스터 TR1의 게이트전극과 기억노드 N2, 드라이버트랜지스터 TR2의 게이트전극과 기억노드 N1가 서로 접속되고. 또한 기억노드 N가 액세스트랜지스터 TR3를 통하여, 비트선 BL에 접속되고, 기억노드 N2가 액세스트랜지스터 TR4를 통하여, 비트선 /BL에 각각 접속되어 있다.
액세스트랜지스터 TR1,TR4의 게이트전극이 워드선 WL에 접속되고, 워드선 WL이 워드선버퍼 BUF의 출력단자에 접속되어 있다. 그리고, 워드선버퍼 BUF에 전원전압 VCC2이 공급되고, 활성화시에 워드선 WL에 전원전압 VCC2레벨의 전압이 인가된다.
도시한 바와 같이, 저항소자 R1와, 드라이버트랜지스터 TR1, 또 저항소자 R2와 드라이버트랜지스터 TR2에 의하여, 인버터 INV1, INV2가 구성되고, 인버터 INV1, INV2의 출력단자, 즉 기억노드 N1,N2와 상대의 인버터의 입력단자, 즉 드라이버트랜지스터 TR2,TR1의 게이트전극이 서로 접속되어 있다,
워드선 WL이 워드선버퍼 BUF에 의하여 구동된다. 통상의 메모리장치에 있어서는, 워드선버퍼 BUF의 동작전원전압 VCC2과 메모리셀의 동작전원전압 VCC1이 동일레벨이지만, 여기서는, 워드선버퍼 BUF는 메모리셀에 공급되는 메모리셀공급전압레벨, 예를 들면, 전원전압 VCC1의 전압레벨보다 높은 전압레벨의 전원전압 VCC2을 동작전원전압으로 하고 있다.
메모리셀에 대하여 기입 또는 독출동작이 행해질 때, 워드선버퍼 BUF에 의하여, 워드선 WL에 하이레벨로서 이 동작전원전압 VCC2이 인가된다. 즉, 기입 또는 독출동작시에, 워드선 WL의 하이레벨전압이 워드선버퍼 BUF에 의하여 메모리셀공급전압 VCC1이상의 전압레벨로 설정되어 있다.
제1의 실시형태
도 2는, 본 발명에 관한 반도체기억장치의 제1의 실시형태를 나타낸 회로도이다.
도 2에 있어서, (10)은 차지펌핑회로, (20)은 전압안정화회로, VCC는 전원전압, GND는 기준전압으로서의 접지전압, TWL는 전압안정화회로(20)의 출력단자, NT1, NT2는 전압안정화회로(20)를 구성하는 nMOS트랜지스터, ND0는 승압전압의 출력노드, TIN는 승압동작주파수전환제어신호 CTL의 입력단자를 각각 나타내고 있다.
도시한 바와 같이, 워드선전압이 차지펌핑회로(10)에 의하여 발생된 승압전압이, nMOS트랜지스터 NT1,NT2로 이루어지는 전압안정화회로에 의하여 안정화된 후, 워드선전압출력단자 TWL를 통하여 출력된다.
여기서, 예를 들면 전원전압 VCC은 1V로 한다. 차지펌핑회로(10)에 의하여 1V의 전원전압 VCC이, 예를 들면, 2V까지 승압되어 노드 ND0에 출력된다.
전압안정화회로(20)는 nMOS트랜지스터 NT1,NT2에 의하여 구성되어 있다.
도 2에 나타낸 바와 같이, nMOS트랜지스터 NT1와 nMOS트랜지스터 NT2가 직렬로 접속되고, nMOS트랜지스터 NT1의 드레인전극 및 게이트전극이 노드 ND0에 접속되고, mMOS트랜지스터 NT1의 소스전극이 nMOS트랜지스터 NT2의 드레인전극 및 게이트전극에 접속되고, 또한 nMOS트랜지스터 NT2의 소스전극이 접지되어 있다. 또, nMOS트랜지스터 NT1와 nMOS트랜지스터 NT2의 기판이 함께 접지되어 있다.
이와 같은 구성에 있어서 노드 ND0의 전위 VNDO가 제한되고, nMOS트랜지스터 NT1와 nMOS트랜지스터 NT2와의 스레숄드치전압 Vt1,Vt2의 합으로 된다. 즉, (VNDO=Vt1+Vt2)로 된다. 단, nMOS트랜지스터 NT1의 스레숄드치전압 Vt1은 기판바이어스효과를 포함하고 있는 것으로 한다. 여기서, 예를 들면, nMOS트랜지스터 NT1,NT2의 스레숄드치전압 Vt1, Vt2을 각각 0.8V, 0.6V로 하면, 노드 ND0의 전압 VNDO이 1.4V로 안정화된다.
도 1에 나타낸 메모리셀 MC에 있어서, 드라이버트랜지스터 TR1,TR2 및 액세스트랜지스터 TR3, TR4에 의하여 구성된 인버터 INV1, INV2의 특성이 동일한 이상적인 경우에는, 메모리셀 MC의 최저동작전원전압 VCCmin, 즉 메모리셀 MC에 공급된 전원전압 VCC1의 하한이 드라이버트랜지스터 TR1, TR2의 스레숄드치전압 Vth1, Vth2, (Vth1 = Vth2)으로까지 저감할 수 있다.
실제로는 각 메모리셀은 이상적은 아니고, 그 특성도 서로 조금씩 다르므로, 이 경우, 워드선에 인가되는 워드선전압을 통상동작시에 있어서의 메모리셀의 최저 동작전원전압 VCCmin-nor과 대략 동일한 레벨로 설정함으로써, 메모리셀 MC의 최저동작전원전압 VCCmin이 크게 개선된다.
실제로 활성화된 메모리셀의 워드선에 인가되는 워드선전압은 기판바이어스 효과를 포함한 액세스트랜지스터의 스레숄드치전압과 드라이버트랜지스터의 스레숄드치전압과의 합이다.
도 2에 나타낸 전압안정화회로(20)에 있어서는, 메모리셀내의 액세스트랜지스터와 드라이버트랜지스터와로 이루어지는 인버터와 동일한 구성인 직렬접속된 2개의 다이오드접속트랜지스터에 의하여 구성되므로, 이들의 다이오드접속트랜지스터에 관통전류가 흘렀을 때에 얻어지는 전압강하분의 전압이, 안정화된 워드선공급전압 VWL으로서, 워드선전압출력단자 TWL에 출력되어, 활성화시에 선택된 워드선에 공급된다.
또, 차지펌핑회로(10)에 있어서, 승압동작주파수전환제어신호 CTL의 입력단자 TIN에 입력된 제어신호 CTL에 의하여, 승압동작의 주파수가 제어되고, 활성화시와 대기시의 승압동작의 주파수가 상이하도록 설정된다.
예를 들면, 제어신호 CTL에 의하여 대기시의 승압동작주파수가 활성화시의 동작주파수보다 낮게 설정된다. 이로써, 대기시의 승압회로 및 전압안정화회로(20)의 소비전력이 저감된다.
전술한 바와 같이, 입력단자 TIN에 입력된 제어신호 CTL에 따라서, 차지펌핑회로(10)의 승압동작의 주파수가 제어되어, 대기시에 승압동작주파수가 활성화시의 동작주파수보다 낮게 설정된다.
차지펌핑회로(10)에 의하여 발생된 승압전압이 노드 ND0에 출력되고, 또한 노드 ND0와 접지선과의 사이에 접속되어 있는 전압안정화회로(20)에 의하여, 승압된 전압이 전압안정화회로(20)를 구성하는 2개의 nMOS트랜지스터 NT1, NT2의 스레숄드치전압 Vt1, Vt2의 합과 같은 전압으로 안정화된다.
이와 같이, 차지펌핑회로(10)에 의하여 발생된 승압전압이, 전압안정화회로(20)에 의하여 안정화된다. 즉, 다이오드접속되고, 차지펌핑회로(10)의 출력노드 ND0와 접지선과의 사이에 직렬접속된 2개의 nMOS트랜지스터 NT1, NT2에 의하여, 차지펌핑회로(10)에 의하여 출력된 승압전압이 이들 직렬접속된 nMOS트랜지스터 NT1, NT2의 스레숄드치전압 Vt1, Vt2의 합과 같은 전압으로 안정화된다. 이 결과, 출력단자 TWL에 출력되어, 활성화시에 반도체기억장치의 워드선에 공급된 워드선전압의 안정화가 도모된다. 또, 대기시에 승압동작주파수제어신호입력단자 TIN에 입력된 승압동작주파수전환제어신호 CTL에 따라서, 승압동작의 주파수가 활성화시보다 낮게 설정되어 있으므로, 대기시의 저소비 전력화가 도모된다.
제2의 실시형태
도 3은, 본 발명에 관한 반도체기억장치의 제2의 실시형태를 나타낸 회로도이다.
도 3에 있어서, (10)은 차지펌핑회로, (20a)는 전압조정회로, (30)은 기준전압회로, (1), (2), (3), (4), (8). (9)는 nMOS트랜지스터, (5)는 저항소자, (6)은 가변저항소자, (7)은 pMOS트랜지스터, OPA는 연산증폭기, I0는 전류원에 의하여 발생된 전류, ND1, ND2, ND3는 노드, TIN는 승압동작주파수전환제어신호 CTL의 입력단자를 각각 나타내고 있다.
도시한 바와 같이. 노드 ND1가 차지펌핑회로(10)의 출력단자에 접속되고, nMOS트랜지스터(1), (2), (3)가 노드 ND1와 접지선과의 사이에 직렬로 접속되어 있다. nMOS트랜지스터(4)와 저항소자(5) 및 가변저항소자(6)가 노드 ND1와 접지선과의 사이에 직렬로 접속되고, 저항소자(5)와 가변저항소자(6)와의 접속점에 의하여 노드 ND2가 구성되어 있다.
직렬로 접속된 nMOS트랜지스터(8), (9)에 의하여 기준전압회로(30)가 구성되고, pMOS트랜지스터(7)와 기준전압회로(30)가 노드 ND1와 접지선과의 사이에 접속되고, 이들의 접속점에 의하여 노드 ND3가 구성되어 있다. 또한, pMOS트랜지스터(7)의 게이트전극이 노드 ND2에 접속되어 있다.
연산증폭기 OPA의 입력단자 "-"가 연산증폭기 OPA의 출력단자와 접속되고, 입력단자 "+" 가 노드 ND3에 접속되어 있다. 즉, 연산증폭기 OPA에 의하여, 볼티지폴로어가 구성되고, 출력단자에 출력된 전압이 입력단자 "+" 에 입력된 노드 ND3의 전압에 추종한다. 또한 연산증폭기 OPA의 동작전원전압으로서, 노드 ND1의 전압이 공급되고 있다.
여기서, 차지펌핑회로(10)의 동작전원전압 VCC을, 예를 들면, 1V로 한다. 차지펌핑회로(10)에 의하여, 예를 들면, 3V의 승압전압 VBST이 발생되어, 노드 ND1에 출력된다. 그리고, 노드 ND1와 접지선과의 사이에 직렬로 접속된 3개의 nMOS트랜지스터(1), (2), (3)에 의하여, 노드 ND1의 전압이 항상 이들의 nMOS트랜지스터의 스레숄드치전압 Vth의 합과 대략 같은 전압으로 제한된다. 여기서, 예를 들면, 이들의 nMOS트랜지스터의 스레숄드치전압 Vth을 모두 0.7V로 하면, 노드 ND1의 전압 VND1이 2.1V로 된다.
노드 ND1와 접지선과의 사이에 직렬로 접속된 nMOS트랜지스터(4), 저항소자(5), 가변저항소자(6), 또한 노드 ND1와 노드 ND3와의 사이에 접속된 pMOS트랜지스터(7)에 의하여 전류원이 구성되어 있다.
도시한 바와 같이, 노드 ND2의 전위가 가변저항소자(6)의 저항치를 조정함으로써, 어떤 범위내에 있어서 임의로 설정할 수 있다. 게이트전극이 노드 ND2에 접속된 pMOS트랜지스터(7)로 흐르는 전류 I0가 노드 ND2의 전압에 따라서 변화한다. 즉, 전류원에 의하여 발생된 전류가 가변저항소자(6)의 저항치에 의하여 결정된다.
전류원에 의하여 발생된 전류 I0가 기준전압회로(30)에 입력된다. 그러므로, 기준전압회로(30)에 의하여 발생된 기준전압 VREF, 즉 노드 ND3의 전압이 전류원예 의하여 발생된 전류 I0에 의하여 결정된다. 기준전압 VREF이 볼티지폴로어를 구성하는 연산증폭기 OPA의 입력단자 "+" 에 입력되므로, 연산증폭기 OPA의 출력단자에 출력된 전압이 기준전압 VREF과 동일하게 된다.
연산증폭기 OPA의 출력전압이 출력단자 TWL에 출력되어, 반도체기억장치의 워드선에 공급된다.
다음에, 전술한 전압조정회로(20a)의 회로구성에 관련하여 전압조정의 동작에 대하여 설명한다.
도 3에 나타낸 바와 같이, 차지펌핑회로(10)에 의하여 발생된 승압전압 VBST이 전압조정회로(20a)의 노드 ND1에 입력되고, 직렬접속된 nMOS트랜지스터(1), (2), (3)에 의하여 전압레벨이 제한되어, 예를 들면, 2.1V로 전압이 제한된다. 그리고, 노드 ND1의 전압이 전류원을 구성하는 직렬접속된 nMOS트랜지스터(4), 저항소자(5) 및 가변저항소자(6)에 인가되고, 저항소자(5)와 가변저항소자(6)와의 접속점에 의하여 구성된 노드 ND2에 있어서, nMOS트랜지스터(4), 저항소자(5) 및 가변저항소자(6)의 각각의 전압강하에 의하여 전위 VND2가 발생된다.
노드 ND2가 pMOS트랜지스터(7)의 게이트전극에 접속되어 있으므로, 노드 ND2의 전위 VND2에 의하여 pMOS트랜지스터(7)로 흐르는 전류 I0의 값이 결정된다. 이 전류 I0가 직렬접속된 nMOS트랜지스터 (8), (9)에 의하여 구성된 기준전압회로(30)에 흘러서, 기준전압회로(30)에 의하여 기준전압 VREF이 발생된다.
그리고, 기준전압 VREF이 연산증폭기 OPA에 의하여 구성된 볼티지폴로어를 통하여 전압출력단자 TWL에 출력된다.
그리고, 기준전압회로(30)에 의하여 발생된 기준전압 VREF은, 메모리셀의 최저동작전원전압을 포함하는 그 근방치에 설정되어 있으므로, 전압출력단자 TWL에 출력된 전압의 레벨도 메모리셀의 최저동작전원전압을 포함하는 그 근방치에 유지된다.
전압조정회로(20a)에 있어서는, 전류원에 의하여 발생된 전류 I0의 값이 노드 ND2의 전위 VND2에 따라서 설정되고, 즉 가변저항소자(6)의 저항치를 변화시킴으로써 전류원에 의하여 발생된 전류 I0의 값이 변화하고, 그 결과, 기준전압회로(30)에 의하여 발생된 기준전압 VREF의 레벨도 변화한다. 그리고, 웨이퍼프로세스 또는 조립종료 후에 가변저항소자(6)의 저항치를 조정함으로써, 전압조정회로(20a)에 의하여 발생된 워드선전압 VWL이 사용목적에 따라서 설정된다.
그리고, 전술한 제1의 실시형태와 마찬가지로, 본 제2의 실시형태에 있어서의 차지펌핑회로(10)에서는, 승압동작주파수전환제어신호 CTL의 입력단자 TIN에 입력된 제어신호 CTL에 따라서, 대기시의 승압동작주파수가 활성화시보다 낮게 설정된다. 이 결과, 대기시의 차지펌핑회로(10) 및 전압조정회로(20a)의 소비전력이 저감된다.
또, 활성화시에 차지펌핑회로(10)의 동작주파수가 대기시보다 높게 설정되어, 차지펌핑회로(10)가 통상의 승압동작이 행해지고, 전압조정회로(20a)에 활성화시의 승압전압이 공급된다. 전압조정회로(20a)에 의하여, 차지펌핑회로(10)로부터 얻어진 승압전압에 대하여, 가변저항소자(6)에 의하여, 설정된 전류원의 전류 I0에 따라서 전압의 레벨이 조정되고, 전압레벨이 메모리셀의 최저동작전원전압을 포함하는 그 근방치에 설정되어, 워드선에 공급된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 차지펌핑회로(10)에 의하여 발생된 승압전압 VRST이 직렬접속되어 nMOS트랜지스터(1), (2), (3)에 의하여 레벨을 제한하고, 또한 전류원에 의하여 전류 I0를 발생하고, nMOS트랜지스터(8), (9)에 의하여 구성된 기준전압발생회로(30)에 입력하여, 기준전압 VREF을 발생시키고, 전류원을 구성하는 가변저항(6)의 저항치를 조정함으로써, 기준전압 VREF을 조정하고, 연산증폭기 OPA에 의하여 구성된 볼티지폴로어를 통하여 전압조정회로(20a)의 출력단자 TWL에 출력되므로. 웨이퍼프로세스 또는 조립종료 후에 있어서도, 전압조정회로(20a)의 출력전압을 조정할 수 있다.
도 1은 SRAM메모리셀의 일예를 나타낸 회로도.
도 2는 본 발명에 관한 반도체기억장치의 제1의 실시형태를 나타낸 회로도.
도 3은 본 발명에 관한 반도체기억장치의 제2의 실시형태를 나타낸 회로도.

Claims (6)

  1. 열방향으로 배치된 비트선,
    행방향으로 배치된 워드선,
    상기 비트선과 워드선의 교점에 행렬형으로 배치된 메모리셀,
    전원전압을 승압하는 승압회로, 및
    상기 승압회로의 출력전압을 안정화하는 전압안정화회로를 포함하며,
    상기 승압회로는 차지펌핑회로를 포함하며, 상기 차지펌핑회로의 차지펌프의 반복주파수가 활성화시와 대기시 사이에서 전환되고, 상기 대기시의 차지펌프의 반복주파수가 상기 활성화시보다 작게 설정되며,
    상기 전압안정화회로에 의하여 안정화된, 상기 승압회로의 출력전압을 상기 워드선의 활성화시의 전압으로 하는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서,
    상기 전압안정화회로는 상기 승압회로의 출력노드와 기준전원 사이에 접속된 정전압(定電壓)강하수단인 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서,
    상기 정전압강하수단은 게이트전극과 드레인전극이 접속된, 최소한 1개의 MIS트랜지스터로 이루어지는 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서,
    상기 전압안정화회로는 메모리셀의 최저동작전압을 포함하는 그 근방의 전압으로 조정되는 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서,
    상기 전압안정화회로는 레퍼런스전위발생수단과 연산증폭기를 가지고,
    상기 승압회로의 출력전압이 상기 연산증폭기의 전원에 공급되며,
    상기 연산증폭기의 한쪽의 입력은 상기 레퍼런스전위발생수단에 접속되고, 상기 연산증폭기의 출력노드는 이 연산증폭기의 다른 쪽의 입력에 부귀환(負歸還)하도록 접속되어, 메모리셀의 최저동작전압을 포함하는 그 근방의 전압으로 조정하는 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서,
    상기 승압회로의 출력노드에 정전위(定電位)강하수단이 접속되는 것을 특징으로 하는 반도체기억장치.
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