JP2004364254A

JP2004364254A - リセット信号発生回路

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Publication number: JP2004364254A
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Inventors: Hee Bok Kang; ▲煕▼福姜
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Abstract

【課題】本発明はパワーアップスロープの変化と、リセット回路に加えられる温度の変化と係わりなく一定のレベルでリセット信号が発生するようにするリセット信号発生回路を開示する。
【解決手段】本発明に係るリセット信号発生回路は電源感知安定化部、プルアップ駆動部、電圧調整部、フィードバック制御部、プルアップ制御部、セルフプルアップバイアス部及びセルフバイアス部を備え、パワーアップスロープと係わりなく電源電圧が一定レベルに達する場合にのみリセット信号を発生させ、さらに温度補償回路を備えて温度の変化に伴う電圧調整部の動作特性の変化を補償し、温度の変化に伴うリセット信号の発生が不安定になることを最小化する。
【選択図】図５

Description

本発明はパワーアップリセット回路に関し、より詳しくはリセット信号がパワーアップスロップの変化と、リセット回路に加えられる温度変化に鈍感にすることにより、動作の安定性を改善させたパワーアップリセット回路に関する。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有しながら、電源のオフ時にもデータが保存される特性がある。

このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料として強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により、ＦｅＲＡＭは電界を除去してもデータが消失されなくなる。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第１９９８−１４４００号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及び動作原理に関する詳しい説明は省略する。

不揮発性強誘電体メモリを記憶素子に用いるシステムにおいて、システムコントローラがチップイネーブル信号を不揮発性強誘電体メモリチップに出力すれば、メモリチップ内のメモリ装置はチップイネーブル信号に応答してチップのメモリセルを動作させるためのチップ内部コントロール信号を発生させる。データは、このようなチップ内部コントロール信号に応答してメモリセルに書き込まれるか、読み出される。

不揮発性強誘電体メモリを用いるシステムは、不揮発性強誘電体メモリに最初に電源印加するとき、コードレジスタに格納されたデータを読み出して再びセットアップしなければならない。このようなコードレジスタに対する読出動作は、パワーアップリセット信号を利用するように構成されている。

従来のリセット回路は、電圧のパワーアップスロップによりリセット信号の発生が大きい影響を受けるように構成されている。したがって、従来のリセット信号波パワーが徐々に増加する場合（パワーアップスロープが小さい場合）は、基準電圧以下の低い電源電圧でも発生するという問題があった。

図１は、従来の技術に係るリセット回路の構成を示す回路図である。

図１に示すリセット回路は、ゲート端子が接地電圧端ＶＳＳに連結されたＰＭＯＳトランジスタＴ１及びＰＭＯＳトランジスタＴ１の出力がゲート端子に印加され、ドレインとソースが接地電圧端ＶＳＳに共通に連結されるＮＭＯＳトランジスタＴ２を備える。そして、リセット回路はＰＭＯＳトランジスタＴ１の出力を順次反転させるインバータチェーンＩＮＶ１、ＩＮＶ２、ＩＮＶ３及びインバータＩＮＶ２とラッチを成すＰＭＯＳトランジスタＴ３を備える。

このようなリセット回路の出力信号ＲＥＳＥＴのスロープは、チャンネル抵抗を有するプルアップ電流源のＰＭＯＳトランジスタＴ１と、キャパシタ機能を行うＮＭＯＳトランジスタＴ２との間のＲＣディレイ時間により決められる。

したがって、メモリチップが安定的に動作するため、パワーアップは一定時間内になされなければならない。ところが、もしコードレジスタから発生する或る原因によりパワーアップ時間が一定時間を超過すると、コードレジスタに格納されたデータは破壊される。

図２及び図３は、それぞれ電源電圧が急な傾斜で増加する場合と、緩やかな傾斜で増加する場合にリセット信号が発生する形状を示すタイミング図である。

図２に示されているように、電源電圧が急な傾斜で接地電圧レベルＶＳＳから電源電圧レベルＶＣＣに上昇すると、一定の電圧以上でリセット信号が発生する。これに反し、図３に示されているように電源電圧が緩やかな傾斜で徐々に接地電圧レベルＶＳＳから電源電圧レベルＶＣＣに上昇すると、図２の場合により長い時間のあいだＮＭＯＳキャパシタＴ２がプリチャージされ、これによりＮＭＯＳキャパシタＴ２のセンシングレベルが急速に上昇することにより低い電圧でリセット信号が発生する。

このように、電源電圧の変化程度に従いリセット信号の発生が不安定になると、正常電圧より低い電圧でコードレジスタが動作することがある。コードレジスタがあまり低い電圧で動作すると、コードレジスタに格納されたデータが誤って読み出されるか、又は不充分な状態で再格納されてコードレジスタに誤謬を誘発することになる。

さらに、半導体素子等は温度変化に伴いその特性が変化することになるが、これによりリセット信号の発生が不安定になる恐れがある。

図４は、ＮＭＯＳ／ＰＭＯＳトランジスタの温度特性を示す図である。

図４に示されているように、温度が上昇するとＮＭＯＳ／ＰＭＯＳトランジスタのしきい電圧Ｖｔｎ（−Ｖｔｐ）値が減少する。これにより、低い電源電圧でもトランジスタ等がオンされてリセット信号が発生することがある。
USP 6,314,016 USP 6,301,145 USP 6,067,244

前述の問題を解決するための本発明は、電源電圧のパワーアップスロップと係わりなくリセット信号が一定レベルの電源電圧で安定して発生するようにすることに目的がある。

本発明は、リセット信号が温度変化に鈍感で安定的に発生するようにすることに他の目的がある。

本発明に係るリセット回路は電源電圧の変化を感知し、前記電源電圧が特定レベルに達するまで前記電源電圧の変化に比例する信号を出力する電源感知安定化部、前記電源電圧を一定水準降下させて出力する電圧調整部、前記電圧調整部の出力に従って前記電源感知安定化部の出力を制御し、前記電圧調整部の出力が前記特定レベルに達するとき前記電源感知安定化部の出力信号をプルダウンさせてリセット信号を発生させるフィードバック制御部、セルフバイアスゲート電圧に従い、前記リセット信号の発生後前記電圧調整部の出力を電源電圧の水準までプルアップさせ、前記電源感知安定化部の出力がプルダウン状態を維持するようにするセルフプルアップ駆動部、前記電源電圧の変化に伴い前記セルフバイアスゲート電圧を出力するセルフプルアップバイアス部、及び特定セルフバイアスゲート電圧レベルで前記セルフバイアスゲート電圧を降下させるセルフバイアス部を備える。

本発明に係るリセット回路は、パワーアップスロープと係わりなく電源電圧が一定のレベルに達する場合にのみリセット信号を安定的に発生させる。

さらに、本発明に係るリセット回路は温度補償回路を備え、リセット回路に加えられる温度の変化によりリセット回路を構成する素子等の動作特性の変化に伴うリセット信号発生の不安定性を最小化させることにより、安定的にリセット信号を発生させる。

以下、図面等を参照して本発明に係る好ましい実施の形態を詳しく説明する。

図５は、本発明の第１の実施の形態に係るリセット回路の構成を示す回路図である。

本発明に係るリセット回路は電源感知安定化部１０、セルフプルアップ駆動部２０、電圧調整部３０、フィードバック制御部４０、プルアップ制御部５０、セルフバイアス部６０及びセルフプルアップバイアス部７０を備える。

電源感知安定化部１０は、印加された電源電圧ＶＣＣの変化を感知し、電源電圧ＶＣＣが一定レベルに達するまで電源電圧と同様に変化する信号を出力する。

このような電源感知安定化部１０はラッチ回路１１、ＮＭＯＳトランジスタＮ３、Ｎ４を備える。ラッチ回路１１は、電源電圧ＶＣＣの大きさを一定期間維持する。このようなラッチ回路１１は、電源電圧ＶＣＣとノードＢとの間に直列連結されて各ゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、及び電源電圧端ＶＣＣとノードＢとの間に直列連結されて各ゲート端子がノードＡと連結されるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２を備える。ＮＭＯＳトランジスタＮ３は、ラッチ回路１１の第１のノードＡと接地電圧端ＶＳＳとの間に連結され、電源印加前に第１のノードＡをローレベルに固定させる。ＮＭＯＳトランジスタＮ４はラッチイネーブルゲートであり、ラッチ回路１１の第２のノードＢと接地電圧端ＶＳＳとの間に連結され、ゲート端子がラッチ回路１１の出力端子である第３のノードＣと連結される。

セルフプルアップ駆動部２０は、セルフバイアスゲート電圧に従いノードＤへの電流供給を制御し、リセット信号の発生後ノードＤの電圧を電源電圧水準にプルアップさせる。すなわち、セルフプルアップ駆動部２０はセルフバイアスゲート電圧に従い動作初期、即ち電源電圧ＶＣＣが一定レベルに達するまではノードＤへの電流供給を抑える。そして、セルフプルアップ駆動部２０は電源電圧ＶＣＣが一定レベル以上の場合は、ノードＤへ電流を供給してノードＤの電圧を電源電圧ＶＣＣ水準までプルアップさせる。

このようなセルフプルアップ駆動部２０は、電源電圧端ＶＣＣとノードＤとの間に直列連結され、ゲート端子がセルフバイアスゲート電圧と共通に連結される複数のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７を備える。

電圧調整部３０は、電源電圧ＶＣＣを一定水準降下させてノードＤに出力されるように調整し、リセット信号が発生する電圧レベルを決める。このような電圧調整部３０は、電圧微細調整部３１と電圧降下部３２を備える。電圧降下部３２は、電源電圧を一定単位（Ｖｔｎ）に降下させる。電圧微細調整部３１は、ＭＯＳトランジスタのチャンネルの幅と長さの比（Ｗ／Ｌ）に従い電流の流れを微細調整することにより、電圧降下部３２による一定単位（Ｖｔｎ）より小さい単位に電圧調整部３０の出力電圧を微細調整する。

このような電圧調整部３０は、電源電圧端ＶＣＣとノードＤとの間に直列連結され、ゲート端子がそれぞれ接地電圧端、及びドレイン端子が連結されるＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ６を備える。

フィードバック制御部４０は、セルフプルアップ駆動部２０及び電圧調整部３０の出力電圧に従い電源感知安定化部１０の出力を制御する。すなわち、フィードバック制御部４０は電源電圧ＶＣＣが増加して電圧調整部３０の出力が一定水準に達すると、電源感知安定化部１０の出力をプルダウンさせてリセット信号を発生させる。そして、フィードバック制御部４０はセルフプルアップ駆動部２０の出力電圧により電源感知安定化部１０の出力を安定的にローレベルに維持させる。

このようなフィードバック制御部４０は、ノードＤと接地電圧端ＶＳＳとの間に連結されてゲート端子がノードＣと連結されるＮＭＯＳトランジスタＮ７、ノードＣと接地電圧端ＶＳＳとの間に連結されてゲート端子がノードＤに連結されるＮＭＯＳトランジスタＮ８、及びドレイン端子とソース端子がノードＤに共通に連結されてゲート端子が接地電圧端ＶＳＳに連結されるＮＭＯＳトランジスタＮ８を備える。

プルアップ制御部５０は、動作初期に電源感知安定化部１０の出力電圧を電源電圧ＶＣＣ水準にプルアップさせ、その出力電圧の変化をリセット信号として出力する。

このようなプルアップ制御部５０は、ドレイン端子とソース端子が電源電圧端ＶＣＣに共通に連結されてゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ３、ノードＣの信号を反転・出力するインバータＩ１、電源電圧端ＶＣＣとノードＣとの間に連結されてゲート端子がインバータＩ１の出力端子と連結されるＰＭＯＳトランジスタＰ４、及びインバータＩ１の出力信号を反転させてリセット信号に出力するインバータＩ２を備える。

セルフプルアップバイアス部６０はセルフバイアスゲート電圧を出力し、電源電圧ＶＣＣの上昇に従いセルフプルアップ駆動部２０の共通ゲート端子等の電圧をプルアップさせる。セルフプルアップバイアス部６０は、電源電圧ＶＣＣの上昇と共にセルフプルアップ駆動部２０のゲート電圧を上昇させ、電源電圧が特定レベルに達する前までセルフプルアップ駆動部２０によるノードＤへの電流供給を遮断させる。

このようなセルフプルアップバイアス部６０は、ソース端子とドレイン端子が電源電圧端ＶＣＣに共通に連結され、ゲート端子はセルフプルアップ駆動部２０のゲート端子等と連結される。

セルフバイアス部７０は、セルフバイアスゲート電圧が特定レベルに達すると、リーケージ電流を発生させてセルフバイアスゲート電圧を降下させるダイオードの役割を果たす。セルフバイアス部７０によりセルフバイアスゲート電圧が降下すると、セルフプルアップ駆動部２０のゲート電圧が降下する。セルフプルアップ駆動部２０のゲート電圧が降下すると、セルフプルアップ駆動部２０によるノードＤへの電流供給が開始されてノードＤの電圧が徐々に電源電圧ＶＣＣ水準までプルアップされる。

このようなセルフバイアス部７０は、セルフプルアップ駆動部２０の共通に連結されたゲート端子と接地電圧端ＶＳＳとの間に連結され、ゲート端子がソース端子と共通に連結されたＮＭＯＳトランジスタＮ１０を備える。

図６は、図５に示すリセット信号発生部の動作波形図である。図６を利用して本発明に係るリセット信号発生部の動作をより詳しく説明する。

動作初期、ノードＡはＮＭＯＳトランジスタＮ３によりローレベルに固定される。電源電圧が増加すると、ＰＭＯＳトランジスタＰ２によりノードＣへの電流の流入が増加してノードＣの電圧が上昇することになる。

ノードＣの電圧が上昇してラッチイネーブルゲートのＮＭＯＳトランジスタＮ４がオンされると、ノードＡは安定的にローレベルを維持し、ノードＣは電源電圧の上昇に伴いハイレベルを維持する。さらに、ノードＣのハイレベルによりＮＭＯＳトランジスタＮ７もオンされ、ノードＤは安定的にローレベルとなる。

本発明におけるリセット信号はノードＣの電圧の変化により発生し、ノードＣの電圧の変化はノードＤの電圧により決められる。したがって、本発明では電源電圧がリセット信号を発生させる一定レベルに達するまで、ノードＤの電圧を安定的にローレベルに維持させることが重要である。

ノードＤの電圧は、初期にはＮＭＯＳトランジスタＮ９及びＮ７によりローレベルに維持される。しかし、電源電圧が徐々に増加しながらノードＤの電圧の大きさはフィードバック制御部４０によりノードＤから漏洩される電流と、セルフプルアップ駆動部２０及び電圧調整部３０によりノードＤに流入される電流により決められる。

電源電圧ＶＣＣが徐々に増加すると共に、電圧調整部３０によりノードＤに流入される電流量が増加することになる。電圧調整部３０は、電源電圧ＶＣＣの上昇に伴いノードＤに電源電圧ＶＣＣより一定電圧ほど降下された電圧が形成されるようにする。すなわち、電圧降下調整部３１は電源電圧ＶＣＣを一定単位Ｖｔｎに降下させ、電圧微細調整部３１はＰＭＯＳトランジスタＰ８のサイズを調整して一定単位Ｖｔｎの間の電圧値になるようノードＤの電圧を微細に調整する。

ところが、電源電圧ＶＣＣが一定レベルに達する前まで、ノードＤは電圧調整部３０による電流のみ供給され、フィードバック制御部４０による電流漏洩によりその電圧の大きさはローレベルを維持することになる。ノードＤの電圧がローレベルを維持することになると、ＮＭＯＳトランジスタＮ８もオフ状態に維持される。

電源電圧ＶＣＣが一定レベル以上になると、セルフプルアップ駆動部２０がノードＤに電流を供給し始める。電圧調整部３０及びセルフプルアップ駆動部２０による電流供給がフィードバック制御部４０による電流漏洩より多くなると、ノードＤの電圧はハイレベルに遷移する。これにより、ノードＤの電圧がハイに遷移すると、ＮＭＯＳトランジスタＮ８がオンされてノードＣの電圧がプルダウンされる。ノードＣがプルダウンされることにより、プルアップ制御部５０はリセット信号を発生させる。ノードＣがプルダウンされると、ＮＭＯＳトランジスタＮ７がオフされてＮＭＯＳトランジスタＮ７によるノードＤの電流漏洩が遮断される。したがって、ノードＤの電圧はより安定的にハイレベルを維持することになる。

リセット信号が発生した後は、リセット信号の安定化のためノードＤの電圧を電源電圧水準までプルアップさせる必要があるが、セルフプルアップ駆動部２０がこの役割を果たす。

ところが、動作初期に電源電圧の上昇と共にＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７によるリーケージ電流によりノードＤの電圧が上昇することができるようになる。動作初期にノードＤの電圧が上昇してＮＭＯＳトランジスタＮ８をオンさせると、低い電源電圧でノードＣの電圧がプルダウンされてリセット信号が発生することができるようになる。

したがって、動作初期にノードＤの電圧を安定的にローレベルに維持させるため、本発明では電源電圧ＶＣＣが一定レベルに達するまでは、電源電圧ＶＣＣが上昇してもセルフプルアップ駆動部２０によるノードＤへの電流供給を遮断するため、セルフプルアップバイアス部６０及びセルフバイアス部７０を備える。

セルフプルアップバイアス部６０は、ＮＭＯＳキャパシタとして電源電圧ＶＣＣをＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子に印加する。すなわち、電源電圧ＶＣＣが上昇するときＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート電圧も共に上昇させ、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７でのリーケージ電流の発生を抑制させてノードＤへの電流の供給を遮断させる。しかし、電源電圧ＶＣＣが上昇してセルフバイアスゲート電圧が特定レベルに達すると、セルフバイアス部７０によるリーケージ電流によりＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子等の電圧は徐々にダウンされることになる。これにより、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７によるノードＤへの電流供給が開始され、ノードＤの電圧が急速に上昇することになる。これによりＮＭＯＳトランジスタＮ８がオンされてノードＣの電圧がプルダウンされることにより、リセット信号が発生することになる。さらに、ノードＣのプルダウンでＮＭＯＳトランジスタＮ７がオフされ、ノードＤの電圧はより安定的にハイレベルを維持することになる。

ノードＤは、電源電圧の上昇が開始される前にはロード用ＮＭＯＳキャパシタＮ９によりローレベルを維持することになるが、これはＮＭＯＳトランジスタＮ８を動作初期にオフさせるためである。

図７は、本発明の第２の実施の形態に係るリセット回路の構成を示す回路図である。

図７は、図５に示す構成でセルフプルアップバイアス部６１及びセルフバイアス部７１でそれぞれダイオードＤ１及びＤ２を用いた場合である。その他の構成要素等は図５のものと同一で同一の参照番号を用いており、動作原理は図５のものと同一であるので、これに対する詳細な説明は省略する。

一方、前述の実施の形態によるリセット回路においても、リセット信号は周りの温度変化により素子の温度が高くなると、信号の発生に影響を与えることがある。すなわち、一般に温度が上昇すると、図４に示す温度特性のようにＮＭＯＳ／ＰＭＯＳトランジスタ等のしきい電圧Ｖｔｎ（−Ｖｔｐ）が変化することになる。これにより、電圧調整部３０によるノードＤへの電流の供給が多くなり、低い電源電圧でもリセット信号が発生することができるようになる。

したがって、本発明では温度変化に伴うトランジスタの動作特性の変化を補償する温度補償回路の補完が、製作者の意図に従い選択的に構成することができる。

図８ａ及び図８ｂは、本発明に係る第３の実施の形態を示す図である。図示されているように、リセット信号の発生が温度の変化に大きく影響を受けないよう、電圧調整部３０に温度補償回路が付加される。

ここで、図８ａは温度補償回路関連領域だけ（電圧調整部）を示す回路図である。その他の構成要素等は、図５又は図７の該当構成要素と同一である。

説明の便宜のため、電圧調整部３３は電源電圧端とノードＤとの間に並列連結される、少なくとも１つのＰＭＯＳトランジスタＰ１０、Ｐ１１で構成される場合で説明する。

温度補償部８０は、温度の変化に伴いＰＭＯＳトランジスタＰ１０、Ｐ１１のゲート電圧を可変させ、温度変化に伴う電圧調整部３３によるノードＤへの電流供給量の変化が最小化されるようにする。すなわち、温度が上昇してＰＭＯＳトランジスタＰ１０、Ｐ１１のしきい電圧Ｖｔｐが高くなると、図８ｂに示されているように温度補償回路８１、８２の出力電圧を高めてＰＭＯＳトランジスタＰ１０、Ｐ１１のゲート電圧を上昇させる。

図８ａにおいて、電圧調整部３３で複数のＰＭＯＳトランジスタＰ１０、Ｐ１１を電源電圧ＶＣＣとノードＤとの間に並列連結し、温度補償部８０で複数の温度補償回路８１、８２を備えて各ＰＭＯＳトランジスタＰ１０、Ｐ１１に対応させることは、パラメータを変化させてより微細な温度調整が行われ得るようにするためである。

図９は、本発明に係る温度補償回路８１の構成を示す回路図である。

温度補償回路８１、８２の構成は同一であるので、これらのうち１つに対してのみ説明する。

本実施の形態に係る温度補償回路８１は温度感知電圧降下部８１１、電圧安定化部８１２及び電圧プリチャージ部８１３を備える。

温度感知電圧降下部８１１は、温度変化に伴い電源電圧ＶＣＣを可変的に降下させてノードＥに出力する。このような温度感知電圧降下部８１１は、ゲートとドレインが共通に連結されたＮＭＯＳトランジスタＮ１１、Ｎ１２が電源電圧端ＶＣＣとノードＥとの間に直列連結される。

電圧安定化部８１２は、動作初期にノードＥを安定的に接地電圧ＶＳＳレベルに生成させる。このような電圧安定化部８１２は、ドレインとソースが共通接地されてゲートがノードＥと連結されたＮＭＯＳトランジスタＮ１３を備える。

電圧プリチャージ部８１３は、プリチャージ時に電源電圧ＶＣＣがダウンされ、ＰＭＯＳトランジスタＰ１０のゲート電圧が接地電圧と同一になればノードＥをプルダウンさせる。このような電圧プリチャージ部８１３は、ノードＥと接地電圧ＶＣＣとの間に連結され、ゲートが電源電圧ＶＣＣと連結されるＰＭＯＳトランジスタＰ１３を備える。

動作初期には電圧安定化部８１２によりノードＥが接地電圧に安定化される。電源電圧が上昇すると、温度感知電圧降下部８１１は電源電圧ＶＣＣを２Ｖｔｎほどダウンさせて出力する。ところが、温度が高くなると、図４に示されているようにＰＭＯＳトランジスタＰ１０のしきい電圧Ｖｔｐが上昇することになり、電圧調整部３３によりノードＤに供給される電流の量が減少することになる。

しかし、温度の上昇で温度感知電圧降下部８１１のＮＭＯＳトランジスタＮ１１、Ｎ１２のしきい電圧Ｖｔｎも低くなるので、ノードＥの電圧、即ちＰＭＯＳトランジスタＰ１０のゲート電圧が上昇することになる。すなわち、本発明に係る温度補償回路８１は温度の上昇に伴い電圧調整部３３のＰＭＯＳトランジスタＰ１０のしきい電圧Ｖｔｐが上昇すると、そのゲート電圧も上昇させて温度上昇に伴う電圧調整部３１の特性変化を補償させることになる。

これにより、ノードＤの電圧は温度の変化に伴う影響が最少化され、リセット信号を安定的に出力することができるようになる。

図１０ａは、本発明の第４の実施の形態に係るリセット回路の構成のうち温度補償回路領域だけ（電圧調整部）を示す回路図である。その他の構成要素等は、図５又は図７の該当構成要素と同様である。

本実施の形態では、図８ａとは別に電圧調整部３４は少なくとも１つのＮＭＯＳトランジスタＮ１４、Ｎ１５が電源電圧端とノードＤとの間に並列連結されている場合を説明する。

温度が上昇すると、ＮＭＯＳトランジスタＮ１４、Ｎ１５のしきい電圧Ｖｔｎが低くなり、低い電源電圧でも電圧調整部３４によるノードＤへの電流供給が多くなり、リセット信号が低い電源電圧で発生することができる。

この場合、図１０ｂに示されているように温度補償回路９１の出力電圧を低めてＮＭＯＳトランジスタＮ１４、Ｎ１５のゲート端子に印加する。

図１０ａにおいて、温度補償部９０で複数の温度補償回路９１、９２を備えて並列連結された複数のＰＭＯＳトランジスタＰ１０、Ｐ１１に対応させるのは、パラメータを変化させてより微細な温度調整が行われ得るようにするためである。

図１１は、本実施の形態に係る温度補償回路９１の構成を示す回路図である。

本実施の形態の温度補償回路９１は、図９において温度感知電圧降下部８１１をＰＭＯＳトランジスタＰ１４、Ｐ１５で構成したものであり、その他の構成要素等は図９のものと同一である。すなわち、本実施の形態に係る温度感知電圧降下部９１１はゲートとドレインが共通に連結されたＰＭＯＳトランジスタＰ１４、Ｐ１５が電源電圧端ＶＣＣとノードＦとの間に直列連結される。

本実施の形態で、温度が上昇して図４に示されているようにＮＭＯＳトランジスタＮ１４のしきい電圧Ｖｔｎが低くなると、電圧調整部３４によりノードＤに印加される電流の量が増加することになる。

しかし、温度の上昇で温度感知電圧降下部９１１のＰＭＯＳトランジスタＰ１４、Ｐ１５のしきい電圧Ｖｔｐが高くなり、ノードＥの電圧、即ちＮＭＯＳトランジスタＮ１４のゲート電圧を低める。すなわち、本発明に係る温度補償回路９１は温度の上昇に伴い電圧調整部３４のＮＭＯＳトランジスタＰ１４のしきい電圧Ｖｔｎが低くなると、出力電圧を低めて温度の上昇に伴う素子の特性変化を補償することになる。

従来の技術に係るリセット回路の構成を示す回路図である。電源電圧が急な傾斜で増加する場合にリセット信号が発生する形状を示すタイミング図である。電源電圧が緩やかな傾斜で増加する場合にリセット信号が発生する形状を示すタイミング図である。ＮＭＯＳ／ＰＭＯＳトランジスタの温度特性を示す図である。本発明の第１の実施の形態に係るリセット回路の構成を示す回路図である。図５に示すリセット信号発生部の動作波形図である。本発明の第２の実施の形態に係るリセット回路の構成を示す回路図である。本発明の第３の実施の形態に係るリセット回路の構成のうち温度補償回路領域だけを示す回路図である。図８ａに示す温度補償回路の温度特性を示す図である。本発明に係る温度補償回路の構成を示す回路図である。本発明の第４の実施の形態に係るリセット回路の構成のうち温度補償回路領域だけを示す回路図である。図１０ａに示す温度補償回路の温度特性を示す図である。本発明に係る温度補償回路の構成を示す回路図である。

符号の説明

１０電源感知安定化部
１１ラッチ回路
２０セルフプルアップ駆動部
３０、３３、３４電圧調整部
３１電圧微細調整部
３２電圧降下部
４０フィードバック制御部
５０プルアップ制御部
６０、７１セルフバイアス部
６１、７０セルフプルアップバイアス部
８０、９０温度補償部
８１、８２、９１、９２温度補償回路
８１１、９１１温度感知電圧降下部
８１２電圧安定化部
８１３電圧プリチャージ部

Claims

電源電圧の変化を感知し、前記電源電圧が特定レベルに達するまで前記電源電圧の変化に比例する信号を出力する電源感知安定化部、
前記電源電圧を一定水準降下させて出力する電圧調整部、
前記電圧調整部の出力に従って前記電源感知安定化部の出力を制御し、前記電圧調整部の出力が前記特定レベルに達するとき前記電源感知安定化部の出力信号をプルダウンさせてリセット信号を発生させるフィードバック制御部、
セルフバイアスゲート電圧に従い、前記リセット信号の発生後前記電圧調整部の出力を電源電圧の水準までプルアップさせ、前記電源感知安定化部の出力がプルダウン状態を維持するようにするセルフプルアップ駆動部、
前記電源電圧の変化に伴い前記セルフバイアスゲート電圧を出力するセルフプルアップバイアス部、及び
特定セルフバイアスゲート電圧レベルで前記セルフバイアスゲート電圧を降下させるセルフバイアス部を備えるリセット信号発生回路。
動作初期に前記電源感知安定化部の出力をプルアップさせ、前記電源感知安定化部の出力電圧をリセット信号として出力するプルアップ制御部をさらに備えることを特徴とする請求項１に記載のリセット信号発生回路。
前記電圧調整部は、電源電圧を一定電圧単位に降下させる電圧降下部、及び
前記一定単位より小さい単位に前記電圧降下部の出力を調整する電圧微細調整部を備えることを特徴とする請求項１又は２に記載のリセット信号発生回路。
前記セルフプルアップ駆動部は、前記特定セルフバイアスゲート電圧レベル以前は電流供給を抑制し、前記特定セルフバイアスゲート電圧レベル以後は電流供給を開始して前記電圧調整部の出力をプルアップさせることを特徴とする請求項１又は２に記載のリセット信号発生回路。
前記セルフプルアップバイアス部は、電源電圧値を前記セルフバイアスゲート電圧に出力することを特徴とする請求項４に記載のリセット信号発生回路。
前記セルフプルアップバイアス部は、ＭＯＳキャパシタ又はダイオードのうち何れか１つであることを特徴とする請求項５に記載のリセット信号発生回路。
温度変化による前記電圧調整部の出力変化を補償するため、温度変化に伴い大きさが可変する制御信号を前記電圧調整部に印加する温度補償回路をさらに備えることを特徴とする請求項１又は２に記載のリセット信号発生回路。
前記電圧調整部は、少なくとも１つのＭＯＳトランジスタが並列連結されて構成されることを特徴とする請求項７に記載のリセット信号発生回路。
前記温度補償回路は、温度変化に伴い前記ＭＯＳトランジスタ等のゲート電圧を上昇又は下降させることを特徴とする請求項８に記載のリセット信号発生回路。
前記温度補償回路は、前記ＭＯＳトランジスタがＰＭＯＳトランジスタであれば、温度変化に比例する出力電圧を前記ＰＭＯＳトランジスタ等のゲート端子に印加し、
前記ＭＯＳトランジスタがＮＭＯＳトランジスタであれば、温度変化に反比例する出力電圧を前記ＮＭＯＳトランジスタ等のゲート端子に印加することを特徴とする請求項９に記載のリセット信号発生回路。
前記温度補償回路は、温度変化に伴い可変的に電源電圧を降下させて前記電圧調整部に出力する温度感知電圧降下部、
動作初期に前記温度感知電圧降下部の出力を接地させて安定化する電圧安定化部、及び
プリチャージ時に前記温度感知電圧降下部の出力をプルダウンさせる電圧プリチャージ部を備えることを特徴とする請求項１０に記載のリセット信号発生回路。