상기 목적을 달성하기 위하여, 본 발명에 따른 파워-온-리셋 회로는 전원 전압을 분할하는 전압 분배부; 상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 출력하는 온도 보상부; 및 상기 온도 보상부의 출력 전압에 따라 리셋 신호를 출력하는 리셋 신호 생성부를 포함하는 것을 특징으로 한다.
상기 전압 분배부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하되, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터의 접속 노드에 연결되어 상기 전압 분배부의 출력단으로 동작하며, 상기 제1 NMOS 트랜지스터의 게이트는 상기 전원 공급부에 접속되이 바람직하다.
상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터의 접속 노드에 연결되어 상기 온도 보상부의 출력단에 해당하는 것이 바람직하다.
또한, 상기 온도 보상부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제2 PMOS 트랜지스터 및 제2 저항을 포함하되, 상기 제2 PMOS 트랜지스터의 게이트는 상기 전압 분배부의 출력단에 접속되며, 상기 제2 PMOS 트랜지스터 및 상기 제2 저항의 접속 노드는 상기 온도 보상부의 출력단에 해당하는 것이 바람직하다.
상기 리셋 신호 생성부는 상기 전원 전압을 공급하는 전원 공급부와 그라운드 사이에 직렬 연결된 제1 저항 및 제3 NMOS 트랜지스터; 상기 제1 저항 및 제3 NMOS 트랜지스터의 접속 노드에 접속되어 상기 접속 노드의 전압을 반전하는 제1 인버터; 상기 제1 인버터의 출력을 반전하는 제2 인버터; 상기 전원 전압을 공급하는 전원 공급부와 상기 제1 인버터 및 제2 인버터의 접속 노드 사이에 접속되며, 게이트가 상기 제2 인버터의 출력단에 접속된 제3 PMOS 트랜지스터; 및 상기 제2 인버터의 출력을 반전하는 제3 인버터를 포함하되, 상기 온도 보상부의 출력 신호는 상기 제3 NMOS 트랜지스터의 게이트에 입력되는 것이 바람직하다.
본 발명에 따른 파워-온-리셋 신호 생성 방법은 온도에 따라 전압 분배 비율이 변화하는 전압 분배기의 출력을 생성하는 단계; 상기 전압 분배부의 출력 전압의 크기에 반비례하는 전압을 생성하여 상기 온도에 따른 변화를 보상하는 단계; 및 상기 출력 전압의 크기에 반비례하는 전압에 따라 리셋 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 7은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 파워-온-리셋 회로는 전압 분배부(100), 온도 보상부(110) 및 리셋 신호 생성부(120)를 포함한다.
전압 분배부(100)는 전원 전압(VDD)을 일정 비율로 분할하여 출력한다.
바람직하게는, 전압 분배부(100)는 전원 전압(VDD)을 공급하는 전원 공급부(미도시)와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)를 포함한다.
제1 PMOS 트랜지스터(MP1)의 게이트는 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)의 접속 노드(a1)에 연결된다. 제1 PMOS 트랜지스터(MP1)의 게이트는 전압 분배부(100)의 출력이다. 또한, 제1 NMOS 트랜지스터(MN1)의 게이트는 전원 공급부에 접속된다.
온도 보상부(110)는 전압 분배부(100)의 출력 전압의 크기에 반비례하는 전압을 출력한다.
바람직하게는, 온도 보상부(110)는 전원 전압(VDD)을 공급하는 전원 공급부(미도시)와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)를 포함한다.
제2 PMOS 트랜지스터(MP2)의 게이트는 전압 분배부(100)의 출력단인 제1 PMOS 트랜지스터(MP1)의 게이트에 접속되며, 제2 NMOS 트랜지스터(MN2)의 게이트는 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)의 접속 노드(b1)에 연결된다. 제2 NMOS 트랜지스터(MN2)의 게이트는 온도 보상부(110)의 출력단이다.
리셋 신호 생성부(120)는 온도 보상부(110)의 출력 전압에 따라 리셋 신호를 출력한다.
바람직하게는, 리셋 신호 생성부(120)는 제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3), 제1 인버터(inv1), 제2 인버터(inv2), 제3 PMOS 트랜지스터(MP3) 및 제3 인버터(inv3)를 포함한다.
제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3)는 전원 전압(VDD)을 공급하는 전원 공급부와 그라운드 또는 기판 전압(VSS)사이에 직렬로 연결된다. 온도 보상부(110)의 출력 신호는 제3 NMOS 트랜지스터(MN3)의 게이트에 입력된다.
제1 인버터(inv1)는 제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3)의 접속 노드(c3)에 접속되며 접속 노드의 전압을 반전하여 출력한다.
제2 인버터(inv2)는 제1 인버터의 출력을 반전하여 출력한다.
제3 PMOS 트랜지스터(MP3)는 전원 전압(VDD)을 공급하는 전원 공급부와 제1 인버터(inv1) 및 제2 인버터(inv2)의 접속 노드(c3) 사이에 접속되며, 게이트가 제2 인버터(inv2)의 출력단(c4)에 접속된다.
제3 인버터(inv3)는 제2 인버터(inv2)의 출력을 반전하여 출력한다.
도 7의 파워-온-리셋 회로의 동작 방법은 다음과 같다.
전압분배기(100)는 공급 전압(VDD)을 제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 비율로 분할하여 출력한다.
제1 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)의 폭과 길이를 변화시켜 전압 분할 비율을 조절할 수 있다. 전압분배기(100)는 분할 비율에 따른 노드(a2)의 전압은 온도에 따라 증가한다. 온도에 따른 전압분배기(100)의 출력 전압 변화는 온도 보상부(110)를 통하여 보상한다. 구체적으로는, 온도에 비례해서 증가 하는 노드(a2)의 전압은 제2 PMOS 트랜지스터(MP2)에 의해 전류로 변환된다. 제2 PMOS 트랜지스터(MP2)에 흐르는 전류는 노드(a2)의 전압이 증가할수록 감소하며, 노드(a2)의 전압이 감소할수록 증가한다. 즉, 노드(a2)의 전압이 증가한다는 것은 제2 PMOS 트랜지스터(MP2)의 |Vgs| 값이 감소하는 것을 의미한다. 환언하면, 전압분배부(100)의 출력 전압이 증가하면 제2 PMOS 트랜지스터(MP2)의 전류가 감소되어 노드(b2)의 전압이 감소하고, 전압분배부(100)의 출력 전압이 감소하면 제2 PMOS 트랜지스터(MP2)의 전류가 증가되어 노드(b2)의 전압은 증가한다. 따라서 온도 변화에 따른 노드(a2)의 전압 변동이 온도보상부(110)에 의해 노드(b2)에 반대 방향(반비례 방향 또는 보상 방향)으로 나타난다.
도 8은 본 발명의 제1 실시예에 따른 파워-온-리셋 회로의 온도에 따른 동작 파형을 도시한 그래프이다.
도 8을 참조하면, 종래 기술에 따른 회로에 비하여 본 발에 따른 회로의 온도 변화는 매우 작은 것을 알 수 있다.
표 1은 종래 기술에 따른 회로와 본 발명에 따른 회로의 PVT (Process, Voltage, Temperature)에 대한 시뮬레이션 결과를 도시한다.
|
|
V135 |
V24 |
버전 |
코너 |
MIN |
MAX |
Δ |
MIN |
MAX |
Δ |
종래기술 |
TT |
1.35 |
1.88 |
0.97 |
1.99 |
2.80 |
1.52 |
TS |
1.57 |
2.09 |
2.32 |
3.12 |
FF |
1.12 |
1.67 |
1.60 |
2.44 |
본발명 |
TT |
1.27 |
1.36 |
0.40 |
2.23 |
2.32 |
0.62 |
TS |
1.41 |
1.54 |
2.47 |
2.61 |
FF |
1.13 |
1.19 |
1.99 |
2.03 |
표 1에서 'V135' 는 공급전압(VDD)이 1.35V에 도달하는 경우 리셋 신호가 발생하도록 설계했을 경우이며, 'V24'는 공급전압(VDD)이 2.4V에 도달하는 경우 리셋 신호가 발생하도록 설계했을 경우를 의미한다. 리셋 신호가 발생하는 시점을 변경시켜도 본 발명에 따른 회로의 PVT 시뮬레이션 결과의 변화량은 종래 기술에 따른 회로에 비하여 절반 이하로 감소함을 알 수 있다. 온도에 대한 변화만을 보면 90%정도 감소되었으나, 저항(R1)과 같은 패시브 소자의 PVT 변화량 등으로 인하여 전체적인 PVT 변화량은 60% 정도 감소한 것을 알 수 있다. 따라서 본 발명에 따른 회로를 사용하는 경우 종래 기술에 따른 회로의 문제점을 극복할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 파워-온-리셋 회로를 도시한 회로도이다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 파워-온-리셋 회로는 온도 보상부(110)의 구성이 본 발명의 제1 실시예에 따른 파워-온-리셋 회로의 온도 보상부(110)와 상이할 뿐 다른 구성 요소는 동일하다. 따라서 온도 보상부(110)에 대해서만 상세히 설명한다.
본 발명의 제2 실시예에 따른 파워-온-리셋 회로의 온도 보상부(110)는 온도 보상부(110)는 전원 전압(VDD)을 공급하는 전원 공급부와 그라운드 또는 기판 전압(VSS) 사이에 직렬 연결된 제2 PMOS 트랜지스터(MP2) 및 제2 저항(R2)을 포함한다. 여기서, 제2 PMOS 트랜지스터(MP2)의 게이트는 전압 분배부(100)의 출력단에 접속되며, 제2 PMOS 트랜지스터(MP2) 및 제2 저항(R2)의 접속 노드(b2)는 온도 보상부(110)의 출력단이다.