JP3977530B2 - カレントミラー回路および電流源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、低電圧電源で使用するに好適なカレントミラー回路に関する。
【0002】
【従来の技術】
従来より、カレントミラー回路はMOSトランジスタなどで構成され、各種の半導体回路で使用されている。
【0003】
図16はNMOSトランジスタの静特性である。横軸はNMOSトランジスタに印加されているVds(ドレインソース間電圧)、縦軸はId(ドレイン電流)である。Vgs(ゲートソース電圧)を変化させてIdとVdsの関係を表している。この図16から分かるように、IdとVdsには点線を境界として2つの異なる関係が存在している。1つは、点線の左側にある領域(以後、3極管領域と呼ぶ)における関係で、Idは次の式で表される。但し、VtはMOSトランジスタの閾値である。
【0004】
【数1】
Id=β{(Vgs−Vt)Vds−1/2Vds2 ) (Vgs−Vt)>Vds…(1)
もうーつは、点線の右側の領域(以後、5極管領域と呼ぶ)における関係で、・dは次の式であらわされる。
【0005】
【数2】
Id=1/2 β(Vgs−Vt)2 (Vgs−Vt<Vds)…(2)
この2つの領域を分ける点線は、次の式で表される。
【0006】
Vgs−Vt=Vds…(3)
更に、以下の条件が成立している時は、NMOSトランジスタはほとんど電流を流さない。
【0007】
Vgs<Vt…(4)
類似の関係はPMOSトランジスタについても成立している。
【0008】
ここで、図17の様に2個のNMOSトランジスタを接続した回路を考える。NMOSトランジスタM0とM1のゲート長、チャネル幅は等しいとする。NMOSトランジスタM0はゲート端子とドレイン端子を短絡しているので、定電流回路1が流す電流によらず、5極管領域で動作している。NMOSトランジスタM1のゲートソース間電圧はM0のゲートソース間電圧と等しいので、ドレインソース間電圧が十分高ければ、NMOSトランジスタM1は5極管領域で動作し、ドレイン電流はM0のドレイン電流と等しくなるため、この回路をカレントミラー回路と呼ぶ。
【0009】
【発明が解決しようとする課題】
ところで、上記した従来のカレントミラー回路では、NMOSトランジスタM1のドレインソース間電圧が低下して、M1が3極管領域で動作し始めると、M1を流れる電流は減少し、NMOSトランジスタM0を流れる電流値と異なってしまい、カレントのミラーリングが悪化してしまう。近年の半導体回路の低電圧化に伴って、図17に示したようなカレントミラー回路の電源電圧が低くなると、NMOSトランジスタM1のドレインソース間電圧が低下し、カレントミラーの動作マージンが減少してしまう。
【0010】
5極管領域は、Vgs−Vt<Vds…(5)で表されるので、M0、M1のトランジスタの閾値Vtを下げて、この問題を回避することも可能であるが、わざわざ閾値を下げたトランジスタは製造コストが余分にかかるデメリットがある。
【0011】
また、5極管領域のドレイン電流はより正確には次式の様に表される。
【0012】
【数3】
Id=1/2 β(Vgs−Vt)2 (1+λVds) (Vgs−Vt<Vds)…(6)
ここで、λはフィッティングパラメータである。この時、NMOSトランジスタM1が5極管領域で動作していても、M1のドレイン電流はドレインソース間電圧依存性を持つため、正確なカレントのミラーリングを行うことができない。
【0013】
このために、図18の様に、NMOSトランジスタを縦積みにして、カレントをミラーするトランジスタM11のドレイン電圧の変動を抑えるカレントミラー回路が提案されているが、これらの補正手段は基本的なカレントミラー回路に直列にトランジスタを挿入しているため、上記の低電圧動作のマージンを減少させてしまい、上記した半導体回路の低電圧化に逆行するという問題があつた。
【0014】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができ、また、ミラー電流のドレインソース間電圧依存性を緩和することができるカレントミラー回路を提供することである。
【0017】
【課題を解決するための手段】
本願発明に係るカレントミラー回路は、ゲートとドレインの接続ノードを有し、そのソースを基準電源に接続した第1のNMOSトランジスタと、この第1のNMOSトランジスタの前記接続ノードに接続したゲートを有し、そのソースを前記基準電源に接続した第2のNMOSトランジスタと、 前記第2のNMOSトランジスタに並列に接続され、前記第2のNMOSトランジスタのドレインに接続するドレインを有し、そのソースを前記基準電源に接続する少なくとも1個以上の補正用NMOSトランジスタとを備え、 前記補正用NMOSトランジスタのゲートに接続され、前記少なくとも1個以上の補正用NMOSトランジスタのゲートに、前記第1、第2のNMOSトランジスタのゲートに印加されるゲートソース間電圧Vg1より低い電圧を印加する演算回路を有することを特徴とする。
【0018】
本発明に係るカレントミラー回路によれば、ゲートとドレインを接続した第1のNMOSトランジスタと、この第1のNMOSトランジスタのゲートにゲートを接続した第2のNMOSトランジスタとによりカレントミラー回路が構成され、第1のNMOSトランジスタのドレインソース間を流れる電流のミラー電流が第2のNMOSトランジスタのドレインソース間を流れる。この際、電源電圧が低電圧化して、第2のNMOSトランジスタのドレイン電圧Vd1が低下すると、第2のNMOSトランジスタの動作領域が5極管領域から3極管領域に移行し、前記ミラー電流が低下してくる。しかし、第2のNMOSトランジスタのドレインにドレインを接続した1個の補正用NMOSトランジスタのゲートに前記第1、第2のNMOSトランジスタのゲートに印加されるゲートソース間電圧Vg1から第2のNMOSトランジスタのドレイン電圧Vd1を減算した電圧を印加しておけば、上記のように電源電圧が低電圧化して第2のNMOSトランジスタのドレイン電圧Vd1が低下した場合、補助用NMOSトランジスタのゲートソース間電圧が上昇するので、補助用NMOSトランジスタのドレインソース間電流は増加して、前記ミラー電流の減少分を相殺する。従って、第2のNMOSトランジスタのドレインソース間電流と補正用NMOSトランジスタのドレインソース間電流を加算した電流は、電源電圧が低電圧化しても、第1のNMOSトランジスタを流れる電流の正確なミラー電流となる。
【0019】
また、本発明に係るカレントミラー回路は、ゲートとドレインの接続ノードを有し、そのソースを電源に接続した第1のPMOSトランジスタと、この第1のPMOSトランジスタの前記接続ノードに接続したゲートを有し、そのソースを基準電源に接続した第2のPMOSトランジスタと、前記第2のPMOSトランジスタに並列に接続され、前記第2のPMOSトランジスタのドレインに接続するドレインを有し、そのソースを前記電源に接続する少なくとも1個以上の補正用PMOSトランジスタとを備え、前記補正用PMOSトランジスタのゲートに接続され、前記少なくとも1個以上の補正用トランジスタのゲートに、前記第1、第2のPMOSトランジスタのゲートに印加されるゲートソース間電圧Vg1より高い電圧を印加する演算回路を有することを特徴とする。
【0020】
ここで、前記補正用NMOSトランジスタのゲート長、チャネル幅が、前記第2のNMOSトランジスタと等しいことが好ましい。
【0021】
また、前記補正用PMOSトランジスタのゲート長、チャネル幅が、前記第2のPMOSトランジスタと等しいことが好ましい。
【0022】
また、前記カレントミラー回路は、前記補正用NMOSトランジスタを複数有し、前記第2のNMOSトランジスタのゲートソース間電圧をVg1とし、ドレインソース間電圧をVd1とした時、前記複数の補正用NMOSトランジスタのゲートに、Vg1−Vd1を初項とし、公差−Vd1の等差級数をなす電圧をそれぞれ順番に印加することが好ましい。
【0023】
前記複数の補正用NMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の第1項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で発生し、第2項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Vd1を入力とする減算器で生成することが好ましい。
【0024】
また、前記カレントミラー回路は、前記補正用PMOSトランジスタを複数有し、前記第2のPMOSトランジスタのゲートソース間電圧をVg1とし、ドレインソース間電圧をVd1とした時、前記複数の補正用PMOSトランジスタのゲートに、Vg1−Vd1を初項とし、公差Vd1の等差級数をなす電圧をそれぞれ順番に印加することが好ましい。
【0025】
また、前記複数の補正用PMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の第1項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で発生し、第2項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Vd1を入力とする減算器で生成することが好ましい。
【0026】
前記複数の補正用NMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で生成することが好ましく、また、前記複数の補正用PMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で生成することが好ましい。
【0027】
また、前記減算器の入力インピーダンスが、前記減算器の入力に接続されているNMOSトランジスタの動作点におけるインピーダンスより大きいことが好ましく、また、前記減算器の入力インピーダンスが、前記減算器の入力に接続されているPMOSトランジスタの動作点におけるインピーダンスより大きいことが好ましい。
【0028】
また、本発明に係るカレントミラー回路は、ゲートとドレインが接続され且つ直列に接続された少なくとも2つ以上の第1のNMOSトランジスタ群と、前記第1のNMOSトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第1のトランジスタ群と同じ順番で直列に接続された前記第1のトランジスタ群と同数の第2のNMOSトランジスタ群と、 前記第2のNMOSトランジスタ群と並列に接続され、前記第2のNMOSトランジスタ群と同数のNMOSトランジスタが直列に接続された第3のNMOSトランジスタ群とを有し、前記第1と前記第2と前記第3のNMOSトランジスタ群のそれぞれの一端のNMOSトランジスタのソースがそれぞれ基準電位に接続され、前記第2と前記第3のNMOSトランジスタ群のそれぞれの他端のNMOSトランジスタのドレインが互いに接続され、前記第2のNMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第3のNMOSトランジスタのゲートにそれぞれ印加されることを特徴とする。
【0029】
また、本発明に係るカレントミラー回路は、ゲートとドレインを接続され且つ直列に接続された少なくとも2つ以上の第1のPMOSトランジスタ群と、前記第1のPMOSトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第1と同じ順番で直列に接続された前記第1のPMOSトランジスタ群と同数の第2のPMOSトランジスタ群と、前記第2のPMOSトランジスタ群と並列に接続され、前記第2のPMOSトランジスタ群と同数のPMOSトランジスタが直列に接続された第3のPMOSトランジスタ群とを有し、前記第1と前記第2と前記第3のPMOSトランジスタ群それぞれの一端のPMOSトランジスタのソースがそれぞれ電源電位に接続され、前記第2と前記第3のPMOSトランジスタ群のそれぞれの他端のPMOSトランジスタのドレインが互いに接続され、前記第2のPMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第3のPMOSトランジスタのゲートにそれぞれ印加されることを特徴とする。
【0030】
また、本発明に係る電源回路は、ソースが基準電位に接続された第1のNMOSトランジスタと、前記第1のNMOSトランジスタに並列に接続され、複数の補正NMOSトランジスタを備え、前記補正NMOSトランジスタのドレインが前記第1のNMOSトランジスタのドレインに接続され、前記補正NMOSトランジスタのソースが基準電位に接続され、前記第1のNMOSトランジスタのゲートソース間電圧をVg1、ドレインソース間電位をVd1とした場合、補正NMOSトランジスタのゲートソース間電圧が、それぞれ初項Vg1−Vd1で公差−Vd1の等差級数をなすような電圧が前記複数の補正NMOSトランジスタに印加されることを特徴とする。
【0031】
また、本発明に係る電流源回路は、ソースが電源電位に接続された第1のPMOSトランジスタと、前記第1のPMOSトランジスタに並列に接続され、複数の補正PMOSトランジスタを備え、前記補正PMOSトランジスタのドレインが前記第1のPMOSトランジスタのドレインに接続され、前記補正PMOSトランジスタのソースが電源電位に接続され、前記第1のPMOSトランジスタのゲートソース間電圧をVg1、ドレインソース間電位をVd1とした場合、補正PMOSトランジスタのゲートソース間電圧が、それぞれ初項Vg1−Vd1で公差−Vd1の等差級数をなすような電圧が前記複数の補正PMOSトランジスタに印加されるとしたことを特徴とする。
【0032】
また、本発明に係る電流源回路は、直列に接続される少なくとも2つ以上の第1のNMOSトランジスタ群と、前記第1のNMOSトランジスタ群に並列に接続され、前記第1のNMOSトランジスタと同数のNMOSトランジスタが直列に接続された第2のNMOSトランジスタ群とを有し、前記第1と前記第2のNMOSトランジスタ群のそれぞれの一端のNMOSトランジスタのソースがそれぞれ基準電位に接続され、前記第1と前記第2のNMOSトランジスタ群のそれぞれの他端のNMOSトランジスタのドレインが互いに接続され、前記第1のNMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第2のNMOSトランジスタのゲートにそれぞれ印加することを特徴とする。
【0033】
また、本発明に係る電流源回路は、直列に接続される少なくとも2つ以上の第1のPMOSトランジスタ群と、前記第1のPMOSトランジスタ群に並列に接続され、前記第1のPMOSトランジスタと同数のPMOSトランジスタが直列に接続された第2のPMOSトランジスタ群とを有し、前記第1と前記第2のPMOSトランジスタ群それぞれの一端のPMOSトランジスタのソースがそれぞれ電源電位に接続され、前記第1と前記第2のトランジスタ群のそれぞれの他端のPMOSトランジスタのドレインが互いに接続され、前記第1のPMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第2のPMOSトランジスタのゲートにそれぞれ印加することを特徴とする。
【0039】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は本発明のカレントミラー回路の第1の実施の形態を示した回路図である。NMOSトランジスタ11と12によりカレトミラー回路が構成され、このカレトミラー回路に、減算回路14と、この回路の減算結果をゲートに入力するNMOSトランジスタ13とからなる特性向上のための補正回路が付加されている。減算回路14は演算増幅器141に複数の抵抗Rが接続されて構成され、NMOSトランジスタ11、12のゲート電圧Vg1とNMOSトランジスタ12のドレイン電圧Vd1を入力して減算し、その結果をNMOSトランジスタ13に出力している。但、NMOSトランジスタ12の動作点におけるオン抵抗に比ぺて、4本の抵抗Rの抵抗値を十分大きくして、減算回路14の入力インピーダンスを高くしている。
【0040】
次に本実施形態の動作について説明する。NMOSトランジスタ11はドレインとゲートが接続されているため、5極管領域で動作し、定電流源15から発生される定電流IがNMOSトランジスタ11のドレインソース間を流れる。この時、NMOSトランジスタ12のドレインソース間電圧Vd1が十分高くトランジスタが5極管領域で動作している場合、NMOSトランジスタ12のゲートソース間電圧Vg1がNMOSトランジスタ11と同一のため、前記電流Iと同一の電流がNMOSトランジスタ12のドレインソース間に流れる。
【0041】
その際、演算増幅器141の反転増幅端子(+)にゲートバイアス電圧Vg1が印加され、非反転増幅端子(−)にNMOSトランジスタ12のドレイン電圧Vd1が印加されるため、演算増幅器141は(Vg1−Vd1)の減算を行ない、その結果をNMOSトランジスタ13のゲートに印加する。但し、(Vg1−Vd1)が負になる時は、NMOSトランジスタ13のゲート電圧を0Vにしてもよい。
【0042】
ここで、NMOSトランジスタ12は5極管領域で動作するが、回路の低電圧化でドレインソース間電圧Vd1が減少すると、NMOSトランジスタ12は3極管領域で動作するようになり、NMOSトランジスタ12を流れるミラー電流が減少する。しかし、Vd1が減少すると、(Vg1−Vd1)が増加し、NMOSトランジスタ13を流れる電流が増加するため、結局、NMOSトランジスタ12を流れるミラー電流の減少分を補って、トランジスタ12、13を流れる電流の総和をほぼ一定にする。これによって、カレントミラー動作領域が低電圧側で広がったことになる。
【0043】
次に上記動作を更に厳密に説明する。簡単のために、前記(1)から(4)式を使用する。
【0044】
MOSトランジスタ12のドレイン電流は、
【数4】
Id=0 Vg1<Vt
Id=β{(Vg1−Vt)Vd1−1/2Vd12 } Vd1<(Vg1−Vt)
Id=1/2 β(Vg1−Vt)2 Vd1>(Vg1−Vt)
で表される。
【0045】
従って、ドレインソース間電圧がVg1−Vtより小さい時にミラーされる電流は所望のものより減少してしまう。
【0046】
一方、MOSトランジスタ13のドレイン電流は、ゲートソース間電圧がVg1−Vd1であるために、
【数5】
Id=0 Vg1<Vt
Id=β{(Vg1−Vd−Vt)Vd1−1/2Vd12 } Vd1<(Vg1−Vt)/2
Id=1/2 β(Vg1−Vd1−Vt)2 =1/2β(Vg1−Vt)2 一β{(Vg1−Vt)Vd1−1/2Vd12 } Vd1>(Vg1−Vt)/2
で表されるので、NMOSトランジスタ12と13を流れる電流の和は、
【数6】
Id=0 Vg1<Vt
Id=β{(Vg1−Vt)Vd1−1/2Vd12 }+β{(Vg1−Vd1−Vt)Vd1−1/2Vd12 }=β{(Vg1−2Vd1−Vt)Vd1−1/2Vd12 } Vd1<(Vg1−Vt)/2
Id=1/2β(Vg1−Vt)2 Vd1>(Vg1−Vt)/2になる。
【0047】
従って、ドレインソース間電圧が(Vg1−Vt)/2より大きければ、流れる電流の総和は一定である。これにより、動作中のドレインソース間電圧を図2のQに示すように(Vg1−Vt)/2まで下げても、電流のミラーリングが悪化することがなく、従来例のPよりも、(Vg1−Vt)/2だけ、低電圧側にカレントミラー領域が広がったことになる。
【0048】
本実施の形態によれば、NMOSトランジスタ11、12のカレントミラー回路にNMOSトランジスタ13と減算回路14から成る補正回路を付加することにより、低電圧側にカレントミラー特性を広げることができ、半導体回路の低電圧化に対しても、特性のよいカレントミラー電流を得ることができる。
【0049】
図3は本発明のカレントミラー回路の第2の実施の形態を示した回路図である。
【0050】
但し、図1に示した第1の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。本例は、回路を構成するMOSトランジスタの極性が図1に示した第1の実施の形態と反対のPMOSトランジスタ21、22、23と減算回路14で構成した例で、その動作は第1の実施の形態と同様で、同様の効果がある。
【0051】
図4は本発明のカレントミラー回路の第3の実施の形態を示した回路図である。
【0052】
但し、図1に示した第1の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。本例は、NMOSトランジスタ11、12で構成されるカレントミラー回路に、複数の演算増幅器1411、1412、…、141(n−1)とNMOSトランジスタ131、132、…、13(n−1)で構成される補正回路を多段に接続してある。
【0053】
これにより、第1段のNMOSトランジスタ131のゲートには演算増幅器1411の減算結果である(Vg1−Vd1)が入力され、第2段のNMOSトランジスタ132のゲートには演算増幅器1412の減算結果である(Vg1−2Vd1)が入力され、以降同様である。これにより、各段の補正回路は図1に示した回路の補正回路と同様の動作を各段で行なう。
【0054】
本実施の形態によれば、NMOSトランジスタ1411、1412、…、141(n−1)のソースとNMOSトランジスタ12のソースを流れる電流の和は、NMOSトランジスタ12を流れる電流のミラー電流となり、しかも、前記補正回路を多段に接続した分、低電圧側にカレントミラー特性を上記した第1の実施の形態よりも、更に広げることができ、半導体回路の一層の低電圧化に対しても、特性のよいカレントミラー動作を得ることができる。
【0055】
図5は本発明のカレントミラー回路の第4の実施の形態を示した回路図である。但し、図4に示した第3の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。
【0056】
本例は、NMOSトランジスタ11、12で構成されるカレントミラー回路に、複数の演算増幅器1511、1512、…とNMOSトランジスタ131、132…で構成される補正回路を多段に接続してあるが、各補助回路を構成する演算増幅器1511、1512、…、151nはNMOSトランジスタ12のドレインとゲートの電圧を入力して、減算を行なうようになっている。
【0057】
即ち、演算増幅器1511では、(Vg1−Vd1)を演算して、その結果をNMOSトランジスタ131のゲートに入力し、演算増幅器1512では、(Vg1−2Vd1)を演算して、その結果をNMOSトランジスタ132のゲートに入力して、図4に示した回路と同様の動作を行なっている。これにより、第3に示した実施の形態と同様に半導体回路の一層の低電圧化に対しても、特性のよいカレントミラー動作を得ることができる。
【0058】
しかも、本例では、図4に示した第3の実施の形態のように、各演算増幅器1511、1512、…はその前の段の演算増幅器の演算結果を用いて演算を行なわないため、補正回路を多段に接続しても、その応答度が悪くなることがなく、一層の低電圧化に対しても、特性のよいカレントミラー電流を応答度よく得ることができる。
【0059】
図6は本発明のカレントミラー回路の第5の実施の形態を示した回路図である。NMOSトランジスタ11、12によりカレントミラー回路が構成されているが、NMOSトランジスタ12のドレインにはPMOSトランジスタ16を介して電流が供給されるようになっている。このPMOSトランジスタ16のゲートドレイン間にはレベル変換器17を介してバイアス電圧が印加されている。
【0060】
レベル変換器17はドレインソース間電圧の単調減少関数で表されるゲートドレイン間電圧をPMOSトランジスタ16のゲートに印加するため、NMOSトランジスタ12のドレイン電圧Vd1が上昇するにつれて、PMOSトランジスタ16のゲートに印加されたバイアス電圧は減少して、PMOSトランジスタ16のドレイン電流は増大し、NMOSトランジスタ12を流れるミラー電流を絞ることになる。これにより、NMOSトランジスタ12の5極管領域でドレインソース間電圧Vd1が上昇しても、ミラー電流が増加することはなく、ほぼ一定に保持することができる。
【0061】
本実施の形態によれば、NMOSトランジスタ12のドレイン側にPMOSトランジスタ16とレベル変換器17を設けることによって、NMOSトランジスタ12の5極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【0062】
図7は本発明のカレントミラー回路の第6の実施の形態を示した回路図である。但し、図6に示した第5の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。本例は、回路を構成するMOSトランジスタの極性が図6に示した第5の実施の形態と反対で、PMOSトランジスタ21、22によりカレントミラー回路が構成され、PMOSトランジスタ22のドレインにNMOSトランジスタ24が接続されている。NMOSトランジスタ24のゲートはソースドレイン間電圧の絶対値の単調増加関数型のレベル変換器17を介してソースと接続され、PMOSトランジスタ22の5極管領域でのドレインソース間電圧の変化に対してNMOSトランジスタ24を流れる電流を変化させて、PMOSトランジスタ22を流れるミラー電流を一定に保持している。
【0063】
本実施の形態も、PMOSトランジスタ22の5極管動作領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【0064】
図8は本発明のカレントミラー回路の第7の実施の形態を示した回路図である。但し、図6に示した第5の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。NMOSトランジスタ11、12によりカレントミラー回路が構成されているが、NMOSトランジスタ11のドレインにPMOSトランジスタ16を接続し、定電流源から流れ込む電流に電流を足し合わせている。また、PMOSトランジスタ16のゲートを単調増加関数型のレベル変換器17を介してソースと接続することにより、バイアス電圧が印加されるようになっている。
【0065】
レベル変換器17はドレインソース間の電圧の単調増加関数で表されるゲートソース間電圧をPMOSトランジスタ16のゲートに印加するため、NMOSトランジスタ12の5極管領域で、NMOSトランジスタ12のドレイン電圧Vd1が上昇するにつれて、PMOSトランジスタ16のゲートに印加されたバイアス電圧は増加するため、定電流源から流れ込む電流に足し合わされる電流が減少する。従って、NMOSトランジスタ12を流れるミラー電流も減少するが、この減少分はドレイン電圧Vd1の上昇によるミラー電流の増加を相殺し、結局、ミラー電流はほぼ一定に保持される。
【0066】
本実施の形態によれば、PMOSトランジスタ22の5極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【0067】
図9は本発明のカレントミラー回路の第8の実施の形態を示した回路図である。但し、図7に示した第6の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。本例は、回路を構成するMOSトランジスタの極性が図8に示した第7の実施の形態と反対で、PMOSトランジスタ21、22によりカレントミラー回路が構成され、PMOSトランジスタ21のドレインにNMOSトランジスタ24が接続されている。NMOSトランジスタ24のゲートはソースドレイン間電圧の絶対値の単調減少関数型のレベル変換器17を介してソースと接続されている。これにより、PMOSトランジスタ22のドレイン電圧の変化に対して、NMOSトランジスタ24によりPMOSトランジスタ21を流れるドレイン電流を変化させることにより、PMOSトランジスタ22を流れるミラー電流を一定に保持している。
【0068】
本実施の形態によれば、PMOSトランジスタ22の5極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【0069】
図10は本発明のカレントミラー回路の第9の実施の形態を示した回路図である。NMOSトランジスタ11、12及びNMOSトランジスタ18、19を縦積みに接続してカレントミラー回路が構成されている。更に、NMOSトランジスタ12にNMOSトランジスタ31と減算器33から成る補正回路が接続され、NMOSトランジスタ19にNMOSトランジスタ32と減算器34から成る補正回路が接続されている。
【0070】
次に本実施の形態の動作について説明する。減算器33はNMOSトランジスタ12のゲートソース間電圧Vg1からドレインソース間電圧Vd1を減算し、その結果をNMOSトランジスタ31のゲートソース間に印加している。また、減算器34はNMOSトランジスタ19のゲートソース間電圧Vg2からドレインソース間電圧Vd2を減算し、その結果をNMOSトランジスタ32のゲートソース間に印加している。
【0071】
これにより、各補正回路はNMOSトランジス夕11、12及びNMOSトランジスタ18、19で構成される各段のミラー電流が電源の低電圧化により減少しても、NMOSトランジスタ31と32を流れる電流により減少分が相殺され、結局、NMOSトランジスタ19とNMOSトランジスタ32を流れるドレイン電流の和は、電源が低電圧になっても、ミラーリングが悪化することがなく、従来例よりも、低電圧側にカレントミラー領域が広がったことになる。
【0072】
本実施の形態によれば、NMOSトランジスタ11、12及びNMOSトランジスタ18、19を縦積みに接続し、且つ、NMOSトランジスタ12、19に補正回路を接続した構成により、低電圧側にカレントミラー特性を広げることができ、半導体回路の低電圧化に対しても、特性のよいカレントミラー電流を得ることができる。また、縦積みしたカレントミラー回路は5極管領域でのミラー電流のドレインソース間電圧依存性が緩和することができる。
【0073】
尚、図10に示した第9の実施の形態では、NMOSトランジスタ11、12とNMOSトランジスタ18、19を2段縦積みにしたが、3段以上縦積みにしたり、また、各段の減算増幅器33とNMOSトランジスタ31及び減算増幅器34とNMOSトランジスタ32から成る補正回路を図4又は図5に示すように複数個接続しても、更に性能を向上させることができる。
【0074】
図11は本発明のカレントミラー回路の第10の実施の形態を示した回路図である。本例は、回路を構成するMOSトランジスタの極性が図10に示した第9の実施の形態と反対で、PMOSトランジスタ21、22とPMOSトランジス夕25、26を縦積みすることによって、カレントミラー回路が構成され、更に減算器29及びPMOSトランジスタ27、減算器30及びPMOSトランジスタ28とにより補正回路が構成されているが、その動作は第8の実施の形態と同様で、同様の効果がある。
【0075】
尚、本例も、カレントミラー回路を多段に、また複数の補正回路を接続する構成として、更に性能を向上させることができる。
【0076】
カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができ、また、ミラー電流のドレインソース間電圧依存性を緩和することができる
ところで、カレントミラー回路は、カレントを参照する回路と参照した電流を複製する電流現回路によって構成される。従って、本発明のコンセプトは以下に述べるように電流源回路にも使用することができる。
【0077】
図12は本発明の電流源回路の第1の実施の形態を示した回路図である。
【0078】
本例は、低電圧Vg1をゲートソース間に印加し、ドレインソース間電圧がVd1のNMOSトランジスタ150で構成される電流源に並列に、n個の補正用NMOSトランジスタ151、152、…15nを接続して、これらNMOSトランジスタのゲートソース間電圧に、初項(Vg1−Vd1)、公差Vd1の等差級数で表される電圧をそれぞれ印加している。
【0079】
NMOSトランジスタ150は5極管領域で動作するが、回路の低電圧化でドレイン電圧Vd1が減少すると、NMOSトランジスタ150は3極管領域で動作するようになり、NMOSトランジスタ150を流れる電流が減少する。しかし、前記Vd1が減少すると、(Vg1−Vd1)、(Vg1−2Vd1)、…がそれぞれ増加するため、n個のNMOSトランジスタ151、152、…15nを流れる電流が増加して、前記減少分を補うため、NMOSトランジスタ150及びn個のNMOSトランジスタ151、152、…15nを流れる電流の総和をほぼ一定にすることができる。従って、低電圧側に定電流領域が広がったことになり、半導体回路の低電圧化に対しても定電流源の特性を向上させることができる。
【0080】
図13は本発明の電流源回路の第2の実施の形態を示した回路図である。本例は、図12に示した第1の実施の形態で使用されたトランジスタの極性をP型にしてあり、PMOSトランジスタ160で構成される電流源に並列にn個の補正用PMOSトランジスタ161、162、…16nが接続されている。従って、本例は第1の実施の形態とその構成及び動作は同様であり、同様の効果がある。
【0081】
図14は本発明の電流源回路の第3の実施の形態を示した回路図である。
【0082】
本例は、n個のNMOSトランジスタ171、172、…17nを直列に接続して成る電流源と、n個の補正用NMOSトランジスタ191、192、…19nを直列に接続して成る補正用回路とから構成されている。各補正用NMOSトランジスタ191、192、…19nのゲートソース間には、対応する電流源を形成するトランジスタ171、172、…17nのゲートソース間電圧Vgi(i=1〜n)とドレインソース間電圧Vdi(i=1〜n)の差である(Vgi−Vdi)が印加されている。又、電流源を形成するNMOSトランジスタ17nと補正用NMOSトランジスタ19nのドレインは共通に接続され、NMOSトランジスタ171と補正用NMOSトランジスタ191のソースはそれぞれ基準電圧に接続されている。
【0083】
回路の低電圧化で、トランジスタ171、172、…17nが5極管領域から3極管領域に移行して、直列回路を流れる電流Vdiが減少すると、補正用NMOSトランジスタ191、192、…19nのゲートソース間に印加されている(Vgi−Vdi)が増加して、補正用NMOSトランジスタ191、192、…19nの直列回路を流れる電流が増加するため、結局、前記減少分を補い、前記両直列回路を流れる電流の総和はほぼ一定に保つことができる。
【0084】
従って、本例も低電圧側に定電流領域が広がったことになり、半導体回路の低電圧化に対しても定電流源の特性を向上させることができる。又、縦積み(直列接続)にした定電流源は5極管領域での定電流のドレインソース間電圧依存性を緩和することができる。
【0085】
図15は本発明の電流源回路の第4の実施の形態を示した回路図である。
【0086】
本例は、図14に示した第3の実施の形態で使用されたトランジスタの極性をP型にしてあり、PMOSトランジスタ181、182、…18nで電流源が形成され、PMOSトランジスタ121、122、…12nで補正用回路が形成されている。従って、本例も第3の実施の形態とその構成及び動作は同様であり、同様の効果がある。
【0087】
【発明の効果】
以上詳細に説明したように、請求項1及び請求項3乃至11記載のカレントミラー回路によれば、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができる。
【0088】
請求項2及び請求項12乃至15記載のカレントミラー回路によれば、ミラー電流のドレインソース間電圧依存性を緩和することができる。
【0089】
請求項16又は17記載のカレントミラー回路によれば、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、正確なミラー電流を得ることができると共に、ミラー電流のドレインソース間電圧依存性を緩和することができる。
【0090】
請求項18又は19記載の電流源回路によれば、低電圧動作マージンを増大させて、低電圧電源でも、良好な定電流を得ることができる。
【0091】
請求項20又は21記載の電流源回路によれば、低電圧動作マージンを増大させて、低電圧電源でも、良好な定電流を得ることができると共に、定電流のドレインソース間電圧依存性を緩和することができる。
【図面の簡単な説明】
【図1】本発明のカレントミラー回路の第1の実施の形態を示した回路図である。
【図2】NMOSトランジスタのドレイン電圧とドレイン電流の関係を示した特性図である。
【図3】本発明のカレントミラー回路の第2の実施の形態を示した回路図である。
【図4】本発明のカレントミラー回路の第3の実施の形態を示した回路図である。
【図5】本発明のカレントミラー回路の第4の実施の形態を示した回路図である。
【図6】本発明のカレントミラー回路の第5の実施の形態を示した回路図である。
【図7】本発明のカレントミラー回路の第6の実施の形態を示した回路図である。
【図8】本発明のカレントミラー回路の第7の実施の形態を示した回路図である。
【図9】本発明のカレントミラー回路の第8の実施の形態を示した回路図である。
【図10】本発明のカレントミラー回路の第9の実施の形態を示した回路図である。
【図11】本発明のカレントミラー回路の第10の実施の形態を示した回路図である。
【図12】本発明の電流源回路の第1の実施の形態を示した回路図である。
【図13】本発明の電流源回路の第2の実施の形態を示した回路図である。
【図14】本発明の電流源回路の第3の実施の形態を示した回路図である。
【図15】本発明の電流源回路の第4の実施の形態を示した回路図である。
【図16】NMOSトランジスタのドレインソース間電圧とドレイン電流との静特性を示した図である。
【図17】従来のカレントミラー回路の構成例を示した回路図である。
【図18】従来のカレントミラー回路の他の構成例を示した回路図である。
【符号の説明】
11、12、13、18、19、24、31、32、131、132、…、13n NMOSトランジスタ
14 減算回路
15 定電流源
16、21、22、23、25、26、27、28 PMOSトランジスタ
17 レベル変換器
29、30、33、34 減算器
141、1411、1412、…、141n、1511、1512 演算増幅器
Claims (18)
- ゲートとドレインの接続ノードを有し、そのソースを基準電源に接続した第1のNMOSトランジスタと、
この第1のNMOSトランジスタの前記接続ノードに接続したゲートを有し、そのソースを前記基準電源に接続した第2のNMOSトランジスタと、
前記第2のNMOSトランジスタに並列に接続され、前記第2のNMOSトランジスタのドレインに接続するドレインを有し、そのソースを前記基準電源に接続する少なくとも1個以上の補正用NMOSトランジスタとを備え、
前記補正用NMOSトランジスタのゲートに接続され、前記少なくとも1個以上の補正用NMOSトランジスタのゲートに、前記第1、第2のNMOSトランジスタのゲートに印加されるゲートソース間電圧Vg1より低い電圧を印加する演算回路を有することを特徴とするカレントミラー回路。 - ゲートとドレインの接続ノードを有し、そのソースを電源に接続した第1のPMOSトランジスタと、
この第1のPMOSトランジスタの前記接続ノードに接続したゲートを有し、そのソースを基準電源に接続した第2のPMOSトランジスタと、
前記第2のPMOSトランジスタに並列に接続され、前記第2のPMOSトランジスタのドレインに接続するドレインを有し、そのソースを前記電源に接続する少なくとも1個以上の補正用PMOSトランジスタとを備え、
前記補正用PMOSトランジスタのゲートに接続され、前記少なくとも1個以上の補正用トランジスタのゲートに、前記第1、第2のPMOSトランジスタのゲートに印加されるゲートソース間電圧Vg1より高い電圧を印加する演算回路を有することを特徴とするカレントミラー回路。 - 前記補正用NMOSトランジスタのゲート長、チャネル幅が、前記第2のNMOSトランジスタと等しいことを特徴とする請求項1記載のカレントミラー回路。
- 前記補正用PMOSトランジスタのゲート長、チャネル幅が、前記第2のPMOSトランジスタと等しいことを特徴とする請求項2記載のカレントミラー回路。
- 前記カレントミラー回路は、前記補正用NMOSトランジスタを複数有し、前記第2のNMOSトランジスタのゲートソース間電圧をVg1とし、ドレインソース間電圧をVd1とした時、前記複数の補正用NMOSトランジスタのゲートに、Vg1−Vd1を初項とし、公差−Vd1の等差級数をなす電圧をそれぞれ順番に印加することを特徴とする請求項1又は3のいずれか1項記載のカレントミラー回路。
- 前記複数の補正用NMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の第1項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で発生し、第2項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Vd1を入力とする減算器で生成することを特徴とする請求項5記載のカレントミラー回路。
- 前記カレントミラー回路は、前記補正用PMOSトランジスタを複数有し、前記第2のPMOSトランジスタのゲートソース間電圧をVg1とし、ドレインソース間電圧をVd1とした時、前記複数の補正用PMOSトランジスタのゲートに、Vg1−Vd1を初項とし、公差Vd1の等差級数をなす電圧をそれぞれ順番に印加することを特徴とする請求項2又は4のいずれか1項に記載のカレントミラー回路。
- 前記複数の補正用PMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の第1項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で発生し、第2項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Vd1を入力とする減算器で生成することを特徴とする請求項7記載のカレントミラー回路。
- 前記複数の補正用NMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で生成することを特徴とする請求項5記載のカレントミラー回路。
- 前記複数の補正用PMOSトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Vg1と電圧Vd1を入力とする減算器で生成することを特徴とする請求項7記載のカレントミラー回路。
- 前記減算器の入力インピーダンスが、前記減算器の入力に接続されているNMOSトランジスタの動作点におけるインピーダンスより大きいことを特徴とする請求項6又は9のいずれか1項に記載のカレントミラー回路。
- 前記減算器の入力インピーダンスが、前記減算器の入力に接続されているPMOSトランジスタの動作点におけるインピーダンスより大きいことを特徴とする請求項8又は10のいずれか1項に記載のカレントミラー回路。
- ゲートとドレインが接続され且つ直列に接続された少なくとも2つ以上の第1のNMOSトランジスタ群と、
前記第1のNMOSトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第1のトランジスタ群と同じ順番で直列に接続された前記第1のトランジスタ群と同数の第2のNMOSトランジスタ群と、
前記第2のNMOSトランジスタ群と並列に接続され、前記第2のNMOSトランジスタ群と同数のNMOSトランジスタが直列に接続された第3のNMOSトランジスタ群とを有し、
前記第1と前記第2と前記第3のNMOSトランジスタ群のそれぞれの一端のNMOSトランジスタのソースがそれぞれ基準電位に接続され、前記第2と前記第3のNMOSトランジスタ群のそれぞれの他端のNMOSトランジスタのドレインが互いに接続され、前記第2のNMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第3のNMOSトランジスタのゲートにそれぞれ印加されることを特徴とするカレントミラー回路。 - ゲートとドレインを接続され且つ直列に接続された少なくとも2つ以上の第1のPMOSトランジスタ群と、
前記第1のPMOSトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第1と同じ順番で直列に接続された前記第1のPMOSトランジスタ群と同数の第2のPMOSトランジスタ群と、
前記第2のPMOSトランジスタ群と並列に接続され、前記第2のPMOSトランジスタ群と同数のPMOSトランジスタが直列に接続された第3のPMOSトランジスタ群とを有し、
前記第1と前記第2と前記第3のPMOSトランジスタ群それぞれの一端のPMOSトランジスタのソースがそれぞれ電源電位に接続され、前記第2と前記第3のPMOSトランジスタ群のそれぞれの他端のPMOSトランジスタのドレインが互いに接続され、前記第2のPMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第3のPMOSトランジスタのゲートにそれぞれ印加されることを特徴とするカレントミラー回路。 - ソースが基準電位に接続された第1のNMOSトランジスタと、前記第1のNMOSトランジスタに並列に接続され、複数の補正NMOSトランジスタを備え、
前記補正NMOSトランジスタのドレインが前記第1のNMOSトランジスタのドレインに接続され、
前記補正NMOSトランジスタのソースが基準電位に接続され、
前記第1のNMOSトランジスタのゲートソース間電圧をVg1、ドレインソース間電位をVd1とした場合、
補正NMOSトランジスタのゲートソース間電圧が、それぞれ初項Vg1−Vd1で公差−Vd1の等差級数をなすような電圧が前記複数の補正NMOSトランジスタに印加されることを特徴とする電流源回路。 - ソースが電源電位に接続された第1のPMOSトランジスタと、前記第1のPMOSトランジスタに並列に接続され、複数の補正PMOSトランジスタを備え、
前記補正PMOSトランジスタのドレインが前記第1のPMOSトランジスタのドレインに接続され、
前記補正PMOSトランジスタのソースが電源電位に接続され、
前記第1のPMOSトランジスタのゲートソース間電圧をVg1、ドレインソース間電位をVd1とした場合、補正PMOSトランジスタのゲートソース間電圧が、それぞれ初項Vg1−Vd1で公差−Vd1の等差級数をなすような電圧が前記複数の補正PMOSトランジスタに印加されることを特徴とする電流源回路。 - 直列に接続される少なくとも2つ以上の第1のNMOSトランジスタ群と、
前記第1のNMOSトランジスタ群に並列に接続され、前記第1のNMOSトランジスタと同数のNMOSトランジスタが直列に接続された第2のNMOSトランジスタ群とを有し、
前記第1と前記第2のNMOSトランジスタ群のそれぞれの一端のNMOSトランジスタのソースがそれぞれ基準電位に接続され、
前記第1と前記第2のNMOSトランジスタ群のそれぞれの他端のNMOSトランジスタのドレインが互いに接続され、
前記第1のNMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第2のNMOSトランジスタのゲートにそれぞれ印加することを特徴とする電流源回路。 - 直列に接続される少なくとも2つ以上の第1のPMOSトランジスタ群と、
前記第1のPMOSトランジスタ群に並列に接続され、前記第1のPMOSトランジスタと同数のPMOSトランジスタが直列に接続された第2のPMOSトランジスタ群とを有し、
前記第1と前記第2のPMOSトランジスタ群それぞれの一端のPMOSトランジスタのソースがそれぞれ電源電位に接続され、
前記第1と前記第2のトランジスタ群のそれぞれの他端のPMOSトランジスタのドレインが互いに接続され、
前記第1のPMOSトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第2のPMOSトランジスタのゲートにそれぞれ印加することを特徴とする電流源回路。
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