JP3977530B2 - カレントミラー回路および電流源回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧電源で使用するに好適なカレントミラー回路に関する。
【０００２】
【従来の技術】
従来より、カレントミラー回路はＭＯＳトランジスタなどで構成され、各種の半導体回路で使用されている。
【０００３】
図１６はＮＭＯＳトランジスタの静特性である。横軸はＮＭＯＳトランジスタに印加されているＶｄｓ（ドレインソース間電圧）、縦軸はＩｄ（ドレイン電流）である。Ｖｇｓ（ゲートソース電圧）を変化させてＩｄとＶｄｓの関係を表している。この図１６から分かるように、ＩｄとＶｄｓには点線を境界として２つの異なる関係が存在している。１つは、点線の左側にある領域（以後、３極管領域と呼ぶ）における関係で、Ｉｄは次の式で表される。但し、ＶｔはＭＯＳトランジスタの閾値である。
【０００４】
【数１】
Ｉｄ＝β｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−１／２Ｖｄｓ² ） （Ｖｇｓ−Ｖｔ）＞Ｖｄｓ…（１）
もうーつは、点線の右側の領域（以後、５極管領域と呼ぶ）における関係で、・ｄは次の式であらわされる。
【０００５】
【数２】
Ｉｄ＝１／２ β（Ｖｇｓ−Ｖｔ）² （Ｖｇｓ−Ｖｔ＜Ｖｄｓ）…（２）
この２つの領域を分ける点線は、次の式で表される。
【０００６】
Ｖｇｓ−Ｖｔ＝Ｖｄｓ…（３）
更に、以下の条件が成立している時は、ＮＭＯＳトランジスタはほとんど電流を流さない。
【０００７】
Ｖｇｓ＜Ｖｔ…（４）
類似の関係はＰＭＯＳトランジスタについても成立している。
【０００８】
ここで、図１７の様に２個のＮＭＯＳトランジスタを接続した回路を考える。ＮＭＯＳトランジスタＭ０とＭ１のゲート長、チャネル幅は等しいとする。ＮＭＯＳトランジスタＭ０はゲート端子とドレイン端子を短絡しているので、定電流回路１が流す電流によらず、５極管領域で動作している。ＮＭＯＳトランジスタＭ１のゲートソース間電圧はＭ０のゲートソース間電圧と等しいので、ドレインソース間電圧が十分高ければ、ＮＭＯＳトランジスタＭ１は５極管領域で動作し、ドレイン電流はＭ０のドレイン電流と等しくなるため、この回路をカレントミラー回路と呼ぶ。
【０００９】
【発明が解決しようとする課題】
ところで、上記した従来のカレントミラー回路では、ＮＭＯＳトランジスタＭ１のドレインソース間電圧が低下して、Ｍ１が３極管領域で動作し始めると、Ｍ１を流れる電流は減少し、ＮＭＯＳトランジスタＭ０を流れる電流値と異なってしまい、カレントのミラーリングが悪化してしまう。近年の半導体回路の低電圧化に伴って、図１７に示したようなカレントミラー回路の電源電圧が低くなると、ＮＭＯＳトランジスタＭ１のドレインソース間電圧が低下し、カレントミラーの動作マージンが減少してしまう。
【００１０】
５極管領域は、Ｖｇｓ−Ｖｔ＜Ｖｄｓ…（５）で表されるので、Ｍ０、Ｍ１のトランジスタの閾値Ｖｔを下げて、この問題を回避することも可能であるが、わざわざ閾値を下げたトランジスタは製造コストが余分にかかるデメリットがある。
【００１１】
また、５極管領域のドレイン電流はより正確には次式の様に表される。
【００１２】
【数３】
Ｉｄ＝１／２ β（Ｖｇｓ−Ｖｔ）² （１＋λＶｄｓ） （Ｖｇｓ−Ｖｔ＜Ｖｄｓ）…（６）
ここで、λはフィッティングパラメータである。この時、ＮＭＯＳトランジスタＭ１が５極管領域で動作していても、Ｍ１のドレイン電流はドレインソース間電圧依存性を持つため、正確なカレントのミラーリングを行うことができない。
【００１３】
このために、図１８の様に、ＮＭＯＳトランジスタを縦積みにして、カレントをミラーするトランジスタＭ１１のドレイン電圧の変動を抑えるカレントミラー回路が提案されているが、これらの補正手段は基本的なカレントミラー回路に直列にトランジスタを挿入しているため、上記の低電圧動作のマージンを減少させてしまい、上記した半導体回路の低電圧化に逆行するという問題があつた。
【００１４】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができ、また、ミラー電流のドレインソース間電圧依存性を緩和することができるカレントミラー回路を提供することである。
【００１７】
【課題を解決するための手段】
本願発明に係るカレントミラー回路は、ゲートとドレインの接続ノードを有し、そのソースを基準電源に接続した第１のＮＭＯＳトランジスタと、この第１のＮＭＯＳトランジスタの前記接続ノードに接続したゲートを有し、そのソースを前記基準電源に接続した第２のＮＭＯＳトランジスタと、 前記第２のＮＭＯＳトランジスタに並列に接続され、前記第２のＮＭＯＳトランジスタのドレインに接続するドレインを有し、そのソースを前記基準電源に接続する少なくとも１個以上の補正用ＮＭＯＳトランジスタとを備え、 前記補正用ＮＭＯＳトランジスタのゲートに接続され、前記少なくとも１個以上の補正用ＮＭＯＳトランジスタのゲートに、前記第１、第２のＮＭＯＳトランジスタのゲートに印加されるゲートソース間電圧Ｖｇ１より低い電圧を印加する演算回路を有することを特徴とする。
【００１８】
本発明に係るカレントミラー回路によれば、ゲートとドレインを接続した第１のＮＭＯＳトランジスタと、この第１のＮＭＯＳトランジスタのゲートにゲートを接続した第２のＮＭＯＳトランジスタとによりカレントミラー回路が構成され、第１のＮＭＯＳトランジスタのドレインソース間を流れる電流のミラー電流が第２のＮＭＯＳトランジスタのドレインソース間を流れる。この際、電源電圧が低電圧化して、第２のＮＭＯＳトランジスタのドレイン電圧Ｖｄ１が低下すると、第２のＮＭＯＳトランジスタの動作領域が５極管領域から３極管領域に移行し、前記ミラー電流が低下してくる。しかし、第２のＮＭＯＳトランジスタのドレインにドレインを接続した１個の補正用ＮＭＯＳトランジスタのゲートに前記第１、第２のＮＭＯＳトランジスタのゲートに印加されるゲートソース間電圧Ｖｇ１から第２のＮＭＯＳトランジスタのドレイン電圧Ｖｄ１を減算した電圧を印加しておけば、上記のように電源電圧が低電圧化して第２のＮＭＯＳトランジスタのドレイン電圧Ｖｄ１が低下した場合、補助用ＮＭＯＳトランジスタのゲートソース間電圧が上昇するので、補助用ＮＭＯＳトランジスタのドレインソース間電流は増加して、前記ミラー電流の減少分を相殺する。従って、第２のＮＭＯＳトランジスタのドレインソース間電流と補正用ＮＭＯＳトランジスタのドレインソース間電流を加算した電流は、電源電圧が低電圧化しても、第１のＮＭＯＳトランジスタを流れる電流の正確なミラー電流となる。
【００１９】
また、本発明に係るカレントミラー回路は、ゲートとドレインの接続ノードを有し、そのソースを電源に接続した第１のＰＭＯＳトランジスタと、この第１のＰＭＯＳトランジスタの前記接続ノードに接続したゲートを有し、そのソースを基準電源に接続した第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタに並列に接続され、前記第２のＰＭＯＳトランジスタのドレインに接続するドレインを有し、そのソースを前記電源に接続する少なくとも１個以上の補正用ＰＭＯＳトランジスタとを備え、前記補正用ＰＭＯＳトランジスタのゲートに接続され、前記少なくとも１個以上の補正用トランジスタのゲートに、前記第１、第２のＰＭＯＳトランジスタのゲートに印加されるゲートソース間電圧Ｖｇ１より高い電圧を印加する演算回路を有することを特徴とする。
【００２０】
ここで、前記補正用ＮＭＯＳトランジスタのゲート長、チャネル幅が、前記第２のＮＭＯＳトランジスタと等しいことが好ましい。
【００２１】
また、前記補正用ＰＭＯＳトランジスタのゲート長、チャネル幅が、前記第２のＰＭＯＳトランジスタと等しいことが好ましい。
【００２２】
また、前記カレントミラー回路は、前記補正用ＮＭＯＳトランジスタを複数有し、前記第２のＮＭＯＳトランジスタのゲートソース間電圧をＶｇ１とし、ドレインソース間電圧をＶｄ１とした時、前記複数の補正用ＮＭＯＳトランジスタのゲートに、Ｖｇ１−Ｖｄ１を初項とし、公差−Ｖｄ１の等差級数をなす電圧をそれぞれ順番に印加することが好ましい。
【００２３】
前記複数の補正用ＮＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の第１項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で発生し、第２項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Ｖｄ１を入力とする減算器で生成することが好ましい。
【００２４】
また、前記カレントミラー回路は、前記補正用ＰＭＯＳトランジスタを複数有し、前記第２のＰＭＯＳトランジスタのゲートソース間電圧をＶｇ１とし、ドレインソース間電圧をＶｄ１とした時、前記複数の補正用ＰＭＯＳトランジスタのゲートに、Ｖｇ１−Ｖｄ１を初項とし、公差Ｖｄ１の等差級数をなす電圧をそれぞれ順番に印加することが好ましい。
【００２５】
また、前記複数の補正用ＰＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の第１項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で発生し、第２項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Ｖｄ１を入力とする減算器で生成することが好ましい。
【００２６】
前記複数の補正用ＮＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で生成することが好ましく、また、前記複数の補正用ＰＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で生成することが好ましい。
【００２７】
また、前記減算器の入力インピーダンスが、前記減算器の入力に接続されているＮＭＯＳトランジスタの動作点におけるインピーダンスより大きいことが好ましく、また、前記減算器の入力インピーダンスが、前記減算器の入力に接続されているＰＭＯＳトランジスタの動作点におけるインピーダンスより大きいことが好ましい。
【００２８】
また、本発明に係るカレントミラー回路は、ゲートとドレインが接続され且つ直列に接続された少なくとも２つ以上の第１のＮＭＯＳトランジスタ群と、前記第１のＮＭＯＳトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第１のトランジスタ群と同じ順番で直列に接続された前記第１のトランジスタ群と同数の第２のＮＭＯＳトランジスタ群と、 前記第２のＮＭＯＳトランジスタ群と並列に接続され、前記第２のＮＭＯＳトランジスタ群と同数のＮＭＯＳトランジスタが直列に接続された第３のＮＭＯＳトランジスタ群とを有し、前記第１と前記第２と前記第３のＮＭＯＳトランジスタ群のそれぞれの一端のＮＭＯＳトランジスタのソースがそれぞれ基準電位に接続され、前記第２と前記第３のＮＭＯＳトランジスタ群のそれぞれの他端のＮＭＯＳトランジスタのドレインが互いに接続され、前記第２のＮＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第３のＮＭＯＳトランジスタのゲートにそれぞれ印加されることを特徴とする。
【００２９】
また、本発明に係るカレントミラー回路は、ゲートとドレインを接続され且つ直列に接続された少なくとも２つ以上の第１のＰＭＯＳトランジスタ群と、前記第１のＰＭＯＳトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第１と同じ順番で直列に接続された前記第１のＰＭＯＳトランジスタ群と同数の第２のＰＭＯＳトランジスタ群と、前記第２のＰＭＯＳトランジスタ群と並列に接続され、前記第２のＰＭＯＳトランジスタ群と同数のＰＭＯＳトランジスタが直列に接続された第３のＰＭＯＳトランジスタ群とを有し、前記第１と前記第２と前記第３のＰＭＯＳトランジスタ群それぞれの一端のＰＭＯＳトランジスタのソースがそれぞれ電源電位に接続され、前記第２と前記第３のＰＭＯＳトランジスタ群のそれぞれの他端のＰＭＯＳトランジスタのドレインが互いに接続され、前記第２のＰＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第３のＰＭＯＳトランジスタのゲートにそれぞれ印加されることを特徴とする。
【００３０】
また、本発明に係る電源回路は、ソースが基準電位に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列に接続され、複数の補正ＮＭＯＳトランジスタを備え、前記補正ＮＭＯＳトランジスタのドレインが前記第１のＮＭＯＳトランジスタのドレインに接続され、前記補正ＮＭＯＳトランジスタのソースが基準電位に接続され、前記第１のＮＭＯＳトランジスタのゲートソース間電圧をＶｇ１、ドレインソース間電位をＶｄ１とした場合、補正ＮＭＯＳトランジスタのゲートソース間電圧が、それぞれ初項Ｖｇ１−Ｖｄ１で公差−Ｖｄ１の等差級数をなすような電圧が前記複数の補正ＮＭＯＳトランジスタに印加されることを特徴とする。
【００３１】
また、本発明に係る電流源回路は、ソースが電源電位に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに並列に接続され、複数の補正ＰＭＯＳトランジスタを備え、前記補正ＰＭＯＳトランジスタのドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、前記補正ＰＭＯＳトランジスタのソースが電源電位に接続され、前記第１のＰＭＯＳトランジスタのゲートソース間電圧をＶｇ１、ドレインソース間電位をＶｄ１とした場合、補正ＰＭＯＳトランジスタのゲートソース間電圧が、それぞれ初項Ｖｇ１−Ｖｄ１で公差−Ｖｄ１の等差級数をなすような電圧が前記複数の補正ＰＭＯＳトランジスタに印加されるとしたことを特徴とする。
【００３２】
また、本発明に係る電流源回路は、直列に接続される少なくとも２つ以上の第１のＮＭＯＳトランジスタ群と、前記第１のＮＭＯＳトランジスタ群に並列に接続され、前記第１のＮＭＯＳトランジスタと同数のＮＭＯＳトランジスタが直列に接続された第２のＮＭＯＳトランジスタ群とを有し、前記第１と前記第２のＮＭＯＳトランジスタ群のそれぞれの一端のＮＭＯＳトランジスタのソースがそれぞれ基準電位に接続され、前記第１と前記第２のＮＭＯＳトランジスタ群のそれぞれの他端のＮＭＯＳトランジスタのドレインが互いに接続され、前記第１のＮＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第２のＮＭＯＳトランジスタのゲートにそれぞれ印加することを特徴とする。
【００３３】
また、本発明に係る電流源回路は、直列に接続される少なくとも２つ以上の第１のＰＭＯＳトランジスタ群と、前記第１のＰＭＯＳトランジスタ群に並列に接続され、前記第１のＰＭＯＳトランジスタと同数のＰＭＯＳトランジスタが直列に接続された第２のＰＭＯＳトランジスタ群とを有し、前記第１と前記第２のＰＭＯＳトランジスタ群それぞれの一端のＰＭＯＳトランジスタのソースがそれぞれ電源電位に接続され、前記第１と前記第２のトランジスタ群のそれぞれの他端のＰＭＯＳトランジスタのドレインが互いに接続され、前記第１のＰＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第２のＰＭＯＳトランジスタのゲートにそれぞれ印加することを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明のカレントミラー回路の第１の実施の形態を示した回路図である。ＮＭＯＳトランジスタ１１と１２によりカレトミラー回路が構成され、このカレトミラー回路に、減算回路１４と、この回路の減算結果をゲートに入力するＮＭＯＳトランジスタ１３とからなる特性向上のための補正回路が付加されている。減算回路１４は演算増幅器１４１に複数の抵抗Ｒが接続されて構成され、ＮＭＯＳトランジスタ１１、１２のゲート電圧Ｖｇ１とＮＭＯＳトランジスタ１２のドレイン電圧Ｖｄ１を入力して減算し、その結果をＮＭＯＳトランジスタ１３に出力している。但、ＮＭＯＳトランジスタ１２の動作点におけるオン抵抗に比ぺて、４本の抵抗Ｒの抵抗値を十分大きくして、減算回路１４の入力インピーダンスを高くしている。
【００４０】
次に本実施形態の動作について説明する。ＮＭＯＳトランジスタ１１はドレインとゲートが接続されているため、５極管領域で動作し、定電流源１５から発生される定電流ＩがＮＭＯＳトランジスタ１１のドレインソース間を流れる。この時、ＮＭＯＳトランジスタ１２のドレインソース間電圧Ｖｄ１が十分高くトランジスタが５極管領域で動作している場合、ＮＭＯＳトランジスタ１２のゲートソース間電圧Ｖｇ１がＮＭＯＳトランジスタ１１と同一のため、前記電流Ｉと同一の電流がＮＭＯＳトランジスタ１２のドレインソース間に流れる。
【００４１】
その際、演算増幅器１４１の反転増幅端子（＋）にゲートバイアス電圧Ｖｇ１が印加され、非反転増幅端子（−）にＮＭＯＳトランジスタ１２のドレイン電圧Ｖｄ１が印加されるため、演算増幅器１４１は（Ｖｇ１−Ｖｄ１）の減算を行ない、その結果をＮＭＯＳトランジスタ１３のゲートに印加する。但し、（Ｖｇ１−Ｖｄ１）が負になる時は、ＮＭＯＳトランジスタ１３のゲート電圧を０Ｖにしてもよい。
【００４２】
ここで、ＮＭＯＳトランジスタ１２は５極管領域で動作するが、回路の低電圧化でドレインソース間電圧Ｖｄ１が減少すると、ＮＭＯＳトランジスタ１２は３極管領域で動作するようになり、ＮＭＯＳトランジスタ１２を流れるミラー電流が減少する。しかし、Ｖｄ１が減少すると、（Ｖｇ１−Ｖｄ１）が増加し、ＮＭＯＳトランジスタ１３を流れる電流が増加するため、結局、ＮＭＯＳトランジスタ１２を流れるミラー電流の減少分を補って、トランジスタ１２、１３を流れる電流の総和をほぼ一定にする。これによって、カレントミラー動作領域が低電圧側で広がったことになる。
【００４３】
次に上記動作を更に厳密に説明する。簡単のために、前記（１）から（４）式を使用する。
【００４４】
ＭＯＳトランジスタ１２のドレイン電流は、
【数４】
Ｉｄ＝０ Ｖｇ１＜Ｖｔ
Ｉｄ＝β｛（Ｖｇ１−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝ Ｖｄ１＜（Ｖｇ１−Ｖｔ）
Ｉｄ＝１／２ β（Ｖｇ１−Ｖｔ）² Ｖｄ１＞（Ｖｇ１−Ｖｔ）
で表される。
【００４５】
従って、ドレインソース間電圧がＶｇ１−Ｖｔより小さい時にミラーされる電流は所望のものより減少してしまう。
【００４６】
一方、ＭＯＳトランジスタ１３のドレイン電流は、ゲートソース間電圧がＶｇ１−Ｖｄ１であるために、
【数５】
Ｉｄ＝０ Ｖｇ１＜Ｖｔ
Ｉｄ＝β｛（Ｖｇ１−Ｖｄ−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝ Ｖｄ１＜（Ｖｇ１−Ｖｔ）／２
Ｉｄ＝１／２ β（Ｖｇ１−Ｖｄ１−Ｖｔ）² ＝１／２β（Ｖｇ１−Ｖｔ）² 一β｛（Ｖｇ１−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝ Ｖｄ１＞（Ｖｇ１−Ｖｔ）／２
で表されるので、ＮＭＯＳトランジスタ１２と１３を流れる電流の和は、
【数６】
Ｉｄ＝０ Ｖｇ１＜Ｖｔ
Ｉｄ＝β｛（Ｖｇ１−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝＋β｛（Ｖｇ１−Ｖｄ１−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝＝β｛（Ｖｇ１−２Ｖｄ１−Ｖｔ）Ｖｄ１−１／２Ｖｄ１² ｝ Ｖｄ１＜（Ｖｇ１−Ｖｔ）／２
Ｉｄ＝１／２β（Ｖｇ１−Ｖｔ）² Ｖｄ１＞（Ｖｇ１−Ｖｔ）／２になる。
【００４７】
従って、ドレインソース間電圧が（Ｖｇ１−Ｖｔ）／２より大きければ、流れる電流の総和は一定である。これにより、動作中のドレインソース間電圧を図２のＱに示すように（Ｖｇ１−Ｖｔ）／２まで下げても、電流のミラーリングが悪化することがなく、従来例のＰよりも、（Ｖｇ１−Ｖｔ）／２だけ、低電圧側にカレントミラー領域が広がったことになる。
【００４８】
本実施の形態によれば、ＮＭＯＳトランジスタ１１、１２のカレントミラー回路にＮＭＯＳトランジスタ１３と減算回路１４から成る補正回路を付加することにより、低電圧側にカレントミラー特性を広げることができ、半導体回路の低電圧化に対しても、特性のよいカレントミラー電流を得ることができる。
【００４９】
図３は本発明のカレントミラー回路の第２の実施の形態を示した回路図である。
【００５０】
但し、図１に示した第１の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。本例は、回路を構成するＭＯＳトランジスタの極性が図１に示した第１の実施の形態と反対のＰＭＯＳトランジスタ２１、２２、２３と減算回路１４で構成した例で、その動作は第１の実施の形態と同様で、同様の効果がある。
【００５１】
図４は本発明のカレントミラー回路の第３の実施の形態を示した回路図である。
【００５２】
但し、図１に示した第１の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。本例は、ＮＭＯＳトランジスタ１１、１２で構成されるカレントミラー回路に、複数の演算増幅器１４１１、１４１２、…、１４１（ｎ−１）とＮＭＯＳトランジスタ１３１、１３２、…、１３（ｎ−１）で構成される補正回路を多段に接続してある。
【００５３】
これにより、第１段のＮＭＯＳトランジスタ１３１のゲートには演算増幅器１４１１の減算結果である（Ｖｇ１−Ｖｄ１）が入力され、第２段のＮＭＯＳトランジスタ１３２のゲートには演算増幅器１４１２の減算結果である（Ｖｇ１−２Ｖｄ１）が入力され、以降同様である。これにより、各段の補正回路は図１に示した回路の補正回路と同様の動作を各段で行なう。
【００５４】
本実施の形態によれば、ＮＭＯＳトランジスタ１４１１、１４１２、…、１４１（ｎ−１）のソースとＮＭＯＳトランジスタ１２のソースを流れる電流の和は、ＮＭＯＳトランジスタ１２を流れる電流のミラー電流となり、しかも、前記補正回路を多段に接続した分、低電圧側にカレントミラー特性を上記した第１の実施の形態よりも、更に広げることができ、半導体回路の一層の低電圧化に対しても、特性のよいカレントミラー動作を得ることができる。
【００５５】
図５は本発明のカレントミラー回路の第４の実施の形態を示した回路図である。但し、図４に示した第３の実施の形態と同一の部分は同一符号を用い、且つその説明を適宜省略する。
【００５６】
本例は、ＮＭＯＳトランジスタ１１、１２で構成されるカレントミラー回路に、複数の演算増幅器１５１１、１５１２、…とＮＭＯＳトランジスタ１３１、１３２…で構成される補正回路を多段に接続してあるが、各補助回路を構成する演算増幅器１５１１、１５１２、…、１５１ｎはＮＭＯＳトランジスタ１２のドレインとゲートの電圧を入力して、減算を行なうようになっている。
【００５７】
即ち、演算増幅器１５１１では、（Ｖｇ１−Ｖｄ１）を演算して、その結果をＮＭＯＳトランジスタ１３１のゲートに入力し、演算増幅器１５１２では、（Ｖｇ１−２Ｖｄ１）を演算して、その結果をＮＭＯＳトランジスタ１３２のゲートに入力して、図４に示した回路と同様の動作を行なっている。これにより、第３に示した実施の形態と同様に半導体回路の一層の低電圧化に対しても、特性のよいカレントミラー動作を得ることができる。
【００５８】
しかも、本例では、図４に示した第３の実施の形態のように、各演算増幅器１５１１、１５１２、…はその前の段の演算増幅器の演算結果を用いて演算を行なわないため、補正回路を多段に接続しても、その応答度が悪くなることがなく、一層の低電圧化に対しても、特性のよいカレントミラー電流を応答度よく得ることができる。
【００５９】
図６は本発明のカレントミラー回路の第５の実施の形態を示した回路図である。ＮＭＯＳトランジスタ１１、１２によりカレントミラー回路が構成されているが、ＮＭＯＳトランジスタ１２のドレインにはＰＭＯＳトランジスタ１６を介して電流が供給されるようになっている。このＰＭＯＳトランジスタ１６のゲートドレイン間にはレベル変換器１７を介してバイアス電圧が印加されている。
【００６０】
レベル変換器１７はドレインソース間電圧の単調減少関数で表されるゲートドレイン間電圧をＰＭＯＳトランジスタ１６のゲートに印加するため、ＮＭＯＳトランジスタ１２のドレイン電圧Ｖｄ１が上昇するにつれて、ＰＭＯＳトランジスタ１６のゲートに印加されたバイアス電圧は減少して、ＰＭＯＳトランジスタ１６のドレイン電流は増大し、ＮＭＯＳトランジスタ１２を流れるミラー電流を絞ることになる。これにより、ＮＭＯＳトランジスタ１２の５極管領域でドレインソース間電圧Ｖｄ１が上昇しても、ミラー電流が増加することはなく、ほぼ一定に保持することができる。
【００６１】
本実施の形態によれば、ＮＭＯＳトランジスタ１２のドレイン側にＰＭＯＳトランジスタ１６とレベル変換器１７を設けることによって、ＮＭＯＳトランジスタ１２の５極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【００６２】
図７は本発明のカレントミラー回路の第６の実施の形態を示した回路図である。但し、図６に示した第５の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。本例は、回路を構成するＭＯＳトランジスタの極性が図６に示した第５の実施の形態と反対で、ＰＭＯＳトランジスタ２１、２２によりカレントミラー回路が構成され、ＰＭＯＳトランジスタ２２のドレインにＮＭＯＳトランジスタ２４が接続されている。ＮＭＯＳトランジスタ２４のゲートはソースドレイン間電圧の絶対値の単調増加関数型のレベル変換器１７を介してソースと接続され、ＰＭＯＳトランジスタ２２の５極管領域でのドレインソース間電圧の変化に対してＮＭＯＳトランジスタ２４を流れる電流を変化させて、ＰＭＯＳトランジスタ２２を流れるミラー電流を一定に保持している。
【００６３】
本実施の形態も、ＰＭＯＳトランジスタ２２の５極管動作領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【００６４】
図８は本発明のカレントミラー回路の第７の実施の形態を示した回路図である。但し、図６に示した第５の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。ＮＭＯＳトランジスタ１１、１２によりカレントミラー回路が構成されているが、ＮＭＯＳトランジスタ１１のドレインにＰＭＯＳトランジスタ１６を接続し、定電流源から流れ込む電流に電流を足し合わせている。また、ＰＭＯＳトランジスタ１６のゲートを単調増加関数型のレベル変換器１７を介してソースと接続することにより、バイアス電圧が印加されるようになっている。
【００６５】
レベル変換器１７はドレインソース間の電圧の単調増加関数で表されるゲートソース間電圧をＰＭＯＳトランジスタ１６のゲートに印加するため、ＮＭＯＳトランジスタ１２の５極管領域で、ＮＭＯＳトランジスタ１２のドレイン電圧Ｖｄ１が上昇するにつれて、ＰＭＯＳトランジスタ１６のゲートに印加されたバイアス電圧は増加するため、定電流源から流れ込む電流に足し合わされる電流が減少する。従って、ＮＭＯＳトランジスタ１２を流れるミラー電流も減少するが、この減少分はドレイン電圧Ｖｄ１の上昇によるミラー電流の増加を相殺し、結局、ミラー電流はほぼ一定に保持される。
【００６６】
本実施の形態によれば、ＰＭＯＳトランジスタ２２の５極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【００６７】
図９は本発明のカレントミラー回路の第８の実施の形態を示した回路図である。但し、図７に示した第６の実施の形態と同一部分には同一符号を付し、且つその説明を適宜省略する。本例は、回路を構成するＭＯＳトランジスタの極性が図８に示した第７の実施の形態と反対で、ＰＭＯＳトランジスタ２１、２２によりカレントミラー回路が構成され、ＰＭＯＳトランジスタ２１のドレインにＮＭＯＳトランジスタ２４が接続されている。ＮＭＯＳトランジスタ２４のゲートはソースドレイン間電圧の絶対値の単調減少関数型のレベル変換器１７を介してソースと接続されている。これにより、ＰＭＯＳトランジスタ２２のドレイン電圧の変化に対して、ＮＭＯＳトランジスタ２４によりＰＭＯＳトランジスタ２１を流れるドレイン電流を変化させることにより、ＰＭＯＳトランジスタ２２を流れるミラー電流を一定に保持している。
【００６８】
本実施の形態によれば、ＰＭＯＳトランジスタ２２の５極管領域でのミラー電流のドレインソース間電圧依存性を緩和することができる。
【００６９】
図１０は本発明のカレントミラー回路の第９の実施の形態を示した回路図である。ＮＭＯＳトランジスタ１１、１２及びＮＭＯＳトランジスタ１８、１９を縦積みに接続してカレントミラー回路が構成されている。更に、ＮＭＯＳトランジスタ１２にＮＭＯＳトランジスタ３１と減算器３３から成る補正回路が接続され、ＮＭＯＳトランジスタ１９にＮＭＯＳトランジスタ３２と減算器３４から成る補正回路が接続されている。
【００７０】
次に本実施の形態の動作について説明する。減算器３３はＮＭＯＳトランジスタ１２のゲートソース間電圧Ｖｇ１からドレインソース間電圧Ｖｄ１を減算し、その結果をＮＭＯＳトランジスタ３１のゲートソース間に印加している。また、減算器３４はＮＭＯＳトランジスタ１９のゲートソース間電圧Ｖｇ２からドレインソース間電圧Ｖｄ２を減算し、その結果をＮＭＯＳトランジスタ３２のゲートソース間に印加している。
【００７１】
これにより、各補正回路はＮＭＯＳトランジス夕１１、１２及びＮＭＯＳトランジスタ１８、１９で構成される各段のミラー電流が電源の低電圧化により減少しても、ＮＭＯＳトランジスタ３１と３２を流れる電流により減少分が相殺され、結局、ＮＭＯＳトランジスタ１９とＮＭＯＳトランジスタ３２を流れるドレイン電流の和は、電源が低電圧になっても、ミラーリングが悪化することがなく、従来例よりも、低電圧側にカレントミラー領域が広がったことになる。
【００７２】
本実施の形態によれば、ＮＭＯＳトランジスタ１１、１２及びＮＭＯＳトランジスタ１８、１９を縦積みに接続し、且つ、ＮＭＯＳトランジスタ１２、１９に補正回路を接続した構成により、低電圧側にカレントミラー特性を広げることができ、半導体回路の低電圧化に対しても、特性のよいカレントミラー電流を得ることができる。また、縦積みしたカレントミラー回路は５極管領域でのミラー電流のドレインソース間電圧依存性が緩和することができる。
【００７３】
尚、図１０に示した第９の実施の形態では、ＮＭＯＳトランジスタ１１、１２とＮＭＯＳトランジスタ１８、１９を２段縦積みにしたが、３段以上縦積みにしたり、また、各段の減算増幅器３３とＮＭＯＳトランジスタ３１及び減算増幅器３４とＮＭＯＳトランジスタ３２から成る補正回路を図４又は図５に示すように複数個接続しても、更に性能を向上させることができる。
【００７４】
図１１は本発明のカレントミラー回路の第１０の実施の形態を示した回路図である。本例は、回路を構成するＭＯＳトランジスタの極性が図１０に示した第９の実施の形態と反対で、ＰＭＯＳトランジスタ２１、２２とＰＭＯＳトランジス夕２５、２６を縦積みすることによって、カレントミラー回路が構成され、更に減算器２９及びＰＭＯＳトランジスタ２７、減算器３０及びＰＭＯＳトランジスタ２８とにより補正回路が構成されているが、その動作は第８の実施の形態と同様で、同様の効果がある。
【００７５】
尚、本例も、カレントミラー回路を多段に、また複数の補正回路を接続する構成として、更に性能を向上させることができる。
【００７６】
カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができ、また、ミラー電流のドレインソース間電圧依存性を緩和することができる
ところで、カレントミラー回路は、カレントを参照する回路と参照した電流を複製する電流現回路によって構成される。従って、本発明のコンセプトは以下に述べるように電流源回路にも使用することができる。
【００７７】
図１２は本発明の電流源回路の第１の実施の形態を示した回路図である。
【００７８】
本例は、低電圧Ｖｇ１をゲートソース間に印加し、ドレインソース間電圧がＶｄ１のＮＭＯＳトランジスタ１５０で構成される電流源に並列に、ｎ個の補正用ＮＭＯＳトランジスタ１５１、１５２、…１５ｎを接続して、これらＮＭＯＳトランジスタのゲートソース間電圧に、初項（Ｖｇ１−Ｖｄ１）、公差Ｖｄ１の等差級数で表される電圧をそれぞれ印加している。
【００７９】
ＮＭＯＳトランジスタ１５０は５極管領域で動作するが、回路の低電圧化でドレイン電圧Ｖｄ１が減少すると、ＮＭＯＳトランジスタ１５０は３極管領域で動作するようになり、ＮＭＯＳトランジスタ１５０を流れる電流が減少する。しかし、前記Ｖｄ１が減少すると、（Ｖｇ１−Ｖｄ１）、（Ｖｇ１−２Ｖｄ１）、…がそれぞれ増加するため、ｎ個のＮＭＯＳトランジスタ１５１、１５２、…１５ｎを流れる電流が増加して、前記減少分を補うため、ＮＭＯＳトランジスタ１５０及びｎ個のＮＭＯＳトランジスタ１５１、１５２、…１５ｎを流れる電流の総和をほぼ一定にすることができる。従って、低電圧側に定電流領域が広がったことになり、半導体回路の低電圧化に対しても定電流源の特性を向上させることができる。
【００８０】
図１３は本発明の電流源回路の第２の実施の形態を示した回路図である。本例は、図１２に示した第１の実施の形態で使用されたトランジスタの極性をＰ型にしてあり、ＰＭＯＳトランジスタ１６０で構成される電流源に並列にｎ個の補正用ＰＭＯＳトランジスタ１６１、１６２、…１６ｎが接続されている。従って、本例は第１の実施の形態とその構成及び動作は同様であり、同様の効果がある。
【００８１】
図１４は本発明の電流源回路の第３の実施の形態を示した回路図である。
【００８２】
本例は、ｎ個のＮＭＯＳトランジスタ１７１、１７２、…１７ｎを直列に接続して成る電流源と、ｎ個の補正用ＮＭＯＳトランジスタ１９１、１９２、…１９ｎを直列に接続して成る補正用回路とから構成されている。各補正用ＮＭＯＳトランジスタ１９１、１９２、…１９ｎのゲートソース間には、対応する電流源を形成するトランジスタ１７１、１７２、…１７ｎのゲートソース間電圧Ｖｇｉ（ｉ＝１〜ｎ）とドレインソース間電圧Ｖｄｉ（ｉ＝１〜ｎ）の差である（Ｖｇｉ−Ｖｄｉ）が印加されている。又、電流源を形成するＮＭＯＳトランジスタ１７ｎと補正用ＮＭＯＳトランジスタ１９ｎのドレインは共通に接続され、ＮＭＯＳトランジスタ１７１と補正用ＮＭＯＳトランジスタ１９１のソースはそれぞれ基準電圧に接続されている。
【００８３】
回路の低電圧化で、トランジスタ１７１、１７２、…１７ｎが５極管領域から３極管領域に移行して、直列回路を流れる電流Ｖｄｉが減少すると、補正用ＮＭＯＳトランジスタ１９１、１９２、…１９ｎのゲートソース間に印加されている（Ｖｇｉ−Ｖｄｉ）が増加して、補正用ＮＭＯＳトランジスタ１９１、１９２、…１９ｎの直列回路を流れる電流が増加するため、結局、前記減少分を補い、前記両直列回路を流れる電流の総和はほぼ一定に保つことができる。
【００８４】
従って、本例も低電圧側に定電流領域が広がったことになり、半導体回路の低電圧化に対しても定電流源の特性を向上させることができる。又、縦積み（直列接続）にした定電流源は５極管領域での定電流のドレインソース間電圧依存性を緩和することができる。
【００８５】
図１５は本発明の電流源回路の第４の実施の形態を示した回路図である。
【００８６】
本例は、図１４に示した第３の実施の形態で使用されたトランジスタの極性をＰ型にしてあり、ＰＭＯＳトランジスタ１８１、１８２、…１８ｎで電流源が形成され、ＰＭＯＳトランジスタ１２１、１２２、…１２ｎで補正用回路が形成されている。従って、本例も第３の実施の形態とその構成及び動作は同様であり、同様の効果がある。
【００８７】
【発明の効果】
以上詳細に説明したように、請求項１及び請求項３乃至１１記載のカレントミラー回路によれば、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、良好なミラー電流を得ることができる。
【００８８】
請求項２及び請求項１２乃至１５記載のカレントミラー回路によれば、ミラー電流のドレインソース間電圧依存性を緩和することができる。
【００８９】
請求項１６又は１７記載のカレントミラー回路によれば、カレントミラー動作の低電圧動作マージンを増大させて、低電圧電源でも、正確なミラー電流を得ることができると共に、ミラー電流のドレインソース間電圧依存性を緩和することができる。
【００９０】
請求項１８又は１９記載の電流源回路によれば、低電圧動作マージンを増大させて、低電圧電源でも、良好な定電流を得ることができる。
【００９１】
請求項２０又は２１記載の電流源回路によれば、低電圧動作マージンを増大させて、低電圧電源でも、良好な定電流を得ることができると共に、定電流のドレインソース間電圧依存性を緩和することができる。
【図面の簡単な説明】
【図１】本発明のカレントミラー回路の第１の実施の形態を示した回路図である。
【図２】ＮＭＯＳトランジスタのドレイン電圧とドレイン電流の関係を示した特性図である。
【図３】本発明のカレントミラー回路の第２の実施の形態を示した回路図である。
【図４】本発明のカレントミラー回路の第３の実施の形態を示した回路図である。
【図５】本発明のカレントミラー回路の第４の実施の形態を示した回路図である。
【図６】本発明のカレントミラー回路の第５の実施の形態を示した回路図である。
【図７】本発明のカレントミラー回路の第６の実施の形態を示した回路図である。
【図８】本発明のカレントミラー回路の第７の実施の形態を示した回路図である。
【図９】本発明のカレントミラー回路の第８の実施の形態を示した回路図である。
【図１０】本発明のカレントミラー回路の第９の実施の形態を示した回路図である。
【図１１】本発明のカレントミラー回路の第１０の実施の形態を示した回路図である。
【図１２】本発明の電流源回路の第１の実施の形態を示した回路図である。
【図１３】本発明の電流源回路の第２の実施の形態を示した回路図である。
【図１４】本発明の電流源回路の第３の実施の形態を示した回路図である。
【図１５】本発明の電流源回路の第４の実施の形態を示した回路図である。
【図１６】ＮＭＯＳトランジスタのドレインソース間電圧とドレイン電流との静特性を示した図である。
【図１７】従来のカレントミラー回路の構成例を示した回路図である。
【図１８】従来のカレントミラー回路の他の構成例を示した回路図である。
【符号の説明】
１１、１２、１３、１８、１９、２４、３１、３２、１３１、１３２、…、１３ｎ ＮＭＯＳトランジスタ
１４ 減算回路
１５ 定電流源
１６、２１、２２、２３、２５、２６、２７、２８ ＰＭＯＳトランジスタ
１７ レベル変換器
２９、３０、３３、３４ 減算器
１４１、１４１１、１４１２、…、１４１ｎ、１５１１、１５１２ 演算増幅器

Claims (18)

1. ゲートとドレインの接続ノードを有し、そのソースを基準電源に接続した第１のＮＭＯＳトランジスタと、
   この第１のＮＭＯＳトランジスタの前記接続ノードに接続したゲートを有し、そのソースを前記基準電源に接続した第２のＮＭＯＳトランジスタと、
   前記第２のＮＭＯＳトランジスタに並列に接続され、前記第２のＮＭＯＳトランジスタのドレインに接続するドレインを有し、そのソースを前記基準電源に接続する少なくとも１個以上の補正用ＮＭＯＳトランジスタとを備え、
   前記補正用ＮＭＯＳトランジスタのゲートに接続され、前記少なくとも１個以上の補正用ＮＭＯＳトランジスタのゲートに、前記第１、第２のＮＭＯＳトランジスタのゲートに印加されるゲートソース間電圧Ｖｇ１より低い電圧を印加する演算回路を有することを特徴とするカレントミラー回路。
2. ゲートとドレインの接続ノードを有し、そのソースを電源に接続した第１のＰＭＯＳトランジスタと、
   この第１のＰＭＯＳトランジスタの前記接続ノードに接続したゲートを有し、そのソースを基準電源に接続した第２のＰＭＯＳトランジスタと、
   前記第２のＰＭＯＳトランジスタに並列に接続され、前記第２のＰＭＯＳトランジスタのドレインに接続するドレインを有し、そのソースを前記電源に接続する少なくとも１個以上の補正用ＰＭＯＳトランジスタとを備え、
   前記補正用ＰＭＯＳトランジスタのゲートに接続され、前記少なくとも１個以上の補正用トランジスタのゲートに、前記第１、第２のＰＭＯＳトランジスタのゲートに印加されるゲートソース間電圧Ｖｇ１より高い電圧を印加する演算回路を有することを特徴とするカレントミラー回路。
3. 前記補正用ＮＭＯＳトランジスタのゲート長、チャネル幅が、前記第２のＮＭＯＳトランジスタと等しいことを特徴とする請求項１記載のカレントミラー回路。
4. 前記補正用ＰＭＯＳトランジスタのゲート長、チャネル幅が、前記第２のＰＭＯＳトランジスタと等しいことを特徴とする請求項２記載のカレントミラー回路。
5. 前記カレントミラー回路は、前記補正用ＮＭＯＳトランジスタを複数有し、前記第２のＮＭＯＳトランジスタのゲートソース間電圧をＶｇ１とし、ドレインソース間電圧をＶｄ１とした時、前記複数の補正用ＮＭＯＳトランジスタのゲートに、Ｖｇ１−Ｖｄ１を初項とし、公差−Ｖｄ１の等差級数をなす電圧をそれぞれ順番に印加することを特徴とする請求項１又は３のいずれか１項記載のカレントミラー回路。
6. 前記複数の補正用ＮＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の第１項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で発生し、第２項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Ｖｄ１を入力とする減算器で生成することを特徴とする請求項５記載のカレントミラー回路。
7. 前記カレントミラー回路は、前記補正用ＰＭＯＳトランジスタを複数有し、前記第２のＰＭＯＳトランジスタのゲートソース間電圧をＶｇ１とし、ドレインソース間電圧をＶｄ１とした時、前記複数の補正用ＰＭＯＳトランジスタのゲートに、Ｖｇ１−Ｖｄ１を初項とし、公差Ｖｄ１の等差級数をなす電圧をそれぞれ順番に印加することを特徴とする請求項２又は４のいずれか１項に記載のカレントミラー回路。
8. 前記複数の補正用ＰＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の第１項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で発生し、第２項目以降の電圧を、前記ゲートソース間電圧の前項目の電圧と電圧Ｖｄ１を入力とする減算器で生成することを特徴とする請求項７記載のカレントミラー回路。
9. 前記複数の補正用ＮＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で生成することを特徴とする請求項５記載のカレントミラー回路。
10. 前記複数の補正用ＰＭＯＳトランジスタに印加される前記等差級数をなすゲートソース間電圧の全ての項目の電圧を、電圧Ｖｇ１と電圧Ｖｄ１を入力とする減算器で生成することを特徴とする請求項７記載のカレントミラー回路。
11. 前記減算器の入力インピーダンスが、前記減算器の入力に接続されているＮＭＯＳトランジスタの動作点におけるインピーダンスより大きいことを特徴とする請求項６又は９のいずれか１項に記載のカレントミラー回路。
12. 前記減算器の入力インピーダンスが、前記減算器の入力に接続されているＰＭＯＳトランジスタの動作点におけるインピーダンスより大きいことを特徴とする請求項８又は１０のいずれか１項に記載のカレントミラー回路。
13. ゲートとドレインが接続され且つ直列に接続された少なくとも２つ以上の第１のＮＭＯＳトランジスタ群と、
    前記第１のＮＭＯＳトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第１のトランジスタ群と同じ順番で直列に接続された前記第１のトランジスタ群と同数の第２のＮＭＯＳトランジスタ群と、
    前記第２のＮＭＯＳトランジスタ群と並列に接続され、前記第２のＮＭＯＳトランジスタ群と同数のＮＭＯＳトランジスタが直列に接続された第３のＮＭＯＳトランジスタ群とを有し、
    前記第１と前記第２と前記第３のＮＭＯＳトランジスタ群のそれぞれの一端のＮＭＯＳトランジスタのソースがそれぞれ基準電位に接続され、前記第２と前記第３のＮＭＯＳトランジスタ群のそれぞれの他端のＮＭＯＳトランジスタのドレインが互いに接続され、前記第２のＮＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第３のＮＭＯＳトランジスタのゲートにそれぞれ印加されることを特徴とするカレントミラー回路。
14. ゲートとドレインを接続され且つ直列に接続された少なくとも２つ以上の第１のＰＭＯＳトランジスタ群と、
    前記第１のＰＭＯＳトランジスタ群の各ゲートとドレインの接続ノードにそれぞれ接続されたゲートを有し且つ対応する前記第１と同じ順番で直列に接続された前記第１のＰＭＯＳトランジスタ群と同数の第２のＰＭＯＳトランジスタ群と、
    前記第２のＰＭＯＳトランジスタ群と並列に接続され、前記第２のＰＭＯＳトランジスタ群と同数のＰＭＯＳトランジスタが直列に接続された第３のＰＭＯＳトランジスタ群とを有し、
    前記第１と前記第２と前記第３のＰＭＯＳトランジスタ群それぞれの一端のＰＭＯＳトランジスタのソースがそれぞれ電源電位に接続され、前記第２と前記第３のＰＭＯＳトランジスタ群のそれぞれの他端のＰＭＯＳトランジスタのドレインが互いに接続され、前記第２のＰＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第３のＰＭＯＳトランジスタのゲートにそれぞれ印加されることを特徴とするカレントミラー回路。
15. ソースが基準電位に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列に接続され、複数の補正ＮＭＯＳトランジスタを備え、
    前記補正ＮＭＯＳトランジスタのドレインが前記第１のＮＭＯＳトランジスタのドレインに接続され、
    前記補正ＮＭＯＳトランジスタのソースが基準電位に接続され、
    前記第１のＮＭＯＳトランジスタのゲートソース間電圧をＶｇ１、ドレインソース間電位をＶｄ１とした場合、
    補正ＮＭＯＳトランジスタのゲートソース間電圧が、それぞれ初項Ｖｇ１−Ｖｄ１で公差−Ｖｄ１の等差級数をなすような電圧が前記複数の補正ＮＭＯＳトランジスタに印加されることを特徴とする電流源回路。
16. ソースが電源電位に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに並列に接続され、複数の補正ＰＭＯＳトランジスタを備え、
    前記補正ＰＭＯＳトランジスタのドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、
    前記補正ＰＭＯＳトランジスタのソースが電源電位に接続され、
    前記第１のＰＭＯＳトランジスタのゲートソース間電圧をＶｇ１、ドレインソース間電位をＶｄ１とした場合、補正ＰＭＯＳトランジスタのゲートソース間電圧が、それぞれ初項Ｖｇ１−Ｖｄ１で公差−Ｖｄ１の等差級数をなすような電圧が前記複数の補正ＰＭＯＳトランジスタに印加されることを特徴とする電流源回路。
17. 直列に接続される少なくとも２つ以上の第１のＮＭＯＳトランジスタ群と、
    前記第１のＮＭＯＳトランジスタ群に並列に接続され、前記第１のＮＭＯＳトランジスタと同数のＮＭＯＳトランジスタが直列に接続された第２のＮＭＯＳトランジスタ群とを有し、
    前記第１と前記第２のＮＭＯＳトランジスタ群のそれぞれの一端のＮＭＯＳトランジスタのソースがそれぞれ基準電位に接続され、
    前記第１と前記第２のＮＭＯＳトランジスタ群のそれぞれの他端のＮＭＯＳトランジスタのドレインが互いに接続され、
    前記第１のＮＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を基準電位から数えて同じ位置にある第２のＮＭＯＳトランジスタのゲートにそれぞれ印加することを特徴とする電流源回路。
18. 直列に接続される少なくとも２つ以上の第１のＰＭＯＳトランジスタ群と、
    前記第１のＰＭＯＳトランジスタ群に並列に接続され、前記第１のＰＭＯＳトランジスタと同数のＰＭＯＳトランジスタが直列に接続された第２のＰＭＯＳトランジスタ群とを有し、
    前記第１と前記第２のＰＭＯＳトランジスタ群それぞれの一端のＰＭＯＳトランジスタのソースがそれぞれ電源電位に接続され、
    前記第１と前記第２のトランジスタ群のそれぞれの他端のＰＭＯＳトランジスタのドレインが互いに接続され、
    前記第１のＰＭＯＳトランジスタ群の各ゲートソース間電圧とドレインソース間電圧の差を電源電位から数えて同じ位置にある第２のＰＭＯＳトランジスタのゲートにそれぞれ印加することを特徴とする電流源回路。

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