JP2009118059A - カレントミラー回路及びカレントミラー回路の電流特性補正方法 - Google Patents
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Abstract
【課題】回路規模を極力増大させることなく、電流特性を制御可能なカレントミラー回路を提供する。
【解決手段】FET1のドレインと共通に接続されるFET1及び2のゲートとの間に、所望の電流特性を得るために抵抗値R1が定められる抵抗素子22を挿入してカレントミラー回路21を構成する。ミラー比Mは、抵抗素子4の抵抗値R2と抵抗素子22の抵抗値R1に依存するようになり、抵抗値R1を調整することでカレントミラー回路21の電流特性が線形となるように設定できる。
【選択図】図1
【解決手段】FET1のドレインと共通に接続されるFET1及び2のゲートとの間に、所望の電流特性を得るために抵抗値R1が定められる抵抗素子22を挿入してカレントミラー回路21を構成する。ミラー比Mは、抵抗素子4の抵抗値R2と抵抗素子22の抵抗値R1に依存するようになり、抵抗値R1を調整することでカレントミラー回路21の電流特性が線形となるように設定できる。
【選択図】図1
Description
本発明は、基準電流源と直列に接続されて基準電流を流す第1トランジスタと、この第1トランジスタとミラー対を成してミラー電流を負荷に供給する第2トランジスタとで構成されるカレントミラー回路及びカレントミラー回路の電流特性補正方法に関する。
図6は、極めて一般的なカレントミラー回路の構成を示すものである。2つのPチャネルMOSFET1,2のソースは電源VDDに接続されており、両者のゲートはFET1側のドレインに接続されている。そして、FET1のドレインは、基準電流源3を介してグランドに接続され、FET2のドレインは、負荷に相当する抵抗素子4を介してグランドに接続されている。電流源3によりFET1側に基準電流I1を流し、そのミラー電流I2をFET2側に流すようになっており、以上がカレントミラー回路5を構成している。
斯様な構成では、基準電流I1を増加させるとミラー電流I2も増加するが、FET1側では、ドレイン−ソース間電圧VDS1(=ゲート−ソース間電圧VGS)が増加するのに対して、FET2側では、抵抗素子4の抵抗値をR2とすると、
VDS2=VDD−R2×I2
となるためドレイン−ソース間電圧VDS2が減少する。したがって、基準電流I1を制御することで負荷に供給されるミラー電流I2をアクティブに変化させようとすると、チャネル長変調効果によりカレントミラー回路5のミラー比が設計上の狙い値から外れてしまい、電流特性の線形性が維持できなくなるという問題がある。
VDS2=VDD−R2×I2
となるためドレイン−ソース間電圧VDS2が減少する。したがって、基準電流I1を制御することで負荷に供給されるミラー電流I2をアクティブに変化させようとすると、チャネル長変調効果によりカレントミラー回路5のミラー比が設計上の狙い値から外れてしまい、電流特性の線形性が維持できなくなるという問題がある。
図7(a)は、上記のような問題を解決するように構成されたカレントミラー回路6であり、電源VDDとFET1,2との間に、PチャネルMOSFET7,8からなるミラー対をもう1段追加したものである(例えば、特許文献1参照)。斯様な構成によれば、基準電流I1が変動した場合でも、双方のドレイン−ソース間電圧VDS1,VDS2を一定に維持することができる。また、図7(b)は(a)を更に変形したカレントミラー回路9であり、PチャネルMOSFET10をFET1,7側に並列に接続して、各ゲートの接続を若干変更したものである。また、基準電流源11,12は、それぞれ基準電流I1を流すようになっている。
特開平5−102748号公報
しかしながら、図7に示すカレントミラー回路6,9によれば、基準電流I1が増加した場合にミラー電流I2の増加を抑制することはできるが、負荷側にFET8が挿入されているためミラー電流I2の上限値が小さくなると共に、回路規模が大きくなるという問題がある。また、カレントミラー回路9では、電流が2倍必要となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模を極力増大させることなく、電流特性を制御可能なカレントミラー回路,及びカレントミラー回路の電流特性補正方法を提供することにある。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模を極力増大させることなく、電流特性を制御可能なカレントミラー回路,及びカレントミラー回路の電流特性補正方法を提供することにある。
請求項1記載のカレントミラー回路によれば、第1トランジスタの基準電流源側端子と、共通に接続される第1及び第2トランジスタの電流制御端子との間に、所望の電流特性を得るために抵抗値が定められる特性補正用素子を挿入する。斯様に構成すれば、カレントミラー回路のミラー比は、負荷の抵抗値と前記特性補正用素子の抵抗値に依存するようになる。したがって、特性補正用素子の抵抗値を調整すれば、カレントミラー回路の電流特性を任意に設定することができる。
請求項2記載のカレントミラー回路によれば、特性補正用素子をNチャネルMOSFETとPチャネルMOSFETとの並列回路で構成する。すなわち、前記並列回路においては、当該回路を構成するFETのゲートソース間電圧に応じて抵抗値が変化するので、電源電圧が変動した場合に、その変動が電流特性に及ぼす影響を打ち消すように作用させることが可能となる。
請求項3記載のカレントミラー回路によれば、特性補正用素子の抵抗値を、電流特性を線形とするように定める。すなわち、カレントミラー回路においては、一般に、負荷に供給する電流が線形に変化すると制御が行い易くなるので、電流特性を線形に維持するように特性補正用素子の抵抗値を設定すれば、様々な応用に適用することができる。
請求項4記載のカレントミラー回路によれば、第1及び第2トランジスタがMOSFETで構成される場合、特性補正用素子の抵抗値R1を、
R1=(VGS+I2×R2−VDD)/I1
とするので、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
R1=(VGS+I2×R2−VDD)/I1
とするので、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
請求項5記載のカレントミラー回路によれば、第1及び第2トランジスタがバイポーラトランジスタで構成される場合、特性補正用素子の抵抗値R1を、
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}
とするので、請求項4と同様に、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}
とするので、請求項4と同様に、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
(第1実施例)
以下、本発明の第1実施例について図1及び図2を参照して説明する。尚、図6と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のカレントミラー回路21は、図6に示すカレントミラー回路5において、FET1(第1トランジスタ)のドレイン(基準電流源側端子)とゲート(電流制御端子)との間に抵抗素子22(特性補正用素子)を挿入したものである。そして、抵抗素子22の抵抗値R1は、FET1側の基準電流I1が変化した場合でも、カレントミラー回路21における電流特性の線形性が維持されるように定められている。
以下、本発明の第1実施例について図1及び図2を参照して説明する。尚、図6と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のカレントミラー回路21は、図6に示すカレントミラー回路5において、FET1(第1トランジスタ)のドレイン(基準電流源側端子)とゲート(電流制御端子)との間に抵抗素子22(特性補正用素子)を挿入したものである。そして、抵抗素子22の抵抗値R1は、FET1側の基準電流I1が変化した場合でも、カレントミラー回路21における電流特性の線形性が維持されるように定められている。
次に、抵抗値R1をどのように決定するかについて説明する。カレントミラー回路21において、基準電流I1,ミラー電流I2は、MOSFETのドレイン電流の一般式よりそれぞれ(1),(2)式で表される。
I1=β1(VGS−Vt)2×{1+λ(VGS−I1×R1)}/2 …(1)
I2=β2(VGS−Vt)2×{1+λ(VDD−I2×R2)}/2 …(2)
ここで、β=μ×Cox×W/Lであり、μ:キャリア移動度,Cox:単位面積当たりのゲート酸化膜容量,W:ゲート幅,L:ゲート長,である。また、Vt:FETのゲート閾値電圧,λ:チャネル長変調係数,R2は抵抗素子4の抵抗値である。
I1=β1(VGS−Vt)2×{1+λ(VGS−I1×R1)}/2 …(1)
I2=β2(VGS−Vt)2×{1+λ(VDD−I2×R2)}/2 …(2)
ここで、β=μ×Cox×W/Lであり、μ:キャリア移動度,Cox:単位面積当たりのゲート酸化膜容量,W:ゲート幅,L:ゲート長,である。また、Vt:FETのゲート閾値電圧,λ:チャネル長変調係数,R2は抵抗素子4の抵抗値である。
そして、カレントミラー回路21のミラー比Mは、
M=I2/I1=(β2/β1)×{1+λ(VDD−I2×R2)}
/{1+λ(VGS−I1×R1)} …(3)
となる。したがって、基準電流I1が変動した場合、(3)式において、右辺分母の項(VGS−I1×R1)と分子の項(VGS−I2×R2)との変動分が等しくなるように抵抗素子22の抵抗値R1を決定すれば、ミラー比Mは常に一定となる。
M=I2/I1=(β2/β1)×{1+λ(VDD−I2×R2)}
/{1+λ(VGS−I1×R1)} …(3)
となる。したがって、基準電流I1が変動した場合、(3)式において、右辺分母の項(VGS−I1×R1)と分子の項(VGS−I2×R2)との変動分が等しくなるように抵抗素子22の抵抗値R1を決定すれば、ミラー比Mは常に一定となる。
すなわち、抵抗値R1は、
VDD−I2×R2=VGS−I1×R1 …(4)
より、
R1=(VGS+I2×R2−VDD)/I1 …(5)
とすれば良い。尚、ゲート−ソース間電圧VGSは、
VGS=(2×I1/β1)1/2+Vt …(6)
で表される。
VDD−I2×R2=VGS−I1×R1 …(4)
より、
R1=(VGS+I2×R2−VDD)/I1 …(5)
とすれば良い。尚、ゲート−ソース間電圧VGSは、
VGS=(2×I1/β1)1/2+Vt …(6)
で表される。
図2は、図6に示すカレントミラー回路5と、本実施例のカレントミラー回路21について、基準電流I1の変化に伴うミラー電流I2の変化をシミュレーションしたものである。カレントミラー回路21の場合、基準電流I1が変化してもミラー比Mが一定を維持するようになっており、カレントミラー回路5に対して電流特性の線形性が改善されていることが明らかである。
尚、カレントミラー回路21の具体的な適用例としては、例えば抵抗素子4をLEDとすることで、LEDの輝度制御を行うものに適用できる。その場合、基準電流I1を変化させてLEDの輝度を制御する際に、輝度を線形に変化させることができるので制御性が良好となる。
尚、カレントミラー回路21の具体的な適用例としては、例えば抵抗素子4をLEDとすることで、LEDの輝度制御を行うものに適用できる。その場合、基準電流I1を変化させてLEDの輝度を制御する際に、輝度を線形に変化させることができるので制御性が良好となる。
以上のように本実施例によれば、FET1のドレインと、共通に接続されるFET1及び2(第2トランジスタ)のゲートとの間に、所望の電流特性を得るために抵抗値R1が定められる抵抗素子22を挿入してカレントミラー回路21を構成した。したがって、ミラー比Mは、抵抗素子4の抵抗値R2と抵抗素子22の抵抗値R1に依存するようになり、抵抗値R1を調整することで、カレントミラー回路21の電流特性が線形となるように設定できる。具体的には、特性補正用素子の抵抗値R1を(5)式により定めることで、電流特性を線形にすることができる。
(第2実施例)
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例のカレントミラー回路31は、カレントミラー回路21の抵抗素子22を、PチャネルMOSFET32PとNチャネルMOSFET32Nとを並列に接続することでアナログスイッチ回路と同様に構成される並列回路32(特性補正用素子)に置き換えて構成されている。この場合、FET32Pのゲートはグランドに接続され、FET32Nのゲートは電源VDDに接続されている。そして、並列回路32のON抵抗R1は、第1実施例と同様にして決定されている。
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例のカレントミラー回路31は、カレントミラー回路21の抵抗素子22を、PチャネルMOSFET32PとNチャネルMOSFET32Nとを並列に接続することでアナログスイッチ回路と同様に構成される並列回路32(特性補正用素子)に置き換えて構成されている。この場合、FET32Pのゲートはグランドに接続され、FET32Nのゲートは電源VDDに接続されている。そして、並列回路32のON抵抗R1は、第1実施例と同様にして決定されている。
斯様に構成されるカレントミラー回路31によれば、電源VDDの電圧が変動した場合に、並列回路32の作用により、その電圧変動によるばらつきを吸収することができる。以下、その原理について説明する。カレントミラー回路31の場合、電流I1,I2の式は(1),(2)式のβ1,β2の項を、β1/2,β2/2に置き換えたものとなる。結果として、ミラー比Mの式は(3)式と同様になる。
ここで、電源VDDの電圧が低下した場合を想定すると、並列回路32を構成するFET32P,32Nにおけるゲート−ソース間電圧VGSSWも低下する。すると、並列回路32のON抵抗R1が上昇するため、(3)式における分母の(I1×R1)項の値が大きくなる。その結果、分子側の電圧VDDの低下をキャンセルする方向に作用する。尚、電源VDDの電圧が上昇した場合には、上記と逆の作用となる結果、電圧VDDの上昇をキャンセルする方向に作用する。
以上のように第2実施例によれば、カレントミラー回路31は、特性補正用素子を並列回路32で構成したので、当該回路32を構成するFET32P,32Nのゲート−ソース間電圧VGSSWに応じてON抵抗値R1が変化し、電源電圧VDDが変動した場合に、その変動が電流特性に及ぼす影響を打ち消すように作用させることができる。
(第3実施例)
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第3実施例のカレントミラー回路41は、カレントミラー回路21のFET1,2を、PNPトランジスタ42,43(第1,第2トランジスタ)に置き換えて構成されている。斯様に構成した場合でも、第1実施例と同様の作用となる。
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第3実施例のカレントミラー回路41は、カレントミラー回路21のFET1,2を、PNPトランジスタ42,43(第1,第2トランジスタ)に置き換えて構成されている。斯様に構成した場合でも、第1実施例と同様の作用となる。
すなわち、基準電流I1,ミラー電流I2は、バイポーラトランジスタのコレクタ電流の一般式よりそれぞれ(7),(8)式で表される。
I1=Is×exp(VBE/VT)
×[1+{VBE−(β−1)/β×I1×R1}/VA] …(7)
I2=Is×exp(VBE/VT)×{1+(VCC−I2×R2)/VA}
…(8)
ここで、VBE:ベース−エミッタ間電圧,β:エミッタ接地電流増幅率,VT:kT/q,VA:アーリー電圧,Is:PN接合の逆方向飽和電流,である。
ミラー比Mは、
M=I2/I1=(VA+VCC−I2×R2)
/{VA+VBE−(β−1)/β×I1×R1} …(9)
となる。
I1=Is×exp(VBE/VT)
×[1+{VBE−(β−1)/β×I1×R1}/VA] …(7)
I2=Is×exp(VBE/VT)×{1+(VCC−I2×R2)/VA}
…(8)
ここで、VBE:ベース−エミッタ間電圧,β:エミッタ接地電流増幅率,VT:kT/q,VA:アーリー電圧,Is:PN接合の逆方向飽和電流,である。
ミラー比Mは、
M=I2/I1=(VA+VCC−I2×R2)
/{VA+VBE−(β−1)/β×I1×R1} …(9)
となる。
ここで、第1実施例と同様に抵抗値R1を求めると、
VCC−I2×R2=VBE−(β−1)/β×I1×R1 …(10)
より、
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}…(11)
となる。
以上のように第3実施例によれば、カレントミラー回路41をPNPトランジスタ42,43により構成し、抵抗値R1を(11)式により決定したので、請求項1と同様の効果が得られる。
VCC−I2×R2=VBE−(β−1)/β×I1×R1 …(10)
より、
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}…(11)
となる。
以上のように第3実施例によれば、カレントミラー回路41をPNPトランジスタ42,43により構成し、抵抗値R1を(11)式により決定したので、請求項1と同様の効果が得られる。
(第4実施例)
図5は本発明の第4実施例を示すものである。第4実施例のカレントミラー回路51は、2つのNチャネルMOSFET52,53(第1,第2トランジスタ)により、グランド側にミラー対を構成するものに適用した場合である。この場合、抵抗素子22は、FET52のゲートとドレインとの間に挿入される。斯様に構成される第4実施例による場合も、第1実施例と同様の効果が得られる。
図5は本発明の第4実施例を示すものである。第4実施例のカレントミラー回路51は、2つのNチャネルMOSFET52,53(第1,第2トランジスタ)により、グランド側にミラー対を構成するものに適用した場合である。この場合、抵抗素子22は、FET52のゲートとドレインとの間に挿入される。斯様に構成される第4実施例による場合も、第1実施例と同様の効果が得られる。
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第4実施例のFET52,53を、NPNトランジスタに置き換えて構成しても良い。
また、第4実施例に、第2実施例の並列回路32を適用しても良い。
カレントミラー回路の電流特性は、線形を示すものに限らず、特定補正用素子の抵抗値を適宜設定することで所望の特性を得ることができる。例えば第1実施例において、抵抗素子22の抵抗値R1をより大きな値に設定すれば、電流特性を曲線的に上昇させることができる。
第4実施例のFET52,53を、NPNトランジスタに置き換えて構成しても良い。
また、第4実施例に、第2実施例の並列回路32を適用しても良い。
カレントミラー回路の電流特性は、線形を示すものに限らず、特定補正用素子の抵抗値を適宜設定することで所望の特性を得ることができる。例えば第1実施例において、抵抗素子22の抵抗値R1をより大きな値に設定すれば、電流特性を曲線的に上昇させることができる。
図面中、1,2はPチャネルMOSFET(第1,第2トランジスタ)、3は基準電流源、4は抵抗素子(負荷)、21はカレントミラー回路、22は抵抗素子(特性補正用素子)、31はカレントミラー回路、32は並列回路(特性補正用素子)、41はカレントミラー回路、42,43はPNPトランジスタ(第1,第2トランジスタ)、51はカレントミラー回路、52,53はNチャネルMOSFET(第1,第2トランジスタ)を示す。
Claims (10)
- 基準電流源と直列に接続されて基準電流を流す第1トランジスタと、この第1トランジスタとミラー対を成し、前記基準電流のミラー電流を負荷に供給する第2トランジスタとで構成されるカレントミラー回路において、
前記第1トランジスタの基準電流源側端子と、共通に接続される前記第1及び第2トランジスタの電流制御端子との間に、所望の電流特性を得るために抵抗値が定められる特性補正用素子を挿入したことを特徴とするカレントミラー回路。 - 前記特性補正用素子を、NチャネルMOSFETとPチャネルMOSFETとの並列回路により構成したことを特徴とする請求項1記載のカレントミラー回路。
- 前記特性補正用素子の抵抗値は、前記電流特性を線形とするように定められていることを特徴とする請求項1又は2記載のカレントミラー回路。
- 前記第1及び第2トランジスタがMOSFETで構成される場合、電源電圧をVDD,MOSFETのゲート−ソース間電圧をVGS,前記特性補正用素子の抵抗値をR1,負荷抵抗値をR2,前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をI1,I2とすると、前記抵抗値R1を、
R1=(VGS+I2×R2−VDD)/I1
とすることを特徴とする請求項3記載のカレントミラー回路。 - 前記第1及び第2トランジスタがバイポーラトランジスタで構成される場合、
電源電圧をVCC,トランジスタのベース−エミッタ間電圧をVBE,前記特性補正用素子の抵抗値をR1,負荷抵抗をR2,エミッタ接地電流増幅率をβ,前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をI1,I2とすると、前記抵抗値R1を、
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}
とすることを特徴とする請求項3記載のカレントミラー回路。 - 基準電流源と直列に接続されて基準電流を流す第1トランジスタと、この第1トランジスタとミラー対を成し、前記基準電流のミラー電流を負荷に供給する第2トランジスタとで構成されるカレントミラー回路の電流特性を補正する方法において、
前記第1トランジスタの基準電流源側端子と、共通に接続される前記第1及び第2トランジスタの電流制御端子との間に挿入される特性補正用素子の抵抗値を、所望の電流特性を得るように設定することを特徴とするカレントミラー回路の電流特性補正方法。 - 前記特性補正用素子に、NチャネルMOSFETとPチャネルMOSFETとの並列回路を使用することを特徴とする請求項6記載のカレントミラー回路の電流特性補正方法。
- 前記特性補正用素子の抵抗値を、前記電流特性を線形とするように定めることを特徴とする請求項6又は7記載のカレントミラー回路の電流特性補正方法。
- 前記第1及び第2トランジスタがMOSFETで構成される場合、電源電圧をVDD,MOSFETのゲート−ソース間電圧をVGS,前記特性補正用素子の抵抗値をR1,負荷抵抗値をR2,前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をI1,I2とすると、前記抵抗値R1を、
R1=(VGS+I2×R2−VDD)/I1
とすることを特徴とする請求項8記載のカレントミラー回路の電流特性補正方法。 - 前記第1及び第2トランジスタがバイポーラトランジスタで構成される場合、
電源電圧をVCC,トランジスタのベース−エミッタ間電圧をVBE,前記特性補正用素子の抵抗値をR1,負荷抵抗をR2,エミッタ接地電流増幅率をβ,前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をI1,I2とすると、前記抵抗値R1を、
R1=(VBE−VCC+I2×R2)×β/{(β−1)×I1}
とすることを特徴とする請求項8記載のカレントミラー回路の電流特性補正方法。
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