JP3334707B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JP3334707B2 JP3334707B2 JP2000142528A JP2000142528A JP3334707B2 JP 3334707 B2 JP3334707 B2 JP 3334707B2 JP 2000142528 A JP2000142528 A JP 2000142528A JP 2000142528 A JP2000142528 A JP 2000142528A JP 3334707 B2 JP3334707 B2 JP 3334707B2
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Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路に係わり、特に、電源電圧への依存性がなく且つ温度
依存性を小さくしたチャージポンプ回路に関する。
路に係わり、特に、電源電圧への依存性がなく且つ温度
依存性を小さくしたチャージポンプ回路に関する。
【０００２】
【従来の技術】ＰＬＬのＣ／Ｎ、ロックアップタイム等
の特性に関して電源電圧の変動、温度変動による特性変
動の小さいことが望ましい。しかし、従来の回路ではシ
ンク電流・ソース電流の電源変動、温度変動による特性
変動が大きく、Ｃ／Ｎ、ロックアップタイム等の特性変
動の原因となっていた。
の特性に関して電源電圧の変動、温度変動による特性変
動の小さいことが望ましい。しかし、従来の回路ではシ
ンク電流・ソース電流の電源変動、温度変動による特性
変動が大きく、Ｃ／Ｎ、ロックアップタイム等の特性変
動の原因となっていた。
【０００３】従来のチャージポンプ回路の例を図５を参
照に説明する。図５において、ＰＭＯＳＦＥＴ２１，２
２を流れる電流をＩ1 、ＰＭＯＳＦＥＴ２３，ＮＭＯＳ
ＦＥＴ２４を流れる電流をＩ2 、ＰＭＯＳＦＥＴ２５を
流れる電流をＩ3 、ＮＭＯＳＦＥＴ２６を流れる電流を
Ｉ4 とする。
照に説明する。図５において、ＰＭＯＳＦＥＴ２１，２
２を流れる電流をＩ1 、ＰＭＯＳＦＥＴ２３，ＮＭＯＳ
ＦＥＴ２４を流れる電流をＩ2 、ＰＭＯＳＦＥＴ２５を
流れる電流をＩ3 、ＮＭＯＳＦＥＴ２６を流れる電流を
Ｉ4 とする。
【０００４】トランジスタ番号Ｎのゲート長Ｗ、チャン
ネル長ＬをそれぞれＷｉ，Ｌｉとすると、
ネル長ＬをそれぞれＷｉ，Ｌｉとすると、
【０００５】
【数１】
【０００６】となる。ＰＭＯＳＦＥＴ２７のゲートに加
えられる信号１がＬで、ＮＭＯＳＦＥＴ２８に加えられ
る信号２がＬの時、ＦＥＴ２７がＯＮしてＦＥＴ２８が
ＯＦＦするため、ソース電流Ｉ3 が流れ、信号１がＨで
信号２がＨの時、ＦＥＴ２７がＯＦＦして、ＦＥＴ２８
がＯＮするため、シンク電流Ｉ4 が流れ、信号１がＨで
信号２がＬの時、ＦＥＴ２７，２８が共にＯＦＦするた
めＨｉ−Ｚ状態となり、シンク電流、ソース電流は流れ
ない。
えられる信号１がＬで、ＮＭＯＳＦＥＴ２８に加えられ
る信号２がＬの時、ＦＥＴ２７がＯＮしてＦＥＴ２８が
ＯＦＦするため、ソース電流Ｉ3 が流れ、信号１がＨで
信号２がＨの時、ＦＥＴ２７がＯＦＦして、ＦＥＴ２８
がＯＮするため、シンク電流Ｉ4 が流れ、信号１がＨで
信号２がＬの時、ＦＥＴ２７，２８が共にＯＦＦするた
めＨｉ−Ｚ状態となり、シンク電流、ソース電流は流れ
ない。
【０００７】ここで、ＦＥＴ２１のゲート−ソース間電
圧をＶＧＳ１、ＦＥＴ２２のゲート−ソース間電圧をＶ
ＧＳ２、ＦＥＴ２１、２２のしきい値をＶT とすると以
下の式が成り立つ。ただし、Ｃ1 ，Ｃ2 はＷｉ／Ｌｉに
よって決まる定数、Ｖｃｃは電源電圧である。ＦＥＴ２
１について Ｉ1 ＝Ｃ1 ／２（ＶＧＳ１−ＶT ）2 …… （３） が成り立つ。
圧をＶＧＳ１、ＦＥＴ２２のゲート−ソース間電圧をＶ
ＧＳ２、ＦＥＴ２１、２２のしきい値をＶT とすると以
下の式が成り立つ。ただし、Ｃ1 ，Ｃ2 はＷｉ／Ｌｉに
よって決まる定数、Ｖｃｃは電源電圧である。ＦＥＴ２
１について Ｉ1 ＝Ｃ1 ／２（ＶＧＳ１−ＶT ）2 …… （３） が成り立つ。
【０００８】又、ＦＥＴ２２について Ｉ1 ＝Ｃ2 ／２（ＶＧＳ２−ＶT ）2 …… （４） が成り立つ。また、 ＶＧＳ１ ＋ ＶＧＳ２ ＝ Ｖｃｃ …… （５） であり、式（３）、（４）、（５）を解くと
【０００９】
【数２】
【００１０】となり、Ｉ1はＶｃｃ依存性を持つ。又、
式（１）、（２）よりソース電流Ｉ3とシンク電流Ｉ4
はＩ1に比例するため、Ｖｃｃ依存性、温度依存性を持
ち、Ｃ／Ｎ、ロックアップタイムに変動を生じさせるこ
とになる。
式（１）、（２）よりソース電流Ｉ3とシンク電流Ｉ4
はＩ1に比例するため、Ｖｃｃ依存性、温度依存性を持
ち、Ｃ／Ｎ、ロックアップタイムに変動を生じさせるこ
とになる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路を提供するものである。
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路を提供するものである。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１３】即ち、本発明に係わるチャージポンプ回路
の第１態様は、第１のカレントミラー回路と、前記第１
のカレントミラー回路と出力端子との間に設けられ、第
１の制御信号を入力し、前記出力端子に前記第１のカレ
ントミラー回路からの電流を出力する第１のスイッチン
グ素子と、第２のカレントミラー回路と、前記第２のカ
レントミラー回路と前記出力端子との間に設けられ、第
２の制御信号を入力し、前記出力端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、前記第１の制御信号で前記第１のスイ
ッチング素子を介して流れ出す電流を制御すると共に、
前記第２の制御信号で前記第２のスイッチング素子に流
れ込む電流を制御するチャージポンプ回路において、前
記第１及び第２のカレントミラー回路の定電流源は、差
動増幅器と、この差動増幅器の一方のトランジスタのゲ
ートに設けた負の温度係数を有し電源電圧変動に依存し
ない基準電圧源と、前記差動増幅器の他方のトランジス
タのゲートに設けた負の温度係数を持つ抵抗とを含むこ
とを特徴とするものであり、又、第２態様は、前記基準
電圧源は、前記基準電圧源用の定電流源と、前記定電流
源に一方の端子が接続される抵抗と、前記抵抗の他方の
端子にソースが接続され、ゲート及びドレインがグラン
ドに接続されたＦＥＴとで構成したことを特徴とするも
のであり、又、第３態様は、前記基準電圧源は、前記基
準電圧源用の定電流源と、前記定電流源に一方の端子が
接続される抵抗と、前記抵抗の他方の端子にエミッタが
接続され、ベース及びコレクタがグランドに接続された
バイポーラトランジスタとで構成したことを特徴とする
ものであり、又、第４態様は、前記差動増幅器の一方の
トランジスタのゲートとグランド間には、負の温度係数
を有する基準電圧が加えられ、前記差動増幅器の他方の
トランジスタのゲートとグランド間には負の温度係数を
持つ抵抗が設けられ、かつ、前記差動増幅器の他方のト
ランジスタのドレインは、負帰還回路を構成するＦＥＴ
のゲートに接続され、前記負帰還回路を構成するＦＥＴ
のソースは、前記差動増幅器の他方のトランジスタのゲ
ートに接続されていることを特徴とするものである。
の第１態様は、第１のカレントミラー回路と、前記第１
のカレントミラー回路と出力端子との間に設けられ、第
１の制御信号を入力し、前記出力端子に前記第１のカレ
ントミラー回路からの電流を出力する第１のスイッチン
グ素子と、第２のカレントミラー回路と、前記第２のカ
レントミラー回路と前記出力端子との間に設けられ、第
２の制御信号を入力し、前記出力端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、前記第１の制御信号で前記第１のスイ
ッチング素子を介して流れ出す電流を制御すると共に、
前記第２の制御信号で前記第２のスイッチング素子に流
れ込む電流を制御するチャージポンプ回路において、前
記第１及び第２のカレントミラー回路の定電流源は、差
動増幅器と、この差動増幅器の一方のトランジスタのゲ
ートに設けた負の温度係数を有し電源電圧変動に依存し
ない基準電圧源と、前記差動増幅器の他方のトランジス
タのゲートに設けた負の温度係数を持つ抵抗とを含むこ
とを特徴とするものであり、又、第２態様は、前記基準
電圧源は、前記基準電圧源用の定電流源と、前記定電流
源に一方の端子が接続される抵抗と、前記抵抗の他方の
端子にソースが接続され、ゲート及びドレインがグラン
ドに接続されたＦＥＴとで構成したことを特徴とするも
のであり、又、第３態様は、前記基準電圧源は、前記基
準電圧源用の定電流源と、前記定電流源に一方の端子が
接続される抵抗と、前記抵抗の他方の端子にエミッタが
接続され、ベース及びコレクタがグランドに接続された
バイポーラトランジスタとで構成したことを特徴とする
ものであり、又、第４態様は、前記差動増幅器の一方の
トランジスタのゲートとグランド間には、負の温度係数
を有する基準電圧が加えられ、前記差動増幅器の他方の
トランジスタのゲートとグランド間には負の温度係数を
持つ抵抗が設けられ、かつ、前記差動増幅器の他方のト
ランジスタのドレインは、負帰還回路を構成するＦＥＴ
のゲートに接続され、前記負帰還回路を構成するＦＥＴ
のソースは、前記差動増幅器の他方のトランジスタのゲ
ートに接続されていることを特徴とするものである。
【００１４】又、第５態様は、基準電圧源用の定電流源
は、ソースが電源端子に接続された第１のＰＭＯＳＦＥ
Ｔと、ゲートとドレインとが接続され、ソースが前記電
源端子に接続され、ゲートが前記第１のＰＭＯＳＦＥＴ
のゲートに接続される第２のＰＭＯＳＦＥＴと、ソース
が前記電源端子に接続され、ゲートが前記第１のＰＭＯ
ＳＦＥＴのゲートに接続される第３のＰＭＯＳＦＥＴと
からなるカレントミラー回路と、ゲートとドレインとが
接続され、ソースがグランドに接続され、ドレインが前
記第１のＰＭＯＳＦＥＴのドレインに接続される第１の
ＮＭＯＳＦＥＴと、ソースが抵抗を介して前記グランド
に接続され、ゲートが前記第１のＮＭＯＳＦＥＴのゲー
トに接続され、ドレインが前記第２のＰＭＯＳＦＥＴの
ドレインに接続される第２のＮＭＯＳＦＥＴとからなる
カレントミラー回路とで構成し、前記第３のＰＭＯＳＦ
ＥＴのドレインから定電流を取り出すことを特徴とする
ものであり、又、第６態様は、前記負の温度係数を持つ
抵抗は、ポリシリコンからなる抵抗であることを特徴と
するものである。
は、ソースが電源端子に接続された第１のＰＭＯＳＦＥ
Ｔと、ゲートとドレインとが接続され、ソースが前記電
源端子に接続され、ゲートが前記第１のＰＭＯＳＦＥＴ
のゲートに接続される第２のＰＭＯＳＦＥＴと、ソース
が前記電源端子に接続され、ゲートが前記第１のＰＭＯ
ＳＦＥＴのゲートに接続される第３のＰＭＯＳＦＥＴと
からなるカレントミラー回路と、ゲートとドレインとが
接続され、ソースがグランドに接続され、ドレインが前
記第１のＰＭＯＳＦＥＴのドレインに接続される第１の
ＮＭＯＳＦＥＴと、ソースが抵抗を介して前記グランド
に接続され、ゲートが前記第１のＮＭＯＳＦＥＴのゲー
トに接続され、ドレインが前記第２のＰＭＯＳＦＥＴの
ドレインに接続される第２のＮＭＯＳＦＥＴとからなる
カレントミラー回路とで構成し、前記第３のＰＭＯＳＦ
ＥＴのドレインから定電流を取り出すことを特徴とする
ものであり、又、第６態様は、前記負の温度係数を持つ
抵抗は、ポリシリコンからなる抵抗であることを特徴と
するものである。
【００１５】
【発明の実施の形態】図１に示す本発明のチャージポン
プ回路は、定電圧源１８、定電流源１９、カレントミラ
ー回路２０，２１、位相比較器からの制御信号である信
号１、信号２でスイッチングするＰＭＯＳＦＥＴ１６と
ＮＭＯＳＦＥＴ１７により構成される。定電圧源１８、
定電流源１９によって電源変動に依存せず、温度変動率
の小さい基準電流Ｉ1 が生成され、カレントミラー回路
２０，２１によって所定の電流値が生成される。そし
て、位相比較回路からの信号１，信号２に応答して、カ
レントミラー回路２０はソース電流を、カレントミラー
回路２１はシンク電流を供給する。
プ回路は、定電圧源１８、定電流源１９、カレントミラ
ー回路２０，２１、位相比較器からの制御信号である信
号１、信号２でスイッチングするＰＭＯＳＦＥＴ１６と
ＮＭＯＳＦＥＴ１７により構成される。定電圧源１８、
定電流源１９によって電源変動に依存せず、温度変動率
の小さい基準電流Ｉ1 が生成され、カレントミラー回路
２０，２１によって所定の電流値が生成される。そし
て、位相比較回路からの信号１，信号２に応答して、カ
レントミラー回路２０はソース電流を、カレントミラー
回路２１はシンク電流を供給する。
【００１６】定電圧源１８では、抵抗Ｒ2 とトランジス
タ５のＶGS（バイポーラＴｒの場合はＶBE）によって電
圧Ｖ2 が生成される。抵抗Ｒ2 を流れる電流をＩR2と
し、トランジスタ５としてＰＭＯＳＦＥＴを用いた場合
のＶGSをＶGS5 とすると、Ｖ2は以下のように与えら
れ、Ｖｃｃ依存性がない。
タ５のＶGS（バイポーラＴｒの場合はＶBE）によって電
圧Ｖ2 が生成される。抵抗Ｒ2 を流れる電流をＩR2と
し、トランジスタ５としてＰＭＯＳＦＥＴを用いた場合
のＶGSをＶGS5 とすると、Ｖ2は以下のように与えら
れ、Ｖｃｃ依存性がない。
【００１７】Ｖ2 ＝Ｒ2 ＊ＩR2＋ＶGS5 図１のトランジスタ番号ＮのＷとＬをそれぞれＷN 、Ｌ
Nと表す。トランジスタ７と８、トランジスタ９１と９
のＷN ／ＬN が等しいとすると、トランジスタ９１と９
を流れる電流が等しくなり、Ｖ3 ＝Ｖ2 となるため、Ｖ
3もＶｃｃに依存しない。またＶ2 が変動した場合でも
トランジスタ９にはトランジスタ１０による帰還がかか
るため、Ｖ3 は安定する。定電流源１９により以下の式
で与えられる定電流Ｉ1 が得られる。
Nと表す。トランジスタ７と８、トランジスタ９１と９
のＷN ／ＬN が等しいとすると、トランジスタ９１と９
を流れる電流が等しくなり、Ｖ3 ＝Ｖ2 となるため、Ｖ
3もＶｃｃに依存しない。またＶ2 が変動した場合でも
トランジスタ９にはトランジスタ１０による帰還がかか
るため、Ｖ3 は安定する。定電流源１９により以下の式
で与えられる定電流Ｉ1 が得られる。
【００１８】Ｉ1 ＝Ｖ3 ／Ｒ3 ここでＶ3 ＝Ｖ2 であり、Ｖ2 はＶGS5 とＲの関数であ
るため、Ｉ1 もＶGS5とＲの関数である。そこでＩ1 の
温度係数を打ち消すような温度係数を持つ抵抗を選ぶこ
とによって、Ｉ1 はＶｃｃ依存がなく温度依存性が小さ
くなる。図１のトランジスタ番号ＮのＷとＬをそれぞれ
ＷN 、ＬN と表すと、ＦＥＴ１２を流れる電流をＩ2 、
ＦＥＴ１４を流れる電流をＩ3 、ＦＥＴ１５を流れる電
流をＩ4とすると、
るため、Ｉ1 もＶGS5とＲの関数である。そこでＩ1 の
温度係数を打ち消すような温度係数を持つ抵抗を選ぶこ
とによって、Ｉ1 はＶｃｃ依存がなく温度依存性が小さ
くなる。図１のトランジスタ番号ＮのＷとＬをそれぞれ
ＷN 、ＬN と表すと、ＦＥＴ１２を流れる電流をＩ2 、
ＦＥＴ１４を流れる電流をＩ3 、ＦＥＴ１５を流れる電
流をＩ4とすると、
【００１９】
【数３】
【００２０】となり、ソース電流Ｉ3 とシンク電流Ｉ4
が得られる。
が得られる。
【００２１】図１において、Ｖ2 はＶｃｃに依存せず、
式（７）、（８）、（９）より、シンク電流・ソース電
流はＩ1 に比例するため、Ｉ1 のＶｃｃ依存性を無くし
温度依存性を小さくすることにより、Ｖｃｃ依存性がな
く温度依存性の小さいシンク電流・ソース電流が得られ
る。これにより、Ｃ／Ｎ・ロックアップタイムのＶｃｃ
依存性・温度依存性を小さくすることができる。定電圧
源においてＶｃｃ依存のない定電圧Ｖ2 を生成し、定電
流源にＶ2 と逆の温度係数を持つ抵抗を用いることによ
り、温度依存性の小さい基準電流Ｉ1 が得られる。
式（７）、（８）、（９）より、シンク電流・ソース電
流はＩ1 に比例するため、Ｉ1 のＶｃｃ依存性を無くし
温度依存性を小さくすることにより、Ｖｃｃ依存性がな
く温度依存性の小さいシンク電流・ソース電流が得られ
る。これにより、Ｃ／Ｎ・ロックアップタイムのＶｃｃ
依存性・温度依存性を小さくすることができる。定電圧
源においてＶｃｃ依存のない定電圧Ｖ2 を生成し、定電
流源にＶ2 と逆の温度係数を持つ抵抗を用いることによ
り、温度依存性の小さい基準電流Ｉ1 が得られる。
【００２２】
【実施例】以下に、本発明に係わるチャージポンプ回路
の具体例を図面を参照しながら詳細に説明する。
の具体例を図面を参照しながら詳細に説明する。
【００２３】図２は、本発明に係わるチャージポンプ回
路の具体例を示す回路図であって、図２には、第１のカ
レントミラー回路２０と、この第１のカレントミラー回
路２０とこのチャージポンプ回路の出力端子３０との間
に設けられ、ＰＬＬ回路の位相比較回路からの第１の制
御信号（信号１）を入力し、前記出力端子３０に前記第
１のカレントミラー回路２０からの電流Ｉ3 を出力する
第１のスイッチング素子１６と、第２のカレントミラー
回路２１と、この第２のカレントミラー回路２１と前記
出力端子３０との間に設けられ、ＰＬＬ回路の位相比較
回路からの第２の制御信号（信号２）を入力し、前記制
御端子３０から前記第２のカレントミラー回路２１に電
流Ｉ4 を流し込む第２のスイッチング素子１７とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路において、前記第１及び第２のカレント
ミラー回路２０、２１の定電流源は、差動増幅器と、こ
の差動増幅器の一方のトランジスタのゲートに設けた負
の温度係数を有する基準電圧源１８と、前記差動増幅器
の他方のトランジスタのゲートに設けた負の温度係数を
有するポリシリコンからなる抵抗Ｒ3とを含むチャージ
ポンプ回路が示され、又、前記基準電圧源１８は、前記
基準電圧源用の定電流源１８Ａと、前記定電流源１８Ａ
に一方の端子が接続される抵抗Ｒ２と、前記抵抗Ｒ２の
他方の端子にソースが接続され、ゲート及びドレインが
グランドに接続されたＦＥＴ５とで構成したことを特徴
とするチャージポンプ回路が示され、又、前記差動増幅
器の一方のトランジスタ９１のゲートとグランド間に
は、負の温度係数を有する基準電圧Ｖ２が加えられ、前
記差動増幅器の他方のトランジスタ９のゲートとグラン
ド間には負の温度係数を持つ抵抗Ｒ３が設けられ、か
つ、前記差動増幅器の他方のトランジスタ９のドレイン
は、負帰還回路を構成するＦＥＴ１０のゲートに接続さ
れ、前記負帰還回路を構成するＦＥＴ１０のソースは、
前記差動増幅器の他方のトランジスタ９のゲートに接続
されていることを特徴とするチャージポンプ回路が示さ
れ、更に、基準電圧源用の定電流源１８は、ソースが電
源端子Ｖｃｃに接続された第１のＰＭＯＳＦＥＴ１と、
ゲートとドレインとが接続され、ソースが前記電源端子
Ｖｃｃに接続され、ゲートが前記第１のＰＭＯＳＦＥＴ
１のゲートに接続される第２のＰＭＯＳＦＥＴ３と、ソ
ースが前記電源端子Ｖｃｃに接続され、ゲートが前記第
１のＰＭＯＳＦＥＴ１のゲートに接続される第３のＰＭ
ＯＳＦＥＴ６とからなるカレントミラー回路と、ゲート
とドレインとが接続され、ソースがグランドＧＮＤに接
続され、ドレインが前記第１のＰＭＯＳＦＥＴ１のドレ
インに接続される第１のＮＭＯＳＦＥＴ２と、ソースが
抵抗Ｒ１を介して前記グランドＧＮＤに接続され、ゲー
トが前記第１のＮＭＯＳＦＥＴ２のゲートに接続され、
ドレインが前記第２のＰＭＯＳＦＥＴ３のドレインに接
続される第２のＮＭＯＳＦＥＴ４とからなるカレントミ
ラー回路とで構成し、前記第３のＰＭＯＳＦＥＴ６のド
レインから定電流ＩＲ２を取り出すことを特徴とするチ
ャージポンプ回路が示されている。
路の具体例を示す回路図であって、図２には、第１のカ
レントミラー回路２０と、この第１のカレントミラー回
路２０とこのチャージポンプ回路の出力端子３０との間
に設けられ、ＰＬＬ回路の位相比較回路からの第１の制
御信号（信号１）を入力し、前記出力端子３０に前記第
１のカレントミラー回路２０からの電流Ｉ3 を出力する
第１のスイッチング素子１６と、第２のカレントミラー
回路２１と、この第２のカレントミラー回路２１と前記
出力端子３０との間に設けられ、ＰＬＬ回路の位相比較
回路からの第２の制御信号（信号２）を入力し、前記制
御端子３０から前記第２のカレントミラー回路２１に電
流Ｉ4 を流し込む第２のスイッチング素子１７とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路において、前記第１及び第２のカレント
ミラー回路２０、２１の定電流源は、差動増幅器と、こ
の差動増幅器の一方のトランジスタのゲートに設けた負
の温度係数を有する基準電圧源１８と、前記差動増幅器
の他方のトランジスタのゲートに設けた負の温度係数を
有するポリシリコンからなる抵抗Ｒ3とを含むチャージ
ポンプ回路が示され、又、前記基準電圧源１８は、前記
基準電圧源用の定電流源１８Ａと、前記定電流源１８Ａ
に一方の端子が接続される抵抗Ｒ２と、前記抵抗Ｒ２の
他方の端子にソースが接続され、ゲート及びドレインが
グランドに接続されたＦＥＴ５とで構成したことを特徴
とするチャージポンプ回路が示され、又、前記差動増幅
器の一方のトランジスタ９１のゲートとグランド間に
は、負の温度係数を有する基準電圧Ｖ２が加えられ、前
記差動増幅器の他方のトランジスタ９のゲートとグラン
ド間には負の温度係数を持つ抵抗Ｒ３が設けられ、か
つ、前記差動増幅器の他方のトランジスタ９のドレイン
は、負帰還回路を構成するＦＥＴ１０のゲートに接続さ
れ、前記負帰還回路を構成するＦＥＴ１０のソースは、
前記差動増幅器の他方のトランジスタ９のゲートに接続
されていることを特徴とするチャージポンプ回路が示さ
れ、更に、基準電圧源用の定電流源１８は、ソースが電
源端子Ｖｃｃに接続された第１のＰＭＯＳＦＥＴ１と、
ゲートとドレインとが接続され、ソースが前記電源端子
Ｖｃｃに接続され、ゲートが前記第１のＰＭＯＳＦＥＴ
１のゲートに接続される第２のＰＭＯＳＦＥＴ３と、ソ
ースが前記電源端子Ｖｃｃに接続され、ゲートが前記第
１のＰＭＯＳＦＥＴ１のゲートに接続される第３のＰＭ
ＯＳＦＥＴ６とからなるカレントミラー回路と、ゲート
とドレインとが接続され、ソースがグランドＧＮＤに接
続され、ドレインが前記第１のＰＭＯＳＦＥＴ１のドレ
インに接続される第１のＮＭＯＳＦＥＴ２と、ソースが
抵抗Ｒ１を介して前記グランドＧＮＤに接続され、ゲー
トが前記第１のＮＭＯＳＦＥＴ２のゲートに接続され、
ドレインが前記第２のＰＭＯＳＦＥＴ３のドレインに接
続される第２のＮＭＯＳＦＥＴ４とからなるカレントミ
ラー回路とで構成し、前記第３のＰＭＯＳＦＥＴ６のド
レインから定電流ＩＲ２を取り出すことを特徴とするチ
ャージポンプ回路が示されている。
【００２４】以下に、本発明を更に詳細に説明する。
【００２５】定電圧源１８は、ＰＭＯＳＦＥＴ１、３、
５、６とＮＭＯＳＦＥＴ２、４とで構成され、ＦＥＴ
１、３、６のソースは、共に電源Ｖｃｃに接続し、又、
ＦＥＴ３のゲートとドレインは接続され、更に、ＦＥＴ
１、３、６のゲートは共に接続されていて、ＦＥＴ１、
３、６はカレントミラー回路を構成している。
５、６とＮＭＯＳＦＥＴ２、４とで構成され、ＦＥＴ
１、３、６のソースは、共に電源Ｖｃｃに接続し、又、
ＦＥＴ３のゲートとドレインは接続され、更に、ＦＥＴ
１、３、６のゲートは共に接続されていて、ＦＥＴ１、
３、６はカレントミラー回路を構成している。
【００２６】又、ＦＥＴ２、４も、カレントミラー回路
を形成し、従って、ＦＥＴ２、４のソースは、共にグラ
ンドＧＮＤに接続し、又、ＦＥＴ２のゲートとドレイン
とは互いに接続され、ＦＥＴ２、４のゲートも互いに接
続されている。そして、ＦＥＴ１、２のドレインは互い
に接続され、又、ＦＥＴ３、４のドレインも互いに接続
されている。
を形成し、従って、ＦＥＴ２、４のソースは、共にグラ
ンドＧＮＤに接続し、又、ＦＥＴ２のゲートとドレイン
とは互いに接続され、ＦＥＴ２、４のゲートも互いに接
続されている。そして、ＦＥＴ１、２のドレインは互い
に接続され、又、ＦＥＴ３、４のドレインも互いに接続
されている。
【００２７】又、ＦＥＴ５のゲート、ドレインは共にグ
ランドＧＮＤに接続し、ＦＥＴ５のソースは、抵抗Ｒ2
を介してＦＥＴ６のドレインに接続している。そして、
この定電圧源１８の出力は、ＦＥＴ６のドレインから取
り出され、定電流源１９に導かれるように構成されてい
る。
ランドＧＮＤに接続し、ＦＥＴ５のソースは、抵抗Ｒ2
を介してＦＥＴ６のドレインに接続している。そして、
この定電圧源１８の出力は、ＦＥＴ６のドレインから取
り出され、定電流源１９に導かれるように構成されてい
る。
【００２８】定電流源１９は、差動増幅器を構成するＮ
ＭＯＳＦＥＴ９、９１と、この差動増幅器の負荷である
カレントミラー回路を形成するＰＭＯＳＦＥＴ７、８
と、差動増幅器の定電流源であるＮＭＯＳＦＥＴ９２
と、ＦＥＴ９のドレイン・ゲート間に設けられたＮＭＯ
ＳＦＥＴ１０とで構成している。そして、ＦＥＴ７、８
のソースは、共に電源Ｖｃｃに接続し、又、ＦＥＴ７の
ゲートとドレインは接続していて、更に、ＦＥＴ７、８
のゲートは共に接続されている。又、ＦＥＴ９、９１の
ソースは共に接続され、ＦＥＴ９、９１のソースとグラ
ンド間には定電流用のＦＥＴ９２が設けられている。
ＭＯＳＦＥＴ９、９１と、この差動増幅器の負荷である
カレントミラー回路を形成するＰＭＯＳＦＥＴ７、８
と、差動増幅器の定電流源であるＮＭＯＳＦＥＴ９２
と、ＦＥＴ９のドレイン・ゲート間に設けられたＮＭＯ
ＳＦＥＴ１０とで構成している。そして、ＦＥＴ７、８
のソースは、共に電源Ｖｃｃに接続し、又、ＦＥＴ７の
ゲートとドレインは接続していて、更に、ＦＥＴ７、８
のゲートは共に接続されている。又、ＦＥＴ９、９１の
ソースは共に接続され、ＦＥＴ９、９１のソースとグラ
ンド間には定電流用のＦＥＴ９２が設けられている。
【００２９】そして、ＦＥＴ９１のゲートは、ＦＥＴ６
のドレインに接続され、ＦＥＴ９のドレインは、ＦＥＴ
１０のゲートに接続され、ＦＥＴ１０のソースは、ポリ
シリコンからなる抵抗Ｒ3 を介してグランドＧＮＤに接
続され、又、ＦＥＴ１０のソースとＦＥＴ９のゲートは
接続され、ＦＥＴ１０は、負帰還回路を形成している。
のドレインに接続され、ＦＥＴ９のドレインは、ＦＥＴ
１０のゲートに接続され、ＦＥＴ１０のソースは、ポリ
シリコンからなる抵抗Ｒ3 を介してグランドＧＮＤに接
続され、又、ＦＥＴ１０のソースとＦＥＴ９のゲートは
接続され、ＦＥＴ１０は、負帰還回路を形成している。
【００３０】又、チャージポンプ回路は、カレントミラ
ー回路２０、２１とからなり、カレントミラー回路２１
は、ＮＭＯＳＦＥＴ９２、１３、１５で構成され、従っ
て、ＦＥＴ９２、１３、１５のソースは、共にグランド
ＧＮＤに接続し、又、ＦＥＴ１３のゲートとドレインは
互いに接続され、又、ＦＥＴ９２、１３、１５のゲート
は互いに接続している。
ー回路２０、２１とからなり、カレントミラー回路２１
は、ＮＭＯＳＦＥＴ９２、１３、１５で構成され、従っ
て、ＦＥＴ９２、１３、１５のソースは、共にグランド
ＧＮＤに接続し、又、ＦＥＴ１３のゲートとドレインは
互いに接続され、又、ＦＥＴ９２、１３、１５のゲート
は互いに接続している。
【００３１】又、カレントミラー回路２０は、ＰＭＯＳ
ＦＥＴ１１、１２、１４で構成され、従って、ＦＥＴ１
１、１２、１４のソースは、共に電源Ｖｃｃに接続し、
又、ＦＥＴ１１のゲートとドレインとは接続され、ＦＥ
Ｔ１１、１２、１４のゲートは互いに接続されている。
そして、ＦＥＴ１０、１１のドレインは互いに接続さ
れ、又、ＦＥＴ１２、１３のドレインは互いに接続され
ている。
ＦＥＴ１１、１２、１４で構成され、従って、ＦＥＴ１
１、１２、１４のソースは、共に電源Ｖｃｃに接続し、
又、ＦＥＴ１１のゲートとドレインとは接続され、ＦＥ
Ｔ１１、１２、１４のゲートは互いに接続されている。
そして、ＦＥＴ１０、１１のドレインは互いに接続さ
れ、又、ＦＥＴ１２、１３のドレインは互いに接続され
ている。
【００３２】更に、図示していないＰＬＬ回路の位相比
較回路の出力信号（信号１）は、ＰＭＯＳＦＥＴ１６の
ゲートに入力するように構成され、ＦＥＴ１６のソース
は、ＦＥＴ１４のドレインに接続している。又、前記Ｐ
ＬＬ回路の位相比較回路の出力信号（信号２）は、ＮＭ
ＯＳＦＥＴ１７のゲートに入力するように構成され、Ｆ
ＥＴ１７のソースは、ＦＥＴ１５のドレインに接続し、
更に、ＦＥＴ１６、１７のドレインは互いに接続され、
ＦＥＴ１６、１７のドレインに設けられた端子３０から
ソース電流Ｉ3 が出力され、逆に、端子３０にシンク電
流Ｉ4 が流れ込むようになっている。
較回路の出力信号（信号１）は、ＰＭＯＳＦＥＴ１６の
ゲートに入力するように構成され、ＦＥＴ１６のソース
は、ＦＥＴ１４のドレインに接続している。又、前記Ｐ
ＬＬ回路の位相比較回路の出力信号（信号２）は、ＮＭ
ＯＳＦＥＴ１７のゲートに入力するように構成され、Ｆ
ＥＴ１７のソースは、ＦＥＴ１５のドレインに接続し、
更に、ＦＥＴ１６、１７のドレインは互いに接続され、
ＦＥＴ１６、１７のドレインに設けられた端子３０から
ソース電流Ｉ3 が出力され、逆に、端子３０にシンク電
流Ｉ4 が流れ込むようになっている。
【００３３】このように構成した本発明のチャージポン
プ回路の定電圧源１８において、Ｖt ＝ｋＴ／ｑ、Ｓｉ
＝Ｗｉ／Ｌｉ、ＦＥＴ５のゲート・ソース間電圧をＶ
GS5とすると、
プ回路の定電圧源１８において、Ｖt ＝ｋＴ／ｑ、Ｓｉ
＝Ｗｉ／Ｌｉ、ＦＥＴ５のゲート・ソース間電圧をＶ
GS5とすると、
【００３４】
【数４】
【００３５】よって
【００３６】
【数５】
【００３７】従って、Ｖ2 はＶｃｃに依存しない。
【００３８】定電流源１９においてはＦＥＴ９はＦＥＴ
１０によって負帰還がかかり、Ｖ3はＶ2 に追従するた
めＶ3 もＶｃｃ依存性がない。帰還により、Ｖ3 はＶ2
の変動にほとんど依存せず一定となる。Ｓ7 ＝Ｓ8 の
時、
１０によって負帰還がかかり、Ｖ3はＶ2 に追従するた
めＶ3 もＶｃｃ依存性がない。帰還により、Ｖ3 はＶ2
の変動にほとんど依存せず一定となる。Ｓ7 ＝Ｓ8 の
時、
【００３９】
【数６】
【００４０】 ｄＩ1 ／ｄＴ＝ｄ／ｄＴ（ＶGS5 ／Ｒ3 ＋ＡＶｔ／Ｒ3 ） ＝ＶGS5 ・ｄ／ｄＴ（１／Ｒ3 ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶGS5 ）＋ＡＶｔ・ ｄ／ｄＴ（１／Ｒ3 ）＋Ａ・１／Ｒ3 ・ｄＶｔ／ｄＴ ＝ｄ／ｄＴ（１／Ｒ3）（ＶGS5 ＋Ａ Ｖｔ）＋１／Ｒ3・ｄ／ｄＴ（ＶGS5 ） ＋Ａ・１／Ｒ3・ｋ／ｑ（ただし、Ａは定数） 抵抗として負の温度係数のポリシリ抵抗を用いると、ｄ
／ｄＴ（１／Ｒ3）は正の温度係数、ｄ／ｄＴ（Ｖ
GS5 ）は負の温度係数を持つため、温度依存性を小さく
できる。
／ｄＴ（１／Ｒ3）は正の温度係数、ｄ／ｄＴ（Ｖ
GS5 ）は負の温度係数を持つため、温度依存性を小さく
できる。
【００４１】図２のトランジスタ番号ＮのＷとＬをそれ
ぞれＷN 、ＬN と表すと、
ぞれＷN 、ＬN と表すと、
【００４２】
【数７】
【００４３】となり、ソース電流Ｉ3 とシンク電流Ｉ4
が得られる。
が得られる。
【００４４】信号１がＬで信号２がＬの時、ＦＥＴ１６
がＯＮしＦＥＴ１７がＯＦＦする為ソース電流Ｉ3 が流
れる。信号１がＨで信号２がＨの時、ＦＥＴ１６がＯＦ
ＦしＦＥＴ１７がＯＮする為シンク電流Ｉ4 が流れる。
信号１がＨで信号２がＬの時、ＦＥＴ１６、１７共にＯ
ＦＦする為、Ｈｉ−Ｚ状態となる。
がＯＮしＦＥＴ１７がＯＦＦする為ソース電流Ｉ3 が流
れる。信号１がＨで信号２がＨの時、ＦＥＴ１６がＯＦ
ＦしＦＥＴ１７がＯＮする為シンク電流Ｉ4 が流れる。
信号１がＨで信号２がＬの時、ＦＥＴ１６、１７共にＯ
ＦＦする為、Ｈｉ−Ｚ状態となる。
【００４５】図３に本発明の他の具体例を示す。図３は
図２のＦＥＴ５をｐｎｐトランジスタ５Ａに置き換えた
ものである。図５では、コレクタとベースをグランドＧ
ＮＤに接続し、エミッタを抵抗Ｒ2 を介して、ＦＥＴ６
のドレインに接続している。トランジスタ５Ａのベース
エミッタ間電圧をＶBE5 とすると、図２の場合と同様に
図２のＦＥＴ５をｐｎｐトランジスタ５Ａに置き換えた
ものである。図５では、コレクタとベースをグランドＧ
ＮＤに接続し、エミッタを抵抗Ｒ2 を介して、ＦＥＴ６
のドレインに接続している。トランジスタ５Ａのベース
エミッタ間電圧をＶBE5 とすると、図２の場合と同様に
【００４６】
【数８】
【００４７】となり、Ｖｃｃに依存しないＶ2 が得られ
る。ここで
る。ここで
【００４８】
【数９】
【００４９】 ｄＩ1 ／ｄＴ＝ｄ／ｄＴ（ＶBE5 ／Ｒ3 ＋ＡＶｔ／Ｒ3 ） ＝ＶBE5 ・ｄ／ｄＴ（１／Ｒ3 ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶBE5 ）＋ＡＶｔ・ ｄ／ｄＴ（１／Ｒ3 ）＋Ａ・１／Ｒ3・ｄＶｔ／ｄＴ ＝ｄ／ｄＴ（１／Ｒ3 ）（ＶBE5 ＋Ａ Ｖｔ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶBE5 ）＋Ａ・１／Ｒ3 ・ｋ／ｑ（ただし、Ａは定数） 抵抗として負の温度係数のポリシリ抵抗を用いると、ｄ
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ（Ｖ
BE5 ）は負の温度係数を持つため、温度依存性の小さい
基準電流Ｉ1 が得られる。図２と同様にこのＩ1 を用い
てＶｃｃ依存が無く、温度依存性の小さいソース・シン
ク電流が得られる。
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ（Ｖ
BE5 ）は負の温度係数を持つため、温度依存性の小さい
基準電流Ｉ1 が得られる。図２と同様にこのＩ1 を用い
てＶｃｃ依存が無く、温度依存性の小さいソース・シン
ク電流が得られる。
【００５０】図４は、本発明の別の具体例である。この
回路では、図２のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。
回路では、図２のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。
【００５１】そして、ＦＥＴ２ＡのソースはグランドＧ
ＮＤに接続され、又、ＦＥＴ４Ａのソースは抵抗Ｒ1 を
介してグランドＧＮＤに接続され、更に、ＦＥＴ１、２
Ａのドレインは互いに接続され、ＦＥＴ３、４Ａのドレ
インも互いに接続され、ＦＥＴ２ＡのドレインとＦＥＴ
４Ａのゲートとが接続され、又、ＦＥＴ４Ａのソースと
ＦＥＴ２Ａのゲートとが接続されている。
ＮＤに接続され、又、ＦＥＴ４Ａのソースは抵抗Ｒ1 を
介してグランドＧＮＤに接続され、更に、ＦＥＴ１、２
Ａのドレインは互いに接続され、ＦＥＴ３、４Ａのドレ
インも互いに接続され、ＦＥＴ２ＡのドレインとＦＥＴ
４Ａのゲートとが接続され、又、ＦＥＴ４Ａのソースと
ＦＥＴ２Ａのゲートとが接続されている。
【００５２】図４の回路では、ＦＥＴ２Ａ、４Ａのフィ
ードバックにより、ＦＥＴ２Ａには、抵抗Ｒ１を流れる
電流ＩR1と同じ電流が流れる。ＩR1について以下の式が
成り立つ。
ードバックにより、ＦＥＴ２Ａには、抵抗Ｒ１を流れる
電流ＩR1と同じ電流が流れる。ＩR1について以下の式が
成り立つ。
【００５３】
【数１０】
【００５４】ここでＣは定数、ＶGS1 はＦＥＴ２Ａのゲ
ート−ソース間電圧、Ｖｔ１はＦＥＴ２Ａのしきい値電
圧、Ｗｉ、Ｌｉはトランジスタ番号ｉのＷとＬである。
ート−ソース間電圧、Ｖｔ１はＦＥＴ２Ａのしきい値電
圧、Ｗｉ、Ｌｉはトランジスタ番号ｉのＷとＬである。
【００５５】抵抗Ｒ2 を流れる電流ＩR2は
【００５６】
【数１１】
【００５７】で与えられる為、ＩR1はＶｃｃ依存性がな
いので、 Ｖ2 ＝ＶGS5 ＋ＩR2Ｒ2 で与えられ、Ｖ2 もＶｃｃ依存性を持たない。その他、
図２と同様の原理でＶｃｃ依存性が無く、温度依存性の
小さいソース電流・シンク電流が得られる。
いので、 Ｖ2 ＝ＶGS5 ＋ＩR2Ｒ2 で与えられ、Ｖ2 もＶｃｃ依存性を持たない。その他、
図２と同様の原理でＶｃｃ依存性が無く、温度依存性の
小さいソース電流・シンク電流が得られる。
【００５８】また、図４において、トランジスタ５をｐ
ｎｐトランジスタに置き換えても良い。
ｎｐトランジスタに置き換えても良い。
【００５９】
【発明の効果】本発明に係わるチャージポンプ回路は、
上述のように構成したので、電源電圧への依存性がなく
且つ温度依存性を小さくしたチャージポンプ回路が得ら
れる。
上述のように構成したので、電源電圧への依存性がなく
且つ温度依存性を小さくしたチャージポンプ回路が得ら
れる。
【００６０】しかも、構成が簡単であるから、実施の容
易である等、優れた特徴を有する。
易である等、優れた特徴を有する。
【図１】本発明に係わるチャージポンプ回路の実施の形
態を示す図である。
態を示す図である。
【図２】本発明のチャージポンプ回路の具体例を示す回
路図である。
路図である。
【図３】本発明のチャージポンプ回路の具体例の他の回
路図である。
路図である。
【図４】本発明のチャージポンプ回路の具体例の別の回
路図である。
路図である。
【図５】従来技術を示す回路図である。
１〜１７、９１、９２、２Ａ、４Ａ ＦＥＴ Ｒ1 、Ｒ2 、Ｒ3 抵抗 ５Ａ バイポーラトランジスタ
Claims (6)
- 【請求項１】 第１のカレントミラー回路と、前記第１
のカレントミラー回路と出力端子との間に設けられ、第
１の制御信号を入力し、前記出力端子に前記第１のカレ
ントミラー回路からの電流を出力する第１のスイッチン
グ素子と、第２のカレントミラー回路と、前記第２のカ
レントミラー回路と前記出力端子との間に設けられ、第
２の制御信号を入力し、前記出力端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、前記第１の制御信号で前記第１のスイ
ッチング素子を介して流れ出す電流を制御すると共に、
前記第２の制御信号で前記第２のスイッチング素子に流
れ込む電流を制御するチャージポンプ回路において、 前記第１及び第２のカレントミラー回路の定電流源は、
差動増幅器と、この差動増幅器の一方のトランジスタの
ゲートに設けた負の温度係数を有し電源電圧変動に依存
しない基準電圧源と、前記差動増幅器の他方のトランジ
スタのゲートに設けた負の温度係数を持つ抵抗とを含む
ことを特徴とするチャージポンプ回路。 - 【請求項２】 前記基準電圧源は、前記基準電圧源用の
定電流源と、前記定電流源に一方の端子が接続される抵
抗と、前記抵抗の他方の端子にソースが接続され、ゲー
ト及びドレインがグランドに接続されたＦＥＴとで構成
したことを特徴とする請求項１記載のチャージポンプ回
路。 - 【請求項３】 前記基準電圧源は、前記基準電圧源用の
定電流源と、前記定電流源に一方の端子が接続される抵
抗と、前記抵抗の他方の端子にエミッタが接続され、ベ
ース及びコレクタがグランドに接続されたバイポーラト
ランジスタとで構成したことを特徴とする請求項１記載
のチャージポンプ回路。 - 【請求項４】 前記差動増幅器の一方のトランジスタの
ゲートとグランド間には、負の温度係数を有する基準電
圧が加えられ、前記差動増幅器の他方のトランジスタの
ゲートとグランド間には負の温度係数を持つ抵抗が設け
られ、かつ、前記差動増幅器の他方のトランジスタのド
レインは、負帰還回路を構成するＦＥＴのゲートに接続
され、前記負帰還回路を構成するＦＥＴのソースは、前
記差動増幅器の他方のトランジスタのゲートに接続され
ていることを特徴とする請求項１乃至３の何れかに記載
のチャージポンプ回路。 - 【請求項５】 基準電圧源用の定電流源は、ソースが電
源端子に接続された第１のＰＭＯＳＦＥＴと、ゲートと
ドレインとが接続され、ソースが前記電源端子に接続さ
れ、ゲートが前記第１のＰＭＯＳＦＥＴのゲートに接続
される第２のＰＭＯＳＦＥＴと、ソースが前記電源端子
に接続され、ゲートが前記第１のＰＭＯＳＦＥＴのゲー
トに接続される第３のＰＭＯＳＦＥＴとからなるカレン
トミラー回路と、 ゲートとドレインとが接続され、ソースがグランドに接
続され、ドレインが前記第１のＰＭＯＳＦＥＴのドレイ
ンに接続される第１のＮＭＯＳＦＥＴと、ソースが抵抗
を介して前記グランドに接続され、ゲートが前記第１の
ＮＭＯＳＦＥＴのゲートに接続され、ドレインが前記第
２のＰＭＯＳＦＥＴのドレインに接続される第２のＮＭ
ＯＳＦＥＴとからなるカレントミラー回路とで構成し、
前記第３のＰＭＯＳＦＥＴのドレインから定電流を取り
出すことを特徴とする請求項２又は３に記載のチャージ
ポンプ回路。 - 【請求項６】 前記負の温度係数を持つ抵抗は、ポリシ
リコンからなる抵抗であることを特徴とする請求項１乃
至５のいずれかに記載のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142528A JP3334707B2 (ja) | 1998-12-03 | 2000-05-15 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142528A JP3334707B2 (ja) | 1998-12-03 | 2000-05-15 | チャージポンプ回路 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP10343886A Division JP2000175441A (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028540A JP2001028540A (ja) | 2001-01-30 |
| JP3334707B2 true JP3334707B2 (ja) | 2002-10-15 |
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ID=18649469
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142528A Expired - Fee Related JP3334707B2 (ja) | 1998-12-03 | 2000-05-15 | チャージポンプ回路 |
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| CN115313857A (zh) * | 2022-10-12 | 2022-11-08 | 华南理工大学 | 一种低失配电流电荷泵及其应用的小数分频锁相环 |
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2000
- 2000-05-15 JP JP2000142528A patent/JP3334707B2/ja not_active Expired - Fee Related
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