JP2637294B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2436—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors
- H03K5/2454—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors using clock signals
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- Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は加算器用集積回路内に
設けられ、下位桁から上位桁に伝達されるキャリー信号
の微小信号をセンスする単一入力型のセンスアンプ回路
に関する。
設けられ、下位桁から上位桁に伝達されるキャリー信号
の微小信号をセンスする単一入力型のセンスアンプ回路
に関する。
【０００２】
【従来の技術】加算器用集積回路内にキャリー信号をセ
ンスするために設けられる単一入力型のセンスアンプ回
路には、従来、図７に示すようなものが良く知られてい
る。このセンスアンプ回路は、ベースが入力端子４１に
接続され、エミッタが接地電圧Ｖｓｓの電源に接続さ
れ、さらにコレクタが出力端子４２に接続された出力用
のＮＰＮ型のバイポーラトランジスタ４３と、上記出力
端子４２と正極性の電圧Ｖｃｃの電源に接続された負荷
抵抗４４と、入力端子４１と出力端子４２との間にソー
ス・ドレイン間が挿入された電界効果トランジスタ、例
えばＭＯＳトランジスタ４５と、上記入力端子４１とＶ
ｃｃの電源との間にソース・ドレイン間が挿入されたＭ
ＯＳトランジスタ４６とから構成されている。
ンスするために設けられる単一入力型のセンスアンプ回
路には、従来、図７に示すようなものが良く知られてい
る。このセンスアンプ回路は、ベースが入力端子４１に
接続され、エミッタが接地電圧Ｖｓｓの電源に接続さ
れ、さらにコレクタが出力端子４２に接続された出力用
のＮＰＮ型のバイポーラトランジスタ４３と、上記出力
端子４２と正極性の電圧Ｖｃｃの電源に接続された負荷
抵抗４４と、入力端子４１と出力端子４２との間にソー
ス・ドレイン間が挿入された電界効果トランジスタ、例
えばＭＯＳトランジスタ４５と、上記入力端子４１とＶ
ｃｃの電源との間にソース・ドレイン間が挿入されたＭ
ＯＳトランジスタ４６とから構成されている。
【０００３】上記構成でなるセンスアンプ回路では、一
般に下位桁からのプリチャージ型のキャリー信号の電位
が上記入力端子４１に入力として供給される。従って、
上記センスアンプ回路の入力端子４１の電位は、入力待
機時には所定電位となり、キャリー信号のセンス期間に
は入力待機時のプリチャージ電位がそのまま維持される
か、もしくは入力待機時の電位から順次変化するものと
なる。
般に下位桁からのプリチャージ型のキャリー信号の電位
が上記入力端子４１に入力として供給される。従って、
上記センスアンプ回路の入力端子４１の電位は、入力待
機時には所定電位となり、キャリー信号のセンス期間に
は入力待機時のプリチャージ電位がそのまま維持される
か、もしくは入力待機時の電位から順次変化するものと
なる。
【０００４】例えば、入力待機時に、入力端子４１の電
位がＨｉｎ（Ｈｉｎ≧Ｖｆ、ただしＶｆはバイポーラト
ランジスタのベース・エミッタ間のしきい値電圧）であ
るとする。このとき、トランジスタ４３がオン状態とな
り、コレクタ電流が流れることにより、出力端子４２の
電位は、トランジスタ４３のオン抵抗値と負荷抵抗４４
の抵抗値の比によって決まる低電位Ｌｏｕｔとなる。
位がＨｉｎ（Ｈｉｎ≧Ｖｆ、ただしＶｆはバイポーラト
ランジスタのベース・エミッタ間のしきい値電圧）であ
るとする。このとき、トランジスタ４３がオン状態とな
り、コレクタ電流が流れることにより、出力端子４２の
電位は、トランジスタ４３のオン抵抗値と負荷抵抗４４
の抵抗値の比によって決まる低電位Ｌｏｕｔとなる。
【０００５】一方、キャリー信号のセンス期間に、入力
端子４１の電位が変化し、Ｖｆよりも低い電位Ｌｉｎに
なると、トランジスタ４３はオフ状態となり、コレクタ
電流が遮断される。このとき、負荷抵抗４４を介して出
力端子４２が充電され、出力電位は電圧Ｖｃｃに近い高
電位Ｈｏｕｔとなる。
端子４１の電位が変化し、Ｖｆよりも低い電位Ｌｉｎに
なると、トランジスタ４３はオフ状態となり、コレクタ
電流が遮断される。このとき、負荷抵抗４４を介して出
力端子４２が充電され、出力電位は電圧Ｖｃｃに近い高
電位Ｈｏｕｔとなる。
【０００６】なお、上記一方のＭＯＳトランジスタ４５
は、入力端子４１の電位がＬｉｎからＨｉｎに戻る時に
オン状態となるように制御される。これにより出力端子
４２の電位によって入力端子４１が充電され、入力電位
がＨｉｎに戻ることを容易にしている。また、他方のＭ
ＯＳトランジスタ４６は、出力用のトランジスタ４３の
ベースに電流を供給するためのバイアス用のトランジス
タである。
は、入力端子４１の電位がＬｉｎからＨｉｎに戻る時に
オン状態となるように制御される。これにより出力端子
４２の電位によって入力端子４１が充電され、入力電位
がＨｉｎに戻ることを容易にしている。また、他方のＭ
ＯＳトランジスタ４６は、出力用のトランジスタ４３の
ベースに電流を供給するためのバイアス用のトランジス
タである。
【０００７】
【発明が解決しようとする課題】上記従来のセンスアン
プ回路では、入力待機時に出力用のトランジスタがオン
状態になっているので電源間に貫通電流が流れ、待機時
の消費電力が大きいという問題点がある。また、入力待
機時とは異なる電位の出力を得る場合には、負荷抵抗を
介して出力端子を充電するようにしているので、高速な
センス動作が行えないという問題もある。
プ回路では、入力待機時に出力用のトランジスタがオン
状態になっているので電源間に貫通電流が流れ、待機時
の消費電力が大きいという問題点がある。また、入力待
機時とは異なる電位の出力を得る場合には、負荷抵抗を
介して出力端子を充電するようにしているので、高速な
センス動作が行えないという問題もある。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、待機時の消費電力が小
さく、かつ高速なセンス動作を行うことができるセンス
アンプ回路を提供することである。
されたものであり、その目的は、待機時の消費電力が小
さく、かつ高速なセンス動作を行うことができるセンス
アンプ回路を提供することである。
【０００９】
【課題を解決するための手段】この発明のセンスアンプ
回路は、センスされる信号が入力される第１の入力端子
と、センス信号の出力端子と、第１及び第２の電源と、
上記第１の入力端子と上記第１の電源との間に挿入され
た定電流源回路と、上記第１の入力端子と上記第２の電
源電圧との間にソース・ドレイン間が挿入された電界効
果トランジスタと、上記第１の入力端子にベースが接続
され、コレクタが上記出力端子に接続され、エミッタが
上記第２の電源に接続された出力用のバイポーラトラン
ジスタと、上記出力端子と上記第１の電源との間に挿入
された負荷素子と、上記電界効果トランジスタのゲート
が接続され、上記第１の入力端子における入力待機時に
上記バイポーラトランジスタがオンする直前もしくは直
後の状態となるように上記バイポーラトランジスタを制
御するバイアス電圧が入力される第２の入力端子とを具
備したことを特徴とする。
回路は、センスされる信号が入力される第１の入力端子
と、センス信号の出力端子と、第１及び第２の電源と、
上記第１の入力端子と上記第１の電源との間に挿入され
た定電流源回路と、上記第１の入力端子と上記第２の電
源電圧との間にソース・ドレイン間が挿入された電界効
果トランジスタと、上記第１の入力端子にベースが接続
され、コレクタが上記出力端子に接続され、エミッタが
上記第２の電源に接続された出力用のバイポーラトラン
ジスタと、上記出力端子と上記第１の電源との間に挿入
された負荷素子と、上記電界効果トランジスタのゲート
が接続され、上記第１の入力端子における入力待機時に
上記バイポーラトランジスタがオンする直前もしくは直
後の状態となるように上記バイポーラトランジスタを制
御するバイアス電圧が入力される第２の入力端子とを具
備したことを特徴とする。
【００１０】
【作用】第２の入力端子に所定のバイアス電位が入力さ
れることにより、入力待機時に、定電流源回路の電流の
大部分が電界効果トランジスタに流れ、一部が出力用の
バイポーラトランジスタのベース電流として流れる。そ
して、上記第２の入力端子のバイアス電位の値を調整す
ることにより、入力待機時に、出力用のバイポーラトラ
ンジスタはオンする直前もしくは直後の状態に設定され
る。このとき出力電位は高電位となり、電源間には大き
い電流は流れない。入力待機状態から第１の入力端子の
電位が上昇し、この第１の入力端子から入力電流が流れ
込むと、そのほとんどが出力用のバイポーラトランジス
タにベース電流として流れ込み、出力電位は急速に低電
位に低下する。
れることにより、入力待機時に、定電流源回路の電流の
大部分が電界効果トランジスタに流れ、一部が出力用の
バイポーラトランジスタのベース電流として流れる。そ
して、上記第２の入力端子のバイアス電位の値を調整す
ることにより、入力待機時に、出力用のバイポーラトラ
ンジスタはオンする直前もしくは直後の状態に設定され
る。このとき出力電位は高電位となり、電源間には大き
い電流は流れない。入力待機状態から第１の入力端子の
電位が上昇し、この第１の入力端子から入力電流が流れ
込むと、そのほとんどが出力用のバイポーラトランジス
タにベース電流として流れ込み、出力電位は急速に低電
位に低下する。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１２】図１はこの発明のセンスアンプ回路を加算
器におけるキャリー信号のセンスに用いたこの発明の第
１の実施例の回路図である。正極性の電圧Ｖｃｃの電源
（第１の電源）と入力端子（第１の入力端子）１１との
間には値がＩ０の定電流源１２が挿入されている。上記
入力端子１１と接地電圧Ｖｓｓの電源（第２の電源）と
の間には電界効果トランジスタ、例えばＭＯＳトランジ
スタ１３のソース・ドレイン間が挿入されている。上記
ＭＯＳトランジスタ１３のゲートは入力端子（第２の入
力端子）１４に接続されている。
器におけるキャリー信号のセンスに用いたこの発明の第
１の実施例の回路図である。正極性の電圧Ｖｃｃの電源
（第１の電源）と入力端子（第１の入力端子）１１との
間には値がＩ０の定電流源１２が挿入されている。上記
入力端子１１と接地電圧Ｖｓｓの電源（第２の電源）と
の間には電界効果トランジスタ、例えばＭＯＳトランジ
スタ１３のソース・ドレイン間が挿入されている。上記
ＭＯＳトランジスタ１３のゲートは入力端子（第２の入
力端子）１４に接続されている。
【００１３】一方、上記入力端子１１にはＮＰＮ型のバ
イポーラトランジスタ１５のベースが接続されている。
このトランジスタ１５のコレクタは出力端子１６に、エ
ミッタは接地電圧Ｖｓｓの電源にそれぞれ接続されてい
る。また、電圧Ｖｃｃの電源と上記出力端子１６との間
には負荷抵抗１７が挿入されている。
イポーラトランジスタ１５のベースが接続されている。
このトランジスタ１５のコレクタは出力端子１６に、エ
ミッタは接地電圧Ｖｓｓの電源にそれぞれ接続されてい
る。また、電圧Ｖｃｃの電源と上記出力端子１６との間
には負荷抵抗１７が挿入されている。
【００１４】上記入力端子１４には所定のバイアス電圧
が入力されるようになっており、入力端子１１における
電位が待機状態の電位にされている期間に、上記定電流
源１２の電流の大部分がこのＭＯＳトランジスタ１３を
流れるようにされ、このＭＯＳトランジスタ１３は飽和
動作する寸前の状態に設定される。しかも、上記定電流
源１２の電流の一部がバイポーラトランジスタ１５のベ
ースに流れ込むことにより、このトランジスタ１３のベ
ース電位がベース・エミッタ間のしきい値電圧（Ｖｆ）
よりもわずかに低い値、もしくはわずかに高い値となる
ように設定される。
が入力されるようになっており、入力端子１１における
電位が待機状態の電位にされている期間に、上記定電流
源１２の電流の大部分がこのＭＯＳトランジスタ１３を
流れるようにされ、このＭＯＳトランジスタ１３は飽和
動作する寸前の状態に設定される。しかも、上記定電流
源１２の電流の一部がバイポーラトランジスタ１５のベ
ースに流れ込むことにより、このトランジスタ１３のベ
ース電位がベース・エミッタ間のしきい値電圧（Ｖｆ）
よりもわずかに低い値、もしくはわずかに高い値となる
ように設定される。
【００１５】従って、上記実施例回路が入力待機状態の
とき、トランジスタ１５はオンする直前もしくは直後の
状態となり、このトランジスタ１５のコレクタに流れる
電流Ｉｏｕｔの値は微小となる。従って、入力待機状態
のときの出力端子１６の電位は電圧Ｖｃｃに近い高電位
Ｈｏｕｔとなる。また、この入力待機状態のとき、定電
流源１２の電流はＭＯＳトランジスタ１３を介して接地
電圧Ｖｓｓの電源側に流れ込み、電源間には貫通電流が
発生する。しかし、上記ＭＯＳトランジスタ２３として
素子寸法が小さいものを選べば、上記貫通電流の値は極
めて小さくすることができる。
とき、トランジスタ１５はオンする直前もしくは直後の
状態となり、このトランジスタ１５のコレクタに流れる
電流Ｉｏｕｔの値は微小となる。従って、入力待機状態
のときの出力端子１６の電位は電圧Ｖｃｃに近い高電位
Ｈｏｕｔとなる。また、この入力待機状態のとき、定電
流源１２の電流はＭＯＳトランジスタ１３を介して接地
電圧Ｖｓｓの電源側に流れ込み、電源間には貫通電流が
発生する。しかし、上記ＭＯＳトランジスタ２３として
素子寸法が小さいものを選べば、上記貫通電流の値は極
めて小さくすることができる。
【００１６】次にプリチャージ期間が終了し、キャリー
信号のセンス期間が開始される。このとき、入力端子１
１の電位が変化しない場合は、出力端子１６から入力待
機時と同様に高電位Ｈｏｕｔが出力される。
信号のセンス期間が開始される。このとき、入力端子１
１の電位が変化しない場合は、出力端子１６から入力待
機時と同様に高電位Ｈｏｕｔが出力される。
【００１７】一方、入力端子１１の電位が上昇し、入力
端子１１から流入する入力電流Ｉｉｎが増加し始める
と、ＭＯＳトランジスタ１３はすぐに飽和動作に入り、
そのドレイン電流Ｉｄｕｍｍｙは図２に示すようにほと
んど増加しない。これに対し、バイポーラトランジスタ
１５のベース電流Ｉｂａｓｅは、入力電流Ｉｉｎの増加
に比例して増加する。これにより、バイポーラトランジ
スタ１５のオン状態が深くなり、コレクタ電流Ｉｏｕｔ
は図２に示すように急激に増加する。トランジスタ１５
がオン状態になることにより、出力端子１６の電位は高
電位Ｈｏｕｔから低電位Ｌｏｕｔに反転する。
端子１１から流入する入力電流Ｉｉｎが増加し始める
と、ＭＯＳトランジスタ１３はすぐに飽和動作に入り、
そのドレイン電流Ｉｄｕｍｍｙは図２に示すようにほと
んど増加しない。これに対し、バイポーラトランジスタ
１５のベース電流Ｉｂａｓｅは、入力電流Ｉｉｎの増加
に比例して増加する。これにより、バイポーラトランジ
スタ１５のオン状態が深くなり、コレクタ電流Ｉｏｕｔ
は図２に示すように急激に増加する。トランジスタ１５
がオン状態になることにより、出力端子１６の電位は高
電位Ｈｏｕｔから低電位Ｌｏｕｔに反転する。
【００１８】ここで、わずかなベース電流を供給するだ
けでトランジスタ１５をオン状態にさせることができる
ので、入力端子１１の電位は待機時の電位からほとんど
上昇させなくてもよい。このため、入力端子１１に比較
的大きな容量が付いていても、極くわずかな入力電流の
変化で高速に出力電位を反転させることができる。
けでトランジスタ１５をオン状態にさせることができる
ので、入力端子１１の電位は待機時の電位からほとんど
上昇させなくてもよい。このため、入力端子１１に比較
的大きな容量が付いていても、極くわずかな入力電流の
変化で高速に出力電位を反転させることができる。
【００１９】図３は上記実施例回路の変形例の回路図で
ある。この変形例回路では前記定電流源１２として、ゲ
ートに所定バイアス電圧が供給されるＭＯＳトランジス
タ１８を用いるようにしたものである。
ある。この変形例回路では前記定電流源１２として、ゲ
ートに所定バイアス電圧が供給されるＭＯＳトランジス
タ１８を用いるようにしたものである。
【００２０】図４はこの発明の第２の実施例の回路図で
ある。この実施例回路において、前記図１の実施例回路
と対応する箇所には同じ符号を付して説明を行う。この
実施例回路では、前記出力端子１６における電位が確定
し、キャリー信号のセンスが終了した後に出力端子１６
を入力待機時の高電位Ｈｏｕｔに速やかに設定するため
のスイッチ素子、例えばＭＯＳトランジスタ１９のソー
ス・ドレイン間が電圧Ｖｃｃの電源と上記出力端子１６
との間に挿入されている。また、キャリー信号のセンス
が終了した後に出力用のバイポーラトランジスタ１５を
速やかにオフさせるためと、入力端子１１の電位がトラ
ンジスタ１５のベース・エミッタ間しきい値近傍の電位
となるようにするために、スイッチ素子、例えばＭＯＳ
トランジスタ２０のソース・ドレイン間と、ＰＮ接合素
子、例えばコレクタ・ベース間が短絡されたＮＰＮ型の
バイポーラトランジスタ２１のベース・エミッタ間が、
入力端子１１と接地電圧Ｖｓｓの電源との間に直列接続
されている。
ある。この実施例回路において、前記図１の実施例回路
と対応する箇所には同じ符号を付して説明を行う。この
実施例回路では、前記出力端子１６における電位が確定
し、キャリー信号のセンスが終了した後に出力端子１６
を入力待機時の高電位Ｈｏｕｔに速やかに設定するため
のスイッチ素子、例えばＭＯＳトランジスタ１９のソー
ス・ドレイン間が電圧Ｖｃｃの電源と上記出力端子１６
との間に挿入されている。また、キャリー信号のセンス
が終了した後に出力用のバイポーラトランジスタ１５を
速やかにオフさせるためと、入力端子１１の電位がトラ
ンジスタ１５のベース・エミッタ間しきい値近傍の電位
となるようにするために、スイッチ素子、例えばＭＯＳ
トランジスタ２０のソース・ドレイン間と、ＰＮ接合素
子、例えばコレクタ・ベース間が短絡されたＮＰＮ型の
バイポーラトランジスタ２１のベース・エミッタ間が、
入力端子１１と接地電圧Ｖｓｓの電源との間に直列接続
されている。
【００２１】このような構成において、キャリー信号の
センスが終了すると、上記両ＭＯＳトランジスタ１９，
２０がオン状態となるようにそのゲートに制御信号ＣＬ
が供給される。そして、ＭＯＳトランジスタ１９がオン
状態になると、出力端子１６はこのトランジスタ１９を
介して直ちに高電位Ｈｏｕｔに設定される。
センスが終了すると、上記両ＭＯＳトランジスタ１９，
２０がオン状態となるようにそのゲートに制御信号ＣＬ
が供給される。そして、ＭＯＳトランジスタ１９がオン
状態になると、出力端子１６はこのトランジスタ１９を
介して直ちに高電位Ｈｏｕｔに設定される。
【００２２】一方、ＭＯＳトランジスタ２０がオン状態
になると、いままで出力用のバイポーラトランジスタ１
５に流れていたベース電流がＭＯＳトランジスタ２０及
びバイポーラトランジスタ２１を介して接地電圧Ｖｓｓ
の電源に逃がされるので、出力用のバイポーラトランジ
スタ１５は速やかにオフ状態にされる。しかも、バイポ
ーラトランジスタ２１のベース・エミッタ間が挿入され
ているため、出力用のバイポーラトランジスタ１５のベ
ース電位、すなわち入力端子１１の電位がそのベース・
エミッタ間しきい値電圧近傍の値に設定される。
になると、いままで出力用のバイポーラトランジスタ１
５に流れていたベース電流がＭＯＳトランジスタ２０及
びバイポーラトランジスタ２１を介して接地電圧Ｖｓｓ
の電源に逃がされるので、出力用のバイポーラトランジ
スタ１５は速やかにオフ状態にされる。しかも、バイポ
ーラトランジスタ２１のベース・エミッタ間が挿入され
ているため、出力用のバイポーラトランジスタ１５のベ
ース電位、すなわち入力端子１１の電位がそのベース・
エミッタ間しきい値電圧近傍の値に設定される。
【００２３】図５はこの発明の第３の実施例の回路図で
ある。この実施例回路は、上記図４の実施例回路におけ
るＭＯＳトランジスタ１９の代わりにＮＰＮ型のバイポ
ーラトランジスタ２２を用いるようにしたものである。
すなわち、上記バイポーラトランジスタ２２のコレクタ
が電圧Ｖｃｃの電源に、エミッタが出力端子１６にそれ
ぞれ接続され、ベースには制御信号ＣＬが供給される。
ある。この実施例回路は、上記図４の実施例回路におけ
るＭＯＳトランジスタ１９の代わりにＮＰＮ型のバイポ
ーラトランジスタ２２を用いるようにしたものである。
すなわち、上記バイポーラトランジスタ２２のコレクタ
が電圧Ｖｃｃの電源に、エミッタが出力端子１６にそれ
ぞれ接続され、ベースには制御信号ＣＬが供給される。
【００２４】図６はこの発明の第４の実施例の回路図で
ある。この実施例回路は、センス信号が入力される前記
第１の入力端子（１１）の電位を、入力待機時に所望の
値（べース・エミッタ間しきい値電圧Ｖｆ）に設定し、
これにより前記出力用のバイポーラトランジスタがオン
する直前もしくは直後の状態となるように設定するため
に、前記第２の入力端子（１４）に入力されるバイアス
電圧を発生する回路を設けるようにしたものである。
ある。この実施例回路は、センス信号が入力される前記
第１の入力端子（１１）の電位を、入力待機時に所望の
値（べース・エミッタ間しきい値電圧Ｖｆ）に設定し、
これにより前記出力用のバイポーラトランジスタがオン
する直前もしくは直後の状態となるように設定するため
に、前記第２の入力端子（１４）に入力されるバイアス
電圧を発生する回路を設けるようにしたものである。
【００２５】図において、３０Ａは前記図１、図３、図
４及び図５の場合と同様に構成された第１のセンスアン
プ回路である。また、３０Ｂは上記第１のセンスアンプ
回路３０Ａと同様の構成の第２のセンスアンプ回路であ
る。なお、第１のセンスアンプ回路３０Ａの第１の入力
端子を符号１１Ａで、第２の入力端子を符号１４Ａで、
出力端子を符号１６Ａでそれぞれ示し、第２のセンスア
ンプ回路３０Ｂの第１の入力端子を符号１１Ｂで、第２
の入力端子を符号１４Ｂで、出力端子を符号１６Ｂでそ
れぞれ示している。そして、上記第１のセンスアンプ回
路３０Ａの第１の入力端子１１Ａにセンスされる信号が
入力され、出力端子１６Ａからセンスされた信号が出力
される。
４及び図５の場合と同様に構成された第１のセンスアン
プ回路である。また、３０Ｂは上記第１のセンスアンプ
回路３０Ａと同様の構成の第２のセンスアンプ回路であ
る。なお、第１のセンスアンプ回路３０Ａの第１の入力
端子を符号１１Ａで、第２の入力端子を符号１４Ａで、
出力端子を符号１６Ａでそれぞれ示し、第２のセンスア
ンプ回路３０Ｂの第１の入力端子を符号１１Ｂで、第２
の入力端子を符号１４Ｂで、出力端子を符号１６Ｂでそ
れぞれ示している。そして、上記第１のセンスアンプ回
路３０Ａの第１の入力端子１１Ａにセンスされる信号が
入力され、出力端子１６Ａからセンスされた信号が出力
される。
【００２６】一方、第２のセンスアンプ回路３０Ｂの第
１の入力端子１１Ｂには、入力待機時に第１の入力端子
１１Ａで設定すべき所望の値と等しい電圧値Ｌｉｎを有
する定電圧源３１が接続されている。この第２のセンス
アンプ回路３０Ｂの出力端子１６Ｂは電圧コンパレータ
３２の正側入力端子（＋）に接続されている。また、上
記電圧コンパレータ３２の負側入力端子（−）には、第
１のセンスアンプ回路３０Ａ内の前記出力用のバイポー
ラトランジスタ１５のベースが所望の状態にバイアスさ
れた時に出力端子１６Ａから出力される電位と等しい電
圧値Ｖｒｅｆを有する定電圧源３２が接続されている。
そして、上記電圧コンパレータ３２の出力電位は、上記
第１のセンスアンプ回路３０Ａの第２の入力端子１４Ａ
及び第２のセンスアンプ回路３０Ｂの第２の入力端子１
４Ｂに並列に入力される。
１の入力端子１１Ｂには、入力待機時に第１の入力端子
１１Ａで設定すべき所望の値と等しい電圧値Ｌｉｎを有
する定電圧源３１が接続されている。この第２のセンス
アンプ回路３０Ｂの出力端子１６Ｂは電圧コンパレータ
３２の正側入力端子（＋）に接続されている。また、上
記電圧コンパレータ３２の負側入力端子（−）には、第
１のセンスアンプ回路３０Ａ内の前記出力用のバイポー
ラトランジスタ１５のベースが所望の状態にバイアスさ
れた時に出力端子１６Ａから出力される電位と等しい電
圧値Ｖｒｅｆを有する定電圧源３２が接続されている。
そして、上記電圧コンパレータ３２の出力電位は、上記
第１のセンスアンプ回路３０Ａの第２の入力端子１４Ａ
及び第２のセンスアンプ回路３０Ｂの第２の入力端子１
４Ｂに並列に入力される。
【００２７】ここで、上記電圧コンパレータ３２の正側
入力端子と負側入力端子の接続方法は、第１のセンスア
ンプ回路３０Ａ及び第２のセンスアンプ回路３０Ｂの第
２の入力端子１４Ａ，１４Ｂに入力するバイアス電位を
高くすると、入力待機時の出力電位が高くなり、逆に第
２の入力端子１４Ａ，１４Ｂに入力するバイアス電位を
低くすると、入力待機時の出力電位が低くなるように構
成されている場合には、第２のセンスアンプ回路３０Ｂ
の出力端子１６Ｂを電圧コンパレータ３２の負側入力端
子に接続し、Ｖｒｅｆの定電圧源３２を正側入力端子に
接続する。
入力端子と負側入力端子の接続方法は、第１のセンスア
ンプ回路３０Ａ及び第２のセンスアンプ回路３０Ｂの第
２の入力端子１４Ａ，１４Ｂに入力するバイアス電位を
高くすると、入力待機時の出力電位が高くなり、逆に第
２の入力端子１４Ａ，１４Ｂに入力するバイアス電位を
低くすると、入力待機時の出力電位が低くなるように構
成されている場合には、第２のセンスアンプ回路３０Ｂ
の出力端子１６Ｂを電圧コンパレータ３２の負側入力端
子に接続し、Ｖｒｅｆの定電圧源３２を正側入力端子に
接続する。
【００２８】一方、第１のセンスアンプ回路３０Ａ及び
第２のセンスアンプ回路３０Ｂの第２の入力端子１４
Ａ，１４Ｂに入力するバイアス電位を高くすると、入力
待機時の出力電位が低くなり、逆に第２の入力端子１４
Ａ，１４Ｂに入力するバイアス電位を低くすると、入力
待機時の出力電位が高くなるように構成されている場合
には、第２のセンスアンプ回路３０Ｂの出力端子１６Ｂ
を電圧コンパレータ３２の正側入力端子に接続し、Ｖｒ
ｅｆの定電圧源３２を負側入力端子に接続しなければな
らない。その理由は、例えば前記ＭＯＳトランジスタ１
３としてＮチャネルのものを用いた場合と、Ｐチャネル
のものを用いた場合とで、出力電位の変化する方向が異
なるからである。
第２のセンスアンプ回路３０Ｂの第２の入力端子１４
Ａ，１４Ｂに入力するバイアス電位を高くすると、入力
待機時の出力電位が低くなり、逆に第２の入力端子１４
Ａ，１４Ｂに入力するバイアス電位を低くすると、入力
待機時の出力電位が高くなるように構成されている場合
には、第２のセンスアンプ回路３０Ｂの出力端子１６Ｂ
を電圧コンパレータ３２の正側入力端子に接続し、Ｖｒ
ｅｆの定電圧源３２を負側入力端子に接続しなければな
らない。その理由は、例えば前記ＭＯＳトランジスタ１
３としてＮチャネルのものを用いた場合と、Ｐチャネル
のものを用いた場合とで、出力電位の変化する方向が異
なるからである。
【００２９】このような構成によれば、実際に入力セン
スを行う第１のセンスアンプ回路３０Ａの入力待機時に
おける前記出力用のバイポーラトランジスタ１５のベー
ス電位を、所望の電位に常に制御することができる。し
かも製造プロセスがばらついたり、電源電圧や周囲温度
が変化しても、出力用のバイポーラトランジスタ１５の
ベース電位が所望の電位と一致するように自動制御され
るので、動作マージン及び製造マージンが広くなり、歩
留まり向上にも寄与する。
スを行う第１のセンスアンプ回路３０Ａの入力待機時に
おける前記出力用のバイポーラトランジスタ１５のベー
ス電位を、所望の電位に常に制御することができる。し
かも製造プロセスがばらついたり、電源電圧や周囲温度
が変化しても、出力用のバイポーラトランジスタ１５の
ベース電位が所望の電位と一致するように自動制御され
るので、動作マージン及び製造マージンが広くなり、歩
留まり向上にも寄与する。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、待機時の消費電力が小さく、かつ高速なセンス動作
を行うことができるセンスアンプ回路を提供することが
できる。
ば、待機時の消費電力が小さく、かつ高速なセンス動作
を行うことができるセンスアンプ回路を提供することが
できる。
【図１】この発明の第１の実施例の回路図。
【図２】図１の実施例回路の電流変化を示す特性図。
【図３】図１の実施例回路の変形例の回路図。
【図４】この発明の第２の実施例の回路図。
【図５】この発明の第３の実施例の回路図。
【図６】この発明の第４の実施例の回路図。
【図７】従来回路の回路図。
１１…入力端子（第１の入力端子）、１２…定電流源、
１３…ＭＯＳトランジスタ、１４…入力端子（第２の入
力端子）、１５…ＮＰＮ型のバイポーラトランジスタ、
１６…出力端子、１７…負荷抵杭、１８…ＭＯＳトラン
ジスタ、１９…ＭＯＳトランジスタ（第１のスイッチ素
子）、２０…ＭＯＳトランジスタ（第２のスイッチ素
子）、２１…ＮＰＮ型のバイポーラトランジスタ（ＰＮ
接合素子）、２２…ＮＰＮ型のバイポーラトランジスタ
（第１のスイッチ素子）、３０Ａ…第１のセンスアンプ
回路、３０Ｂ…第２のセンスアンプ回路、３１…定電圧
源、３２…電圧コンパレータ、３３…定電圧源。
１３…ＭＯＳトランジスタ、１４…入力端子（第２の入
力端子）、１５…ＮＰＮ型のバイポーラトランジスタ、
１６…出力端子、１７…負荷抵杭、１８…ＭＯＳトラン
ジスタ、１９…ＭＯＳトランジスタ（第１のスイッチ素
子）、２０…ＭＯＳトランジスタ（第２のスイッチ素
子）、２１…ＮＰＮ型のバイポーラトランジスタ（ＰＮ
接合素子）、２２…ＮＰＮ型のバイポーラトランジスタ
（第１のスイッチ素子）、３０Ａ…第１のセンスアンプ
回路、３０Ｂ…第２のセンスアンプ回路、３１…定電圧
源、３２…電圧コンパレータ、３３…定電圧源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 福永 敏幸 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭64−17291（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 センスされる信号が入力される第１の入
力端子と、 センス信号の出力端子と、 第１及び第２の電源と、 上記第１の入力端子と上記第１の電源との間に挿入され
た定電流源回路と、 上記第１の入力端子と上記第２の電源電圧との間にソー
ス・ドレイン間が挿入された電界効果トランジスタと、 上記第１の入力端子にベースが接続され、コレクタが上
記出力端子に接続され、エミッタが上記第２の電源に接
続された出力用のバイポーラトランジスタと、 上記出力端子と上記第１の電源との間に挿入された負荷
素子と、 上記電界効果トランジスタのゲートが接続され、上記第
１の入力端子における入力待機時に上記バイポーラトラ
ンジスタがオンする直前もしくは直後の状態となるよう
に上記バイポーラトランジスタを制御するバイアス電圧
が入力される第２の入力端子とを具備したことを特徴と
するセンスアンプ回路。 - 【請求項２】 前記定電流源回路が、ゲートに所定バイ
アス電圧が供給される電界効果トランジスタで構成され
ている請求項１に記載のセンスアンプ回路。 - 【請求項３】 センスされる信号が入力される第１の入
力端子と、 センス信号の出力端子と、 第１及び第２の電源と、 上記第１の入力端子と上記第１の電源との間に挿入され
た定電流源回路と、 上記第１の入力端子と上記第２の電源電圧との間にソー
ス・ドレイン間が挿入された電界効果トランジスタと、 上記第１の入力端子にベースが接続され、コレクタが上
記出力端子に接続され、エミッタが上記第２の電源に接
続された出力用のバイポーラトランジスタと、 上記出力端子と上記第１の電源との間に挿入された負荷
素子と、 上記電界効果トランジスタのゲートが接続され、上記第
１の入力端子における入力待機時に上記バイポーラトラ
ンジスタがオンする直前もしくは直後の状態となるよう
に上記バイポーラトランジスタを制御するバイアス電圧
が入力される第２の入力端子と、 上記第１の電源と上記出力端子との間に挿入され、上記
出力端子からセンス信号が出力された後にオン状態とな
るように制御される第１のスイッチ素子と、 上記第１の入力端子と上記第２の電源との間に挿入さ
れ、上記出力端子からセンス信号が出力された後にオン
状態となるように制御される第２のスイッチ素子とを具
備したことを特徴とするセンスアンプ回路。 - 【請求項４】 前記第１のスイッチ素子がバイポーラト
ランジスタで構成されており、前記第２のスイッチ素子
が電界効果トランジスタで構成されている請求項３に記
載のセンスアンプ回路。 - 【請求項５】 前記定電流源回路が、ゲートに所定バイ
アス電圧が供給される電界効果トランジスタで構成され
ている請求項３に記載のセンスアンプ回路。 - 【請求項６】 第１の入力端子と、出力端子と、第１及
び第２の電源と、上記第１の入力端子と上記第１の電源
との間に挿入された定電流源回路と、上記第１の入力端
子と上記第２の電源電圧との間にソース・ドレイン間が
挿入された電界効果トランジスタと、上記第１の入力端
子にベースが接続され、コレクタが上記出力端子に接続
され、エミッタが上記第２の電源に接続された出力用の
バイポーラトランジスタと、上記出力端子と上記第１の
電源との間に挿入された負荷素子と、上記電界効果トラ
ンジスタのゲートが接続された第２の入力端子とをそれ
ぞれ備えた第１及び第２のセンスアンプ回路と、上記第１のセンスアンプ回路の出力端に接続されたセン
ス信号の出力端子と 、 上記第１のセンスアンプ回路が入力待機状態のときにそ
の第１の入力端子における電位に対応した電位を上記第
２のセンスアンプ回路の第１の入力端子に供給する第１
の定電圧源と、上記第１のセンスアンプ回路の出力用のバイポーラトラ
ンジスタのベースが所望の状態にバイアスされた時に上
記第１のセンスアンプ回路の出力端子から出力される電
位に対応した電位を発生する第２の定電圧源と 、上記第２のセンスアンプ回路の出力端子の電位が正側入
力端子に供給され、上記第２の定電圧源で発生される電
位が負側入力端子に供給され、正側入力端子及び負側入
力端子に供給される電位の差に応じた電位を上記第１及
び第２のセンスアンプ回路の第２の入力端子に供給する
コンパレータ とを具備したことを特徴とするセンスアン
プ回路。 - 【請求項７】 前記第１及び第２のセンスアンプ回路は
それぞれ、前記第１の電源と前記出力端子との間に挿入され、前記
センス信号の出力端子からセンス信号が出力された後に
オン状態となるように制御される第１のスイッチ素子
と 、前記第１の入力端子と前記第２の電源との間に挿入さ
れ、前記センス信号の出力端子からセンス信号が出力さ
れた後にオン状態となるように制御される第２のスイッ
チ素子とをさらに具備したことを特徴とする 請求項６に
記載のセンスアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418373A JP2637294B2 (ja) | 1990-12-26 | 1990-12-26 | センスアンプ回路 |
| US07/812,935 US5227865A (en) | 1990-12-26 | 1991-12-24 | BiCMOS sense amplifier having input waiting state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418373A JP2637294B2 (ja) | 1990-12-26 | 1990-12-26 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225427A JPH04225427A (ja) | 1992-08-14 |
| JP2637294B2 true JP2637294B2 (ja) | 1997-08-06 |
Family
ID=18526218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418373A Expired - Fee Related JP2637294B2 (ja) | 1990-12-26 | 1990-12-26 | センスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5227865A (ja) |
| JP (1) | JP2637294B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3113071B2 (ja) * | 1992-06-26 | 2000-11-27 | 株式会社東芝 | レベル変換回路 |
| KR0132756B1 (ko) * | 1993-03-15 | 1998-04-16 | 원본미기재 | 이씨엘(ecl) 회로의 번인 방법 및 장치 |
| JP5078464B2 (ja) * | 2007-06-29 | 2012-11-21 | 株式会社リコー | チャージポンプ回路 |
| US20100129152A1 (en) * | 2008-11-25 | 2010-05-27 | Trimble Navigation Limited | Method of covering an area with a layer of compressible material |
| CN202485675U (zh) * | 2012-03-09 | 2012-10-10 | 常州华达科捷光电仪器有限公司 | 一种激光投线仪 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845442A (en) * | 1988-06-13 | 1989-07-04 | National Semiconductor Corp. | High speed current limiting sense amplifier |
| US4980578A (en) * | 1988-12-20 | 1990-12-25 | Texas Instruments Incorporated | Fast sense amplifier |
-
1990
- 1990-12-26 JP JP2418373A patent/JP2637294B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-24 US US07/812,935 patent/US5227865A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5227865A (en) | 1993-07-13 |
| JPH04225427A (ja) | 1992-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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