JP3736447B2 - ヒステリシス付コンパレータ - Google Patents

ヒステリシス付コンパレータ Download PDF

Info

Publication number
JP3736447B2
JP3736447B2 JP2001377741A JP2001377741A JP3736447B2 JP 3736447 B2 JP3736447 B2 JP 3736447B2 JP 2001377741 A JP2001377741 A JP 2001377741A JP 2001377741 A JP2001377741 A JP 2001377741A JP 3736447 B2 JP3736447 B2 JP 3736447B2
Authority
JP
Japan
Prior art keywords
transistor
terminal
level shift
hysteresis
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001377741A
Other languages
English (en)
Other versions
JP2003179469A (ja
Inventor
貴久 子安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2001377741A priority Critical patent/JP3736447B2/ja
Publication of JP2003179469A publication Critical patent/JP2003179469A/ja
Application granted granted Critical
Publication of JP3736447B2 publication Critical patent/JP3736447B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Amplifiers (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Manipulation Of Pulses (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、ヒステリシス付コンパレータに関するものである。
【0002】
【従来の技術】
従来、ヒステリシス付コンパレータ回路は、基準側のしきい値をスイッチングトランジスタやMOSトランジスタで切り替えて入力の変動等に影響されにくい回路を構成している。しかし、スイッチング電源のPWMコンパレータにおいては、一方の入力端子でエラーアンプ(誤差増幅器:目標とする制御値と基準値を比較してその差分を増幅する回路)の出力を受け、他方の入力端子で三角波の信号を受け、両者を比較し出力してチョッパ制御に用いている。この場合においては、大幅なヒステリシスを設定することができず、微小なヒステリシス幅を有するヒステリシス付コンパレータが必要となる。
【0003】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、新規な構成による微小なヒステリシス幅を有するヒステリシス付コンパレータを提供することにある。
【0004】
【課題を解決するための手段】
請求項1に記載の発明によれば、定電流源(T3)からエミッタ端子に定電流が供給される第1のレベルシフト用バイポーラトランジスタ(T5)において、一方の入力信号(INP)がレベルシフトされる。また、定電流源(T3)からエミッタ端子に定電流が供給される第2のレベルシフト用バイポーラトランジスタ(T11)において、他方の入力信号(INM)がレベルシフトされる。
【0005】
そして、ヒステリシス生成用トランジスタ(T18)は、第1および第2のNチャネルMOSトランジスタ(T8,T9)により構成される入力差動回路の出力に応じてオンして第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ端子に電流を供給する。ここで、ヒステリシス生成用トランジスタ(T18)のオフ状態よりもオン状態の方が第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ端子に供給される電流が多くなり、第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ電圧が持ち上がることになる。この増加分だけ第1のNチャネルMOSトランジスタ(T8)のゲート電圧が上昇する。これにより、ヒステリシスがかかる。
【0006】
つまり、入力差動回路の出力に応じてバイアス電流を第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ端子に流し込み、当該バイポーラトランジスタのベース・エミッタ電圧VBEを変化させ、これによりヒステリシスをかける。
【0007】
このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する2つのMOSトランジスタのうちの一方のMOSトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られるようになる。
【0008】
請求項2に記載の発明によれば、エミッタ端子に第1の定電流排出用トランジスタ(T24)を介して低電圧端子(GND)が接続された第1のレベルシフト用バイポーラトランジスタ(T25)において、一方の入力信号(INP)がレベルシフトされる。また、エミッタ端子に第2の定電流排出用トランジスタ(T33)を介して低電圧端子(GND)が接続された第2のレベルシフト用バイポーラトランジスタ(T26)において、他方の入力信号(INM)がレベルシフトされる。
【0009】
そして、ヒステリシス生成用トランジスタ(T34)は、第1および第2のPチャネルMOSトランジスタ(T27,T28)により構成される入力差動回路の出力に応じてオンする。これにより、第2のレベルシフト用バイポーラトランジスタ(T26)のエミッタ端子から低電圧端子(GND)への電流経路として、第2の定電流排出用トランジスタ(T33)による経路に加え、ヒステリシス生成用トランジスタ(T34)による第2の定電流排出用トランジスタ(T33)を迂回する経路が形成されることになる。
【0010】
よって、ヒステリシス生成用トランジスタ(T34)のオフ状態よりもオン状態の方が第2のレベルシフト用バイポーラトランジスタ(T26)のエミッタ電流が多くなり、第2のレベルシフト用バイポーラトランジスタ(T26)のベース・エミッタ電圧VBEが増加する。この増加分だけ第2のPチャネルMOSトランジスタ(T28)のゲート電圧が低下する。これにより、ヒステリシスがかかる。つまり、入力差動回路の出力に応じて第2のレベルシフト用バイポーラトランジスタ(T26)のエミッタ端子からより多くの電流を抜き、当該バイポーラトランジスタのベース・エミッタ電圧VBEを変化させ、これによりヒステリシスをかける。
【0011】
このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する2つのMOSトランジスタのうちの一方のMOSトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られるようになる。
【0012】
請求項3に記載のように、第1のレベルシフト用バイポーラトランジスタ(T5,T25)のエミッタ端子に抵抗(R100,R200)を挿入するとともに、第2のレベルシフト用バイポーラトランジスタ(T11,T26)のエミッタ端子に抵抗(R101,R201)を挿入し、請求項4に記載のように、両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流に温度特性が無い場合において、前記抵抗(R100,R101,R200,R201)に負の温度特性を持たせる、あるいは、請求項5に記載のように、前記抵抗(R100,R101,R200,R201)に温度特性が無い場合において、両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流に負の温度特性を持たせるようにすると、ヒステリシス幅を温度特性の無いもの、即ち、温度が変化してもヒステリシス幅を一定に保つことが可能となる。
【0013】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0014】
図1には、本実施の形態におけるヒステリシス付コンパレータの回路構成を示す。
2つのNチャネルMOSトランジスタT8,T9により入力差動回路が構成されている。また、PチャネルMOSトランジスタT6,T16にてカレントミラー回路が構成されるとともに、PチャネルMOSトランジスタT7,T17にてカレントミラー回路が構成され、両カレントミラー回路は定電流負荷として用いられる。
【0015】
入力差動回路を構成するトランジスタT8,T9は、W/L(W:ゲート幅、L:ゲート長)が大きい程、相互インダクタンスgmも大きくなり、入力差動回路の切り替りも素早くなる(入力ダイナミックレンジが狭くなる)。
【0016】
電源端子(V3端子)にPNPトランジスタT3のエミッタ端子が接続されている。このトランジスタT3の第1のコレクタ端子とグランド端子(GND端子)との間にはPNPトランジスタT5と抵抗R6とが直列に接続されるとともに、トランジスタT3の第2のコレクタ端子とGND端子との間にはPNPトランジスタT11と抵抗R8とが直列に接続されている。トランジスタT3のベース端子はCI端子と接続され、CI端子には定電流回路(図示略)が接続されバイアスされている。トランジスタT5のベース端子は抵抗R4を介して一方の入力信号INPを入力し(受け)、また、トランジスタT11のベース端子は抵抗R7を介して他方の入力信号INMを入力する(受ける)。
【0017】
第1のレベルシフト用バイポーラトランジスタT5のエミッタ端子と第1のNチャネルMOSトランジスタT8のゲート端子とが接続されている。また、第2のレベルシフト用バイポーラトランジスタT11のエミッタ端子と第2のNチャネルMOSトランジスタT9のゲート端子とが接続されている。
【0018】
前述のトランジスタT3に加えトランジスタT1,T2,T10により、コンパレータのバイアス回路が構成されている。そして、CI端子を介した定電流により決定された電流が、コンパレータのバイアス回路(T1,T2,T3,T10)に供給され、コンパレータを動作させる。よって、定電流源(T3)から第1のレベルシフト用バイポーラトランジスタT5のエミッタ端子に定電流が供給されるとともに、定電流源(T3)から第2のレベルシフト用バイポーラトランジスタT11のエミッタ端子に定電流が供給されることになる。このバイポーラトランジスタT5,T11において入力信号INP,INMがレベルシフトされる。
【0019】
なお、抵抗R1〜R3,R5及びトランジスタT4は入力クランプ回路である。
ここで、本実施形態においては、入力差動回路のカレントミラー回路(T6,T16)に対しMOSトランジスタT18を追加して設けている。詳しくは、V3端子とバイポーラトランジスタT5のエミッタ端子の間にトランジスタT18が挿入されるとともに、トランジスタT18のゲート端子がトランジスタT6,T16のゲート端子と接続されている。
【0020】
このようにして、トランジスタT6,T16よりなるカレントミラー回路に対し、トランジスタT18をカレントミラー接続し、トランジスタT18のオンに伴ないドレイン電流を入力段のレベルシフト用バイポーラトランジスタT5に流し込む構成をとっている。つまり、ヒステリシス生成用トランジスタT18は、第1および第2のNチャネルMOSトランジスタT8,T9により構成される入力差動回路の出力に応じてオンして第1のレベルシフト用バイポーラトランジスタT5のエミッタ端子に電流を供給するようになっている。
【0021】
また、トランジスタT16,T17により、差動入力に対する切り替りを速くするとともに、追加したトランジスタT18の電流の切り替りも速くさせることができる。
【0022】
入力差動回路の出力段については、V3端子とGND端子の間においてトランジスタT14,T15が直列に接続され、その中間点が出力端子(OUT)となっている。トランジスタT14は前述のトランジスタT6,T16,T18とカレントミラー接続されている。また、V3端子とGND端子の間においてトランジスタT12,T13が直列に接続されている。トランジスタT12は前述のトランジスタT7,T17とカレントミラー接続されている。トランジスタT13,T15はカレントミラー接続されている。
【0023】
次に、このように構成したヒステリシス付コンパレータの作用について説明する。
追加素子のトランジスタT18が電流を流さないときにおけるトランジスタT3のコレクタからレベルシフト用トランジスタ(入力トランジスタ)T5に供給される電流を「I1」とする。一方、追加素子のトランジスタT18が電流を流す時、その電流としては、入力差動回路の定電流値とMOSトランジスタT18のW/L比に応じた定電流が流れる。その時の電流を「I2」とする。従って、レベルシフト用トランジスタT5には、I=I1+I2が流れることになる。
【0024】
追加素子T18がオフ時のレベルシフト用トランジスタ5のベース・エミッタ電圧VBEは、
VBE1=(kT/q)・ln(I1/Is)
で表される。ただし、qは電子の単位電荷、kはボルツマン定数、Tは絶対温度、Isは逆方向コレクタ飽和電流である。
【0025】
これに対し、追加素子T18がオン時のレベルシフト用トランジスタT5のベース・エミッタ電圧VBEは、
VBE2=(kT/q)・ln{(I1+I2)/Is}
で表される。
【0026】
従って、ヒステリシス幅は、次の式(1)のごとく、
VBE2−VBE1=(kT/q)・ln{(I1+I2)/I1}・・・(1)
となる。
【0027】
図1のレベルシフト用トランジスタ(入力トランジスタ)T5,T11はPNPトランジスタで構成しているが、NPNトランジスでも同様に考えることができる。
【0028】
今、INP=2ボルト、INM=1ボルトとする。トランジスタT5のエミッタ電圧=2.7ボルト、トランジスタT11のエミッタ電圧=1.7ボルトとなる。トランジスタT5のエミッタ電圧(トランジスタT8のゲート電圧)の方がトランジスタT11のエミッタ電圧(トランジスタT9のゲート電圧)より電圧が大きいため、トランジスタT8がオンし、トランジスタT9はオフする。但し、INPとINMの電圧差、すなわち、トランジスタT8とトランジスタT9のゲートの電圧差が小さいときは、ゲート・ソース間電圧VGSの電圧差に応じたドレイン電流が流れることになる。ここで、トランジスタT8のドレイン電流の方が大きくなるため、トランジスタT6,T16,T18,T14よりなるカレントミラー回路が動作する。トランジスタT16がオンすることで、トランジスタT7のゲート電位が上昇し、トランジスタT7,T17,T12よりなるカレントミラー回路は完全にオフする。トランジスタT5には上述の電流(I1+I2)が流れ、トランジスタT5のエミッタ電圧を持ち上げることでNチャネルMOSトランジスタT8のゲート電圧が上昇してヒステリシスがかかり、ノイズに強く、高速に動作させるコンパレータとなる。
【0029】
このようにして、バイポーラトランジスタのベース・エミッタ電圧VBEがコレクタ電流に依存することを利用して、コンパレータ回路のレベルシフト用トランジスタT5のバイアス電流(エミッタ電流)を入力差動回路の出力に応じて切り替えることで得られるベース・エミッタ電圧VBEの差により微小ヒステリシス付コンパレータとすることができる。
【0030】
つまり、ヒステリシス生成用トランジスタT18のオフ状態よりもオン状態の方が第1のレベルシフト用バイポーラトランジスタT5のエミッタ端子に供給される電流が多くなり、第1のレベルシフト用バイポーラトランジスタT5のエミッタ電圧が持ち上がることになる。この増加分だけNチャネルMOSトランジスタT8のゲート電圧が上昇する。これにより、ヒステリシスがかかる。即ち、入力差動回路の出力に応じてバイアス電流(定電流)を第1のレベルシフト用バイポーラトランジスタT5のエミッタ端子に流し込み、当該バイポーラトランジスタT5のベース・エミッタ電圧VBEを変化させ、これによりヒステリシスをかける。このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する2つのMOSトランジスタのうちの一方のMOSトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られる。
(第2の実施の形態)
次に、第2の実施の形態を説明する。
【0031】
図2には、本実施の形態におけるヒステリシス付コンパレータの電気的構成を示す。
本実施形態においては、入力差動回路をPチャネルMOSトランジスタT27,T28で構成している。
【0032】
電源端子(V3端子)とグランド端子(GND端子)との間において第1のレベルシフト用NPNトランジスタT25と第1の定電流排出用NPNトランジスタT24とが直列に接続され、バイポーラトランジスタT25のコレクタ端子がV3端子と接続されるとともにエミッタ端子が第1の定電流排出用トランジスタT24を介してGND端子(低電圧端子)と接続された構成となっている。また、バイポーラトランジスタT25のベース端子は抵抗R21を介して一方の入力信号INPを入力する(受ける)。同様に、V3端子とGND端子との間において第2のレベルシフト用NPNトランジスタT26と第2の定電流排出用NPNトランジスタT33とが直列に接続され、バイポーラトランジスタT26のコレクタ端子がV3端子と接続されるとともにエミッタ端子が第2の定電流排出用トランジスタT33を介してGND端子(低電圧端子)と接続された構成となっている。また、バイポーラトランジスタT26のベース端子は抵抗R22を介して他方の入力信号INMを入力する(受ける)。
【0033】
第1のレベルシフト用バイポーラトランジスタT25のエミッタ端子と第1のPチャネルMOSトランジスタT27のゲート端子とが接続されている。また、第2のレベルシフト用バイポーラトランジスタT26のエミッタ端子と第2のPチャネルMOSトランジスタT28のゲート端子とが接続されている。
【0034】
また、トランジスタT30,T38のカレントミラー回路とトランジスタT32,T37のカレントミラー回路により、入力差動回路の差電流を折り返してトランジスタT35,T36でHi側を戻して出力を出している。
【0035】
トランジスタT29,T31は入力差動回路の電流の通電・遮断をすばやくするための回路であって、トランジスタT30側に電流が多く流れてくるとトランジスタT31がオンし、トランジスタT37に電流が流れないようにしている。同様に、トランジスタT32側に電流が多く流れてくるとトランジスタT29がオンし、トランジスタT38に電流が流れないようにしている。
【0036】
トランジスタT21,T22のベース端子はバイアス回路(図示略)と接続されており、定電流を供給することができる。トランジスタT22を介して入力差動回路のトランジスタT27,T28に定電流を供給する。この時の電流はコンパレータの応答速度に影響を与える。定電流のトランジスタT21のコレクタ電流はトランジスタT23,T24,T33のカレントミラー回路で折り返される。ここで、前述したように、トランジスタT24,T33のコレクタ端子はトランジスタT25,26のエミッタ端子に接続されバイアスされている。
【0037】
さらに、NチャネルMOSトランジスタT34がトランジスタT32とのカレントミラー構成で接続されており、トランジスタT34のドレイン端子がトランジスタT26のエミッタ端子に接続されている。詳しくは、第2の定電流排出用トランジスタT33に対し並列にヒステリシス生成用トランジスタT34が接続され、同トランジスタT34は第1および第2のPチャネルMOSトランジスタT27,T28により構成される入力差動回路の出力に応じてオンする。
【0038】
次に、ヒステリシス付コンパレータの作用について説明する。
まず、入力信号INPのレベルが入力信号INMのレベルよりも高い時(INP>INM)においては、入力差動回路のゲート電圧の関係は、トランジスタT27のゲート電圧Vg27の方がトランジスタT28のゲート電圧Vg28よりも高くなる(Vg27>Vg28)。従って、トランジスタT28がオンするとともにトランジスタT27がオフする。また、トランジスタT32,T37のカレントミラー回路が動作し、トランジスタT30,T38の回路は動作しない。従って、出力はHiとなる。同時に、トランジスタT34もカレントミラー動作し、トランジスタT26のエミッタ電流はトランジスタT33のコレクタ電流とトランジスタT34のドレイン電流に分岐して流れる。トランジスタT21,T22のコレクタ電流が等しいとした場合、トランジスタT26のエミッタ電流は2倍(T33の通電電流+T34の通電電流)になり、トランジスタT26のベース・エミッタ電圧VBEは18mV(前述の式(1)において熱電圧(kT/q)=26mV、(I1+I2)/I1=2として求めた値)だけ大きくなる。
【0039】
一方、入力信号INMのレベルが入力信号INPのレベルよりも高い時(INM>INP)においては、前述と逆の動きをするので、出力はLoとなり、トランジスタT34はオフ状態となる。この時、トランジスタT26のエミッタ電流はトランジスタT33のコレクタ電流のみである。
【0040】
以上より、INP>INMとなった瞬間、トランジスタT28のゲート電圧がトランジスタT26のベース・エミッタ電圧VBEの増加分だけ低下するため、ヒステリシスがかかることになる。
【0041】
微小ヒステリシス幅を設定する効果としては、多少の入力の変動に対して出力は影響を受けないことと同時に、入力差動回路部のゲート電圧を瞬時に電圧差を設けることで入力差動回路の切り替りがさらに急峻となり回路の応答性が改善される(応答時間を短くできる)。
【0042】
ヒステリシスの幅は、追加素子であるトランジスタT34のドレイン電流と通常流している定電流との比で任意に決めることができる。また、レベルシフト用トランジスタT26のエミッタサイズによっても決まるので、流す電流によりエミッタサイズを最適化する。
【0043】
以上のように、入力差動回路の出力に応じてオンするヒステリシス生成用トランジスタT34を設け、同トランジスタ・オンにより、第2のレベルシフト用バイポーラトランジスタT26のエミッタ端子から低電圧端子(GND端子)への電流経路として、第2の定電流排出用トランジスタT33による経路に加え、同第2の定電流排出用トランジスタT33を迂回する経路が形成される。よって、ヒステリシス生成用トランジスタT34のオフ状態よりもオン状態の方が第2のレベルシフト用バイポーラトランジスタT26のエミッタ電流が多くなり、第2のレベルシフト用バイポーラトランジスタT26のベース・エミッタ電圧VBEが増加する。この増加分だけ第2のPチャネルMOSトランジスタT28のゲート電圧が低下する。これにより、ヒステリシスがかかる。つまり、入力差動回路の出力に応じて第2のレベルシフト用バイポーラトランジスタT26のエミッタ端子からより多くの電流を抜き、当該バイポーラトランジスタのベース・エミッタ電圧VBEを変化させ、これによりヒステリシスをかける。このように本実施形態においてもヒステリシスを生じさせる方式として、入力差動回路を構成する2つのMOSトランジスタのうちの一方のMOSトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られる。
【0044】
図1の応用例を図3に、また、図2の応用例を図4に示す。
図3においては、図1に対しレベルシフト用トランジスタT5,T11のエミッタ端子に抵抗R100,R101を挿入している。即ち、トランジスタT5,T11のエミッタ端子に抵抗R100,R101を直列に接続している。なお、図3においては図1の入力クランプ回路を使用しない構成としている。また、図4においては、図2に対しレベルシフト用トランジスタT25,T26のエミッタ端子に抵抗R200,R201を挿入している。即ち、トランジスタT25,T26のエミッタ端子に抵抗R200,R201を直列に接続している。
【0045】
これらの抵抗R100,R101、R200,R201が無い場合においては、ヒステリシスに温度特性を持つことになる。抵抗値をRとしたときのヒステリシス幅ΔVhysは、
Figure 0003736447
で表される。
【0046】
ここで、(kT/q)・ln{(I1+I2)/I1}の項が正の温度特性を持つ。よって、ΔVhysをゼロにすべく、I2・Rの項に負の温度特性を持たせる。即ち、両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流(定電流)に温度特性が無い場合には、前記抵抗(R100,R101,R200,R201)に負の温度特性を持たせる。また、抵抗(R100,R101,R200,R201)に温度特性が無い場合には、両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流(定電流)に負の温度特性を持たせる。こうすれば、ヒステリシス幅を温度特性の無いもの、即ち、温度が変化してもヒステリシス幅を一定に保つことが可能となる。
【図面の簡単な説明】
【図1】第1の実施の形態におけるヒステリシス付コンパレータの回路構成を示す図。
【図2】第2の実施の形態におけるヒステリシス付コンパレータの回路構成を示す図。
【図3】別例のヒステリシス付コンパレータの回路構成図。
【図4】別例のヒステリシス付コンパレータの回路構成図。
【符号の説明】
T3…バイポーラトランジスタ(定電流源)、T5…第1のレベルシフト用バイポーラトランジスタ、T8…第1のNチャネルMOSトランジスタ、T9…第2のNチャネルMOSトランジスタ、T11…第2のレベルシフト用バイポーラトランジスタ、T18…ヒステリシス生成用トランジスタ、T24…第1の定電流排出用トランジスタ、T25…第1のレベルシフト用バイポーラトランジスタ、T26…第2のレベルシフト用バイポーラトランジスタ、T27…第1のPチャネルMOSトランジスタ、T28…第2のPチャネルMOSトランジスタ、T33…第2の定電流排出用トランジスタ、T34…ヒステリシス生成用トランジスタ、R100…抵抗、R101…抵抗、R200…抵抗、R201…抵抗。

Claims (5)

  1. 定電流源(T3)からエミッタ端子に定電流が供給されるとともに、ベース端子に一方の入力信号(INP)を受ける第1のレベルシフト用バイポーラトランジスタ(T5)と、
    定電流源(T3)からエミッタ端子に定電流が供給されるとともに、ベース端子に他方の入力信号(INM)を受ける第2のレベルシフト用バイポーラトランジスタ(T11)と、
    前記第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ端子にゲート端子が接続された第1のNチャネルMOSトランジスタ(T8)と、
    前記第2のレベルシフト用バイポーラトランジスタ(T11)のエミッタ端子にゲート端子が接続された第2のNチャネルMOSトランジスタ(T9)と、
    前記第1および第2のNチャネルMOSトランジスタ(T8,T9)により構成される入力差動回路の出力に応じてオンして前記第1のレベルシフト用バイポーラトランジスタ(T5)のエミッタ端子に電流を供給するヒステリシス生成用トランジスタ(T18)と、
    を備えたことを特徴とするヒステリシス付コンパレータ。
  2. エミッタ端子に第1の定電流排出用トランジスタ(T24)を介して低電圧端子(GND)が接続されるとともに、ベース端子に一方の入力信号(INP)を受ける第1のレベルシフト用バイポーラトランジスタ(T25)と、
    エミッタ端子に第2の定電流排出用トランジスタ(T33)を介して低電圧端子(GND)が接続されるとともに、ベース端子に他方の入力信号(INM)を受ける第2のレベルシフト用バイポーラトランジスタ(T26)と、
    前記第1のレベルシフト用バイポーラトランジスタ(T25)のエミッタ端子にゲート端子が接続された第1のPチャネルMOSトランジスタ(T27)と、
    前記第2のレベルシフト用バイポーラトランジスタ(T26)のエミッタ端子にゲート端子が接続された第2のPチャネルMOSトランジスタ(T28)と、
    前記第2の定電流排出用トランジスタ(T33)に対し並列に接続され、前記第1および第2のPチャネルMOSトランジスタ(T27,T28)により構成される入力差動回路の出力に応じてオンするヒステリシス生成用トランジスタ(T34)と、
    を備えたことを特徴とするヒステリシス付コンパレータ。
  3. 第1のレベルシフト用バイポーラトランジスタ(T5,T25)のエミッタ端子に抵抗(R100,R200)を挿入するとともに、第2のレベルシフト用バイポーラトランジスタ(T11,T26)のエミッタ端子に抵抗(R101,R201)を挿入したことを特徴とする請求項1または2に記載のヒステリシス付コンパレータ。
  4. 両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流に温度特性が無い場合において、前記抵抗(R100,R101,R200,R201)に負の温度特性を持たせたことを特徴とする請求項3に記載のヒステリシス付コンパレータ。
  5. 前記抵抗(R100,R101,R200,R201)に温度特性が無い場合において、両レベルシフト用バイポーラトランジスタ(T5,T11,T25,T26)に流す電流に負の温度特性を持たせたことを特徴とする請求項3に記載のヒステリシス付コンパレータ。
JP2001377741A 2001-12-11 2001-12-11 ヒステリシス付コンパレータ Expired - Fee Related JP3736447B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001377741A JP3736447B2 (ja) 2001-12-11 2001-12-11 ヒステリシス付コンパレータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001377741A JP3736447B2 (ja) 2001-12-11 2001-12-11 ヒステリシス付コンパレータ

Publications (2)

Publication Number Publication Date
JP2003179469A JP2003179469A (ja) 2003-06-27
JP3736447B2 true JP3736447B2 (ja) 2006-01-18

Family

ID=19185633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001377741A Expired - Fee Related JP3736447B2 (ja) 2001-12-11 2001-12-11 ヒステリシス付コンパレータ

Country Status (1)

Country Link
JP (1) JP3736447B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4896419B2 (ja) 2005-03-23 2012-03-14 株式会社デンソー コンパレータ
JP5197691B2 (ja) * 2010-08-26 2013-05-15 株式会社東芝 ヒステリシスコンパレータ

Also Published As

Publication number Publication date
JP2003179469A (ja) 2003-06-27

Similar Documents

Publication Publication Date Title
US8704588B2 (en) Circuit for generating a reference voltage
US6998902B2 (en) Bandgap reference voltage circuit
EP0827272B1 (en) Operational amplifier
US4636742A (en) Constant-current source circuit and differential amplifier using the same
JP2597941B2 (ja) 基準回路及び出力電流の制御方法
JPH08288804A (ja) 比較器回路
US7330056B1 (en) Low power CMOS LVDS driver
US4864159A (en) ECL to CMOS transition amplifier
JPH0695610B2 (ja) バイアス電圧発生回路及びその方法
WO1982002128A1 (en) Driver circuit having reduced cross-over distortion
JPH06216745A (ja) 電源依存入力バッファ
US7218169B2 (en) Reference compensation circuit
JP3736447B2 (ja) ヒステリシス付コンパレータ
JP4315724B2 (ja) バンドギャップ型基準電圧回路のスタートアップ回路
US5903175A (en) D-type latch circuit and device using the same
JP3334707B2 (ja) チャージポンプ回路
US4851759A (en) Unity-gain current-limiting circuit
JP2682783B2 (ja) Bi−fetロジック回路
US5162671A (en) Schmitt voltage comparator
JP2639350B2 (ja) 演算増幅器
JP2000175441A (ja) チャージポンプ回路
JP2637294B2 (ja) センスアンプ回路
JP4087540B2 (ja) プッシュプル型増幅回路
JP2779388B2 (ja) 定電圧発生回路
JPH08139531A (ja) 差動アンプ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091104

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101104

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111104

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111104

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121104

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131104

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees